KR20000069815A - Surface electron display device and fabrication process - Google Patents

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KR20000069815A
KR20000069815A KR1019997005971A KR19997005971A KR20000069815A KR 20000069815 A KR20000069815 A KR 20000069815A KR 1019997005971 A KR1019997005971 A KR 1019997005971A KR 19997005971 A KR19997005971 A KR 19997005971A KR 20000069815 A KR20000069815 A KR 20000069815A
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미카엘디. 포터
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어드밴스드 비젼 테크놀러지스 인코포레이티드
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    • H01J9/025Manufacture of electrodes or electrode systems of cold cathodes of field emission cathodes

Abstract

디스플레이 소자로서 유용한 디바이스는 전자 이미터와 이미터로 부터 방출된 전자를 받아들이는 양극을 갖는다. 양극은 비저항이 상이한 표면 부위를 가져서 최저 비저항의 표면 부위에 전자 싱크 부위를 제공한다. 선호되는 구체예는 측부장-방출 전자 이미터를 가지며 전자 싱크 부위를 포함한 다양한 비저항 양극 부위를 제공하는 공정에 의해 형성된 양극을 가진다. 전자 싱크 부위는 디바이스의 전자 이미터의 방출팁으로 부터 가로로 이격된 위치에 배치된다. 특히 선호되는 제조공정에서 양극은 베이스 층을 침전시키고, 구멍을 갖는 엣칭-중단층을 침전시키고 패턴화 하여서 전자-싱크 부위를 형성하고, 엣칭-중단층까지 위에 놓인 층을 엣칭함으로써 구멍을 형성하고, 베이스 층과 엣칭-중단층을 가열하여서 전자-싱크 부위와 발광용 음극발광 인광물체를 둘다 포함하는 양극 표면을 형성하는 단계에 의해 형성된다. 이 제조공정은 복수의 디스플레이 소자 디바이스를 조립하여 평평한 패널 디스플레이를 제조할 수 있게 한다.Devices useful as display elements have an electron emitter and an anode that accepts electrons emitted from the emitter. The anode has a surface portion with a different resistivity, providing an electron sink portion at the surface portion of the lowest resistivity. Preferred embodiments have a positive electrode formed by a process having side-emitting electron emitters and providing various resistive positive electrode sites including electron sink sites. The electron sink site is positioned at a position spaced laterally from the emitter tip of the device's electron emitter. In a particularly preferred manufacturing process, the anode forms the hole by depositing the base layer, precipitating and patterning the etch-interlayer with holes to form the electron-sink region, and etching the layer overlying to the etch-interlayer. And heating the base layer and the etch-stop layer to form an anode surface comprising both the electron-sink site and the cathodic phosphor for luminescence. This manufacturing process makes it possible to assemble a plurality of display element devices to produce a flat panel display.

Description

표면 전자 디스플레이 디바이스 및 그 제조방법{SURFACE ELECTRON DISPLAY DEVICE AND FABRICATION PROCESS}SURFACE ELECTRON DISPLAY DEVICE AND FABRICATION PROCESS

다이오드, 3극진공관, 4극진공관을 포함한 수많은 전장(field) 방출 디바이스 구조물이 전자회로용으로 개발되어 왔다. 전장 방출 디바이스의 일부는 디스플레이용으로 사용된다. 이러한 디스플레이에서 각 픽셀 셀은 하나 이상의 전장 방출 디바이스를 사용한다. 전장 방출 디스플레이는 저렴한 제조단가 및 단순성, 더 낮은 전력소모, 더 높은 명도 및 향상된 관찰각도 범위 때문에 평평한-패널 액정 디스플레이의 대안으로 간주되었다. 평평한 패널 디스플레이를 위한 개선된 디바이스 셀 구조와 그 제조공정의 필요성이 계속된다.Numerous field emission device structures have been developed for electronic circuits, including diodes, tripolar vacuum tubes and quadrupole vacuum tubes. Part of the field emission device is used for display. Each pixel cell in such a display uses one or more field emission devices. Field emission displays have been considered an alternative to flat-panel liquid crystal displays due to their low manufacturing cost and simplicity, lower power consumption, higher brightness and improved viewing angle range. There is a continuing need for improved device cell structures and flattening processes for flat panel displays.

용어 설명Term description

본 명세서에서 "측부"란 용어는 전자 디바이스가 형성된 기판에 평행한 방향을 말한다. 따라서 "측부장-방출 디바이스"는 적어도 기판에 평행한 방향을 따라 양극이 장 방출기로 부터 이격되도록 기판상에 형성된 장-방출 디바이스를 말한다. 유사하게 "측부 이미터"는 측부 디바이스의 기판에 평행하게 제조된 장 방출기로서 양극을 향한 전자의 방출은 기판에 평행하게 일어난다. 박막으로 형성된 이러한 측부 이미터의 실례는 당해분야에 공지된다. "전자 싱크"는 전자가 표면으로 흐르는 경향이 있는 표면상 지역을 말한다. 이러한 전자 싱크 지역은 아래에 상술된다.As used herein, the term "side" refers to a direction parallel to the substrate on which the electronic device is formed. "Side-emitting device" thus refers to a field-emitting device formed on a substrate such that the anode is spaced apart from the field emitter at least along a direction parallel to the substrate. Similarly, "side emitters" are field emitters made parallel to the substrate of the side device, with the emission of electrons towards the anode occurring parallel to the substrate. Examples of such side emitters formed from thin films are known in the art. "Electron sink" refers to an area on the surface where electrons tend to flow to the surface. This electron sink area is detailed below.

관련 기술Related technology

수많은 장-방출 디바이스 구조는 미국특허 3,755,704 에 발표된 바와 같이 일반적으로 Spindt 타입이다. 다음 미국특허는 측부장 방출기를 갖는 다양한 장 방출 디바이스 또는 그 제조방법을 발표하고 있다: 5,233,263, 5,308,439(Cronin); 5,528,099(Xie); 5,616,061, 5,618,216, 5,628,663, 5,630,741, 5,644,188, 5,644,190, 5,647,998, 5,666,019, 5,669,802(Potter).Many field-emitting device structures are generally Spindt type, as disclosed in US Pat. No. 3,755,704. The following U.S. patents disclose various field release devices having side-sector emitters or methods of making the same: 5,233,263, 5,308,439 (Cronin); 5,528,099 (Xie); 5,616,061, 5,618,216, 5,628,663, 5,630,741, 5,644,188, 5,644,190, 5,647,998, 5,666,019, 5,669,802 (Potter).

미국특허 5,543,684(Kumar)는 기판과 기판에 인접 배치된 전도층을 포함하는 장 방출 음극을 발표한다. 전기 저항성 기둥(pillar)가 전도층에 인접 배치되며, 상기 기둥은 기판으로 부터 이격되며 기판에 평행한 평면을 가진다. 다이아몬드층이 저항성 기둥 표면에 인접 배치된다.U.S. Patent 5,543,684 (Kumar) discloses a long emission cathode comprising a substrate and a conductive layer disposed adjacent to the substrate. An electrically resistant pillar is disposed adjacent the conductive layer, which pillar is spaced from the substrate and has a plane parallel to the substrate. A diamond layer is disposed adjacent to the resistive pillar surface.

미국특허 5,548,185(Kumar)는 복수의 발광 양극과 장-방출 음극을 포함한 평평한 패널 디스플레이를 발표하는데, 각 음극은 복수의 전자 방출 자리와 음극으로 부터 양극으로의 방출을 제어하기 위해서 양극과 음극사이에 위치된 그리드 어셈블리를 포함하는 비교적 평탄한 전자방출 표면을 갖는 저 일함수 재료층을 포함한다. 그리드 어셈블리는 복수의 양극과 음극 사이에 음극간 틈새위로 침전된 전도층을 포함하며, 전도층은 그속에 구멍을 가지며 구멍과 동일한 크기의 음극이 구멍과 일직선이 된다.U.S. Patent 5,548,185 (Kumar) discloses a flat panel display comprising a plurality of light emitting anodes and long-emitting cathodes, each cathode having a plurality of electron emission sites and a space between the anode and the cathode to control the emission from the cathode to the anode. And a low work function material layer having a relatively flat electron emitting surface comprising a located grid assembly. The grid assembly includes a conductive layer deposited over a gap between the cathodes between the plurality of anodes and the cathode, the conductive layer having a hole therein and a cathode of the same size as the hole is in line with the hole.

미국특허 5,659,224(Kumar)는 전도층과 전도층상의 저효율 일함수 재료층을 가지는 음극을 포함하는 냉간 음극 디스플레이 디바이스를 발표하는데, 저효율 일함수 재료층은 서로 불연속적인 전기적 성질을 가질 수 있는 복수의 국지적 전자방출 자리를 포함한 방출 표면을 가진다. 방출 표면은 비교적 평탄할 수 있다. 미국특허 5,558,554(Fin klea)는 평평한 장방출 패널형 디스플레이에 사용하도록 복수의 홈을 갖는 장방출 디바이스 양극을 제조하는 방법을 발표한다.U.S. Patent 5,659,224 (Kumar) discloses a cold cathode display device comprising a cathode having a conductive layer and a low efficiency work function material layer on the conductive layer, wherein the low efficiency work function material layers have a plurality of localities that may have discontinuous electrical properties with each other. It has an emitting surface including an electron emitting site. The emitting surface can be relatively flat. US Pat. No. 5,558,554 (Fin klea) discloses a method for manufacturing a long release device anode having a plurality of grooves for use in a flat long release panel type display.

미국특허 5,449,970(Kumar)는 다이오드(2극) 픽셀 구조를 활용하는 장방출형 매트릭스 어드레싱 다이오드 플랫 패널 디스플레이를 발표한다. 이 플랫 패널 디스플레이는 복수의 음극을 가지는 음극 어셈블리를 포함한다. 각 음극은 음극 전도재료층과 음극 전도재료 위에 침전된 저효율 일함수 재료층을 포함한다. 이 플랫 패널 디스플레이는 복수의 양극을 갖는 양극 어셈블리를 포함하며, 각 양극은 양극 전도재료층과 그 위에 침전된 음극발광재료층을 포함한다. 양극 어셈블리는 음극 어셈블리 근처에 위치되어서 음극 어셈블리에서 방출된 전하를 띤 입자를 받아들이며, 음극발광재료는 전하를 띤 입자 방출에 반응하여 발광한다. 미국특허 5,449,970 의 플랫 패널 디스플레이는 또한 복수의 발광 양극과 장방출 음극 사이에 장방출을 선택적으로 변화시켜서 플랫 패널 디스플레이의 어드레싱 가능한 그레이-스케일 작용을 할 수 있다.U.S. Patent 5,449,970 (Kumar) discloses a long-emission matrix addressing diode flat panel display utilizing a diode (bipolar) pixel structure. This flat panel display includes a cathode assembly having a plurality of cathodes. Each negative electrode includes a negative electrode conductive material layer and a low efficiency work function material layer deposited on the negative electrode conductive material. This flat panel display includes an anode assembly having a plurality of anodes, each anode including a cathode conductive material layer and a cathode light emitting material layer deposited thereon. The anode assembly is located near the cathode assembly to receive the charged particles emitted from the cathode assembly, and the cathode light emitting material emits light in response to the emission of the charged particles. The flat panel display of U. S. Patent 5,449, 970 can also selectively change the long emission between a plurality of light emitting anodes and long emitting cathodes to perform the addressable gray-scale action of the flat panel display.

본 발명이 해결할 과제The problem to be solved by the present invention

당해 분야에 이용가능한 수많은 장방출 디스플레이 셀에 있어서 음극발광성 인광물질로 부터의 광 방출은 전자 방출 팁 근처의 협소한 인광물질 지역에서 발생하며 이러한 협소한 광 방출지역은 넓은 범위의 관찰 각도로 부터 사용자에게 완전히 가시적이지 않을 수 있다. 향상된 명도와 관찰각도 범위를 위해서 유효 "필 팩터(fill factor)", 즉 광방출이 일어나는 디스플레이 셀 면적의 비율을 개선시킬 필요성이 존재한다.In many of the long-emitting display cells available in the art, light emission from cathodic phosphors occurs in a narrow phosphor area near the electron emission tip, which narrow light emission area can be used from a wide range of viewing angles. It may not be completely visible to you. There is a need to improve the effective " fill factor ", i.e., the percentage of display cell area in which light emission occurs, for improved brightness and viewing angle range.

본 발명의 목적과 장점Objects and advantages of the present invention

본 발명의 목적은 향상된 명도와 필 팩터를 가지는 복수의 디스플레이 셀을 포함하는 플랫 패널 디스플레이이다. 따라서 비-균일 비저항을 갖는 양극을 포함한 디스플레이용 셀이 본 발명의 목적이다. 특히, 양극의 나머지 부위에 비해서 비교적 낮은 비저항 지역을 가져서 전자 싱크 지역을 제공하는 장방출 디바이스용 양극이 본 발명의 목적이다. 인광물질 표면을 갖게 형성된 양극도 본 발명의 목적이다. 전자 싱크 지역이 양극 표면에 일체로 형성되고 디바이스 전자 방출기의 방출 팁으로 부터 측부로 이격된 양극이 본 발명의 목적이다. 또다른 목적은 개선된 디스플레이 디바이스 구조를 제조하는 방법이다. 플랫 패널 디스플레이를 형성시킬 배열로 복수의 개별 디스플레이 디바이스를 동시에 조립하는 공정도 본 발명의 목적이다.An object of the present invention is a flat panel display comprising a plurality of display cells having improved brightness and fill factor. Therefore, a display cell comprising an anode having a non-uniform specific resistance is an object of the present invention. In particular, it is an object of the present invention to provide an anode for a long-emitting device that has a relatively low resistivity region compared to the rest of the anode to provide an electron sink region. An anode formed with a phosphor surface is also an object of the present invention. It is an object of the present invention for the anode to be formed integrally with the anode surface and spaced laterally away from the emitting tip of the device electron emitter. Yet another object is a method of manufacturing an improved display device structure. It is also an object of the present invention to simultaneously assemble a plurality of individual display devices in an arrangement to form a flat panel display.

요약summary

디스플레이 소자로서 유용한 디바이스는 전자 이미터와 이미터로 부터 방출된 전자를 받아들이는 양극을 갖는다. 양극은 비저항이 상이한 표면 부위를 가져서 최저 비저항의 표면 부위에 전자 싱크 부위를 제공한다. 선호되는 구체예는 측부장-방출 전자 이미터를 가지며 전자 싱크 부위를 포함한 다양한 비저항 양극 부위를 제공하는 공정에 의해 형성된 양극을 가진다. 전자 싱크 부위는 디바이스의 전자 이미터의 방출 팁으로 부터 측부로 이격된 위치에 배치된다. 특히 선호되는 제조공정에서 양극은 베이스 층을 침전시키고, 구멍을 갖는 엣칭-중단층을 침전시키고 패턴화하여서 전자-싱크 부위를 형성하고, 엣칭-중단층까지 위에 놓인 층을 엣칭함으로써 구멍을 형성하고, 베이스층과 엣칭-중단층을 가열하여서 전자-싱크 부위와 발광용 음극발광 인광물체를 둘다 포함하는 양극 표면을 형성하는 단계에 의해 형성된다. 이 제조공정은 복수의 디스플레이 소자 디바이스를 조립하여 평평한 패널 디스플레이를 제조할 수 있게 한다.Devices useful as display elements have an electron emitter and an anode that accepts electrons emitted from the emitter. The anode has a surface portion with a different resistivity, providing an electron sink portion at the surface portion of the lowest resistivity. Preferred embodiments have a positive electrode formed by a process having side-emitting electron emitters and providing various resistive positive electrode sites including electron sink sites. The electron sink site is located at a position spaced laterally from the emitting tip of the device's electron emitter. In a particularly preferred manufacturing process, the anode forms a hole by precipitating the base layer, precipitating and patterning the etch-interlayer with holes, forming an electron-sink region, and etching the layer overlying to the etch-interlayer. And heating the base layer and the etch-stop layer to form an anode surface comprising both the electron-sink portion and the cathodic phosphor for luminescence. This manufacturing process makes it possible to assemble a plurality of display element devices to produce a flat panel display.

관련된 출원Related applications

본 출원은 1996년 12월 30일 미국 특허청에 출원된 Michael D. potter의 "표면 전자 디스플레이(SED) 디바이스"(60/037,787) 및 "표면 전자 디스플레이(SED) 디바이스 제조방법"(60/033,788)과 1997년 11월 5일 출원된 "표면 전자 디스플레이 디바이스"(08/964483) 및 "표면 전자 디스플레이 디바이스 제조방법"(08/964987)에 관계한다.This application is directed to Michael D. potter, "Surface Electronic Display (SED) Device" (60 / 037,787) and "Method of Manufacturing Surface Electronic Display (SED) Device," filed on December 30, 1996, with the U.S. Patent Office. And "Surface Electronic Display Device" (08/964483) and "Method of Manufacturing Surface Electronic Display Device" (08/964987) filed Nov. 5, 1997.

기술분야Technical Field

본 발명은 필드-방출 디바이스 및 그 제조방법, 특히 특수 공정으로 제조된 전자 싱크를 갖는 양극을 포함한 표면 전자 디스플레이 디바이스에 관계한다.The present invention relates to a surface-electronic display device comprising a field-emitting device and a method of manufacturing the same, in particular an anode having an electronic sink manufactured by a special process.

도 1 은 본 발명에 따라 제조된 장방출 디바이스의 단면도이다.1 is a cross-sectional view of a long release device made in accordance with the present invention.

도 2 는 전자 경로를 보여주는 장방출 디바이스의 단면도이다.2 is a cross-sectional view of a long emission device showing an electron path.

도 3 은 도 1 의 장방출 디바이스 제조공정을 보여주는 순서도이다.3 is a flow chart showing the long-emitting device manufacturing process of FIG.

도 4a-4g 는 장방출 디바이스 제조단계의 결과를 보여주는 단면도이다.4A-4G are cross-sectional views showing the results of the long release device fabrication steps.

도 5 는 본 발명에 따라 제조된 또다른 장방출 디바이스의 단면도이다.5 is a cross-sectional view of another long release device made in accordance with the present invention.

* 부호 설명* Code Description

10 ... 장방출 디바이스 20 ... 기판10 ... long-emitting device 20 ... substrate

30 ... 복합 양극 35 ... 베이스층30 ... composite anode 35 ... base layer

40 ... 장 방출기 50 ... 팁40 ... Chapter Ejector 50 ... Tips

55 ... 구멍 60 ... 절연층55 ... hole 60 ... insulation layer

70 ... 인광물질 영역 80 ... 전자 싱크 부위70 ... phosphor area 80 ... electron sink area

90 ... 절연층 100 ... 전자 경로90 ... insulation layer 100 ... electron path

110,120 ... 전극층 130 ... 절연층110,120 ... electrode layer 130 ... insulation layer

표면전자 디스플레이 디바이스와 그 제조방법에서 제조단계는 도면에서 "S"로 표시된다(S1, …, S8).In the surface electronic display device and its manufacturing method, the manufacturing step is indicated by " S "

도 1 은 본 발명에 따라 제조된 장방출 디바이스(10)의 단면도이다. 이 디바이스는 기판(20)을 갖는다. 복합 양극(30)은 적당한 바이어스 전압이 양극 및 장 방출기에 가해질 때 장 방출기(40)로 부터 방출되는 전자를 받아들인다. 장 방출기(40)는 매우 예리한 팁(50)을 가져서 이로 부터 전자가 적당히 높은 전기장이 팁(50)에서 생성될 때 Fowler-Nordheim 전자 터널링 현상에 따라서 방출된다. 구멍(55)이 적어도 측부장 방출기(40)로 부터 복합 양극(30)까지 연장된다. 복합 양극(30)은 기판(20) 상부 표면상의 베이스층(35)과 복합 양극(30)의 상부 표면을 따라 연장되며 저-비저항성 전자-싱크 부위(80)의 정도를 한정하는 인광물질 부위(70)를 포함한다. 전자-싱크 부위(80)는 인광물질 부위의 면적에 비해서 매우 작은 면적을 가지며 도면에서 부위(70) 및 (80)의 상대적 비율은 일정한 비례로 그려지지 않았다. 기판(20)은 양극에 전기적 접촉부를 제공하기 위해서 특히 전도성이다. 절연성 기판이 사용될 경우에 추가 전도층(도시안된)이 절연성 기판과 베이스층(35) 사이에 배치될 수 있으며 양극 전압 적용을 적용하고 전류를 외부회로에 운반하기 위해 매장된 양극 접촉부(도시안된)를 제공하도록 패턴화될 수 있다. 이러한 매장된 양극 접촉부를 가지는 디바이스 구조와 이러한 구조 제조방법은 미국특허 5,644,188 및 5,630,741 에 발표된다. 도 1 은 두개의 측부장 방출기(40)와 두개의 방출기 팁(50)을 보여주는데, 이중-이미터 디바이스가 추가 공정없이 동일한 공정에 의해 제조될 수 있다. 그러나, 제 2 이미터는 디바이스 작동에 필요하지 않으므로 생략될 수 있다. 제 2 이미터가 생략될 경우에 전자 싱크 부위(80)는 장방출기 팁(50)으로 부터 가장 멀리 구멍(55)의 모서리에 인접 위치될 수 있다. 따라서 도 1 의 우측 장방출기가 생략될 경우에 전자 싱크 부위(80)는 좌측 이미터 팁으로 부터 가장 멀리 구멍(55)의 우측 모서리에 인접위치될 수 있다(이러한 배열을 보여주는 단일-이미터 디바이스 구조는 도 5 에 도시된다).1 is a cross-sectional view of a long release device 10 made in accordance with the present invention. This device has a substrate 20. Compound anode 30 accepts electrons emitted from field emitter 40 when a suitable bias voltage is applied to the anode and field emitter. The field emitter 40 has a very sharp tip 50 from which is emitted according to the Fowler-Nordheim electron tunneling phenomenon when an electric field with moderately high electrons is generated at the tip 50. Hole 55 extends from at least sidearm emitter 40 to composite anode 30. The composite anode 30 extends along the top surface of the composite anode 30 and the base layer 35 on the upper surface of the substrate 20 and is a phosphor site defining a degree of low-resistance electron-sink region 80. And 70. The electron-sink portion 80 has a very small area compared to that of the phosphor portion and the relative proportions of the portions 70 and 80 in the figure are not drawn to scale. The substrate 20 is particularly conductive to provide electrical contacts to the anode. If an insulating substrate is used, an additional conductive layer (not shown) may be disposed between the insulating substrate and the base layer 35 and buried anode contacts (not shown) to apply an anode voltage application and to carry current to an external circuit. Can be patterned to provide Device structures having such buried anode contacts and methods of fabricating such structures are disclosed in US Pat. Nos. 5,644,188 and 5,630,741. 1 shows two sidefield emitters 40 and two emitter tips 50, wherein a double-emitter device can be manufactured by the same process without further processing. However, the second emitter may be omitted since it is not necessary for device operation. If the second emitter is omitted, the electronic sink area 80 may be positioned adjacent to the edge of the hole 55 farthest from the long emitter tip 50. Thus, when the right long emitter of FIG. 1 is omitted, the electronic sink region 80 can be positioned adjacent to the right edge of the hole 55 farthest from the left emitter tip (single-emitter device showing this arrangement). The structure is shown in FIG. 5).

측부 장 방출기(40)는 양극 상부표면의 평면위의 예정된 거리에서 측부 장방출기를 지탱하는 절연층(60)에 의해서 양극(30)으로 부터 분리된다. 장 방출기(40)의 상부상에 제 2 절연층(90)이 배치될 수 있다. 원리에 있어서 제 2 절연층(90)의 생략은 디스플레이의 관찰 각도를 향상시키지만 사실상 관찰각도 향상은 얇은 절연층(90)이 사용되므로 매우 사소하다.The side field emitter 40 is separated from the anode 30 by an insulating layer 60 supporting the side field emitter at a predetermined distance above the plane of the anode top surface. A second insulating layer 90 may be disposed on top of the field emitter 40. Omitting the second insulating layer 90 in principle improves the viewing angle of the display, but in fact the viewing angle improvement is very minor because a thin insulating layer 90 is used.

도 1 에 도시된 디바이스 구조는 예기치 못한 결과를 가져왔다: 장방출기 팁(50)으로 부터 방출된 전자가 방출 팁(50) 근처에서 양극으로 직접 이동하지 않는다. 이러한 표면 전자 디바이스에서 전자는 저-비저항 전자-싱크 부위(80)에 도달할때까지 표면을 따라 움직이고, 전자싱크부위에서 전자는 양극 베이스층(35)의 벌크재료에 들어간다. 그 효과는 큰 유효 필 팩터를 갖는 밝은 픽셀이며, 음극 발광이 방출기 팁(50) 근처 뿐만 아니라 구멍(55) 바닥에 있는 인광물질 부위(70) 전체 영역에 걸쳐서 일어난다. 방출 팁(50)으로 부터 복합 양극(30)으로 전자장 방출을 초래하기 위해서 적당한 전기적 바이어스를 적용하는 수단이 제공된다. 도 2 는 본 발명에 따라 제조된 디바이스에서 전형적인 전자경로(100)를 점선으로 보여주는 장방출 디바이스의 단면도이다. 이러한 전자경로가 본 발명의 디바이스 성능 개선에 기여하지만 본 발명은 특정 물리적 현상에 의해 제한되지 않으며 청구범위에 기재된 구조 또는 제조방법에 의해서만 한정된다.The device structure shown in FIG. 1 has unexpected results: electrons emitted from the long emitter tip 50 do not move directly to the anode near the emission tip 50. In this surface electronic device electrons move along the surface until they reach the low-resistance electron-sink region 80, where electrons enter the bulk material of the anode base layer 35. The effect is a bright pixel with a large effective fill factor, with cathodic luminescence occurring not only near the emitter tip 50 but across the entire area of the phosphor site 70 at the bottom of the hole 55. Means are provided for applying a suitable electrical bias to effect electromagnetic field emission from the emission tip 50 to the composite anode 30. 2 is a cross-sectional view of a long emission device showing in dashed lines a typical electron path 100 in a device made in accordance with the present invention. While these electron paths contribute to the improvement of device performance of the present invention, the present invention is not limited by any particular physical phenomenon, but only by the structure or manufacturing method described in the claims.

도 3 은 도 1 의 장 방출 디바이스 제조공정을 보여주는 순서도이다. 도 4a-4g 는 공정단계의 결과를 보여주는 단면도이다. 본 공정은 기판 제공단계(S1), 기판상에 적어도 하나의 전자 싱크 부위를 가지는 양극 형성단계(S2-S3, S8), 양극으로 부터 이격되고 양극과 적어도 부분적으로 정렬되는 전자 방출기 형성 및 패턴화 단계(S5, S7), 양극과 이미터 사이에 절연층 배치단계(S4)를 포함한다.3 is a flow chart showing the field emission device manufacturing process of FIG. 4A-4G are cross-sectional views showing the results of process steps. The process includes providing a substrate (S1), forming an anode (S2-S3, S8) having at least one electron sink site on the substrate, forming and patterning an electron emitter spaced from the anode and at least partially aligned with the anode Steps S5 and S7 include an insulating layer disposition step S4 between the anode and the emitter.

도 3 에 도시된 바와 같이 제 1 단계(S1)는 실리콘과 같은 기판(20) 제공단계이다. 단계(S2)에서 제 1 재료로된 베이스층(35)이 침전된다(도 4a). 제 1 재료(35)는 음극발광 인광물질 또는 열처리에 의해 음극발광 인광물질로 전환될 수 있는 선구물질이다. 200 마이크로 오옴-센티미터 미만의 비저항값을 갖는 전도성 또는 반도체성 인광물질이 선택되어야 한다. 선호되는 구체예에서 베이스층은 ZnO:Zn, 즉 과량의 아연이 도핑된 아연 산화물이다. 단계(S3)에서 엣칭-중단층(75)이 침전되고 패턴화 되어서(도 4b) 전자-싱크 부위의 장소를 한정하는 제 1 구멍(80)을 형성한다. 엣칭-중단층(75)은 Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W 또는 이의 조합이나 합금과 같은 내화금속이다. 선호되는 구체예에서 엣칭-중단층은 Ta을 포함한다. 침전 및 패턴화는 패턴화된 마스크를 통해 엣칭-중단 재료를 침전시킴으로써 동시에 수행될 수 있다. 단계(S4)에서 제 1 절연층(60)이 침전된다(도 4c). 이것은 실리콘 산화물 층일 수 있다. 단계(S5)에서 얇은 이미터층(40)이 침전되고(도 4d) 패턴화된다. 선호되는 구체예에서 이미터층은 약 300 옹스트롬 두께의 Mo 층이다. 단계(S6)에서 제 2 절연층(90)이 필요할 경우 침전된다(도 4e). 이 절연층(90) 역시 실리콘 산화물층일 수 있다. 단계(S7)에서 이미터층(40)을 통해 제 2 구멍(55)과 제 1 및 제 2 절연층(60, 90)이 엣칭에 의해 형성되며 엣칭-중단층(75)은 엣칭되지 않은채 남겨진다(도 4f). 엣칭은 반도체 문헌에서 "트렌치 엣칭"이라 불리는 반응성 이온 엣칭과 같은 종래의 방향성 엣칭을 사용하여 수행된다. 이 단계는 또한 이미터층(40)상에 예리한 방출팁(50)을 형성한다. 단계(S8)에서 (도 4g) 베이스층(35)과 엣칭-중단층(75)이 가열되어서 제 1 구멍에 전자-싱크 부위(80)가 위치된 양극(30)에 일체가 되는 인광물질(70)을 형성한다. 선호되는 구체예에서 ZnO:Zn 베이스 층 재료와 Ta 엣칭-중단층을 적당한 시간동안 적당한 온도로 가열하면 인광물질 Ta2Zn3O8이 형성된다. 한시간 이상 900℃ 또는 10초 이상 1200℃로 가열하는 것이 인광물질 Ta2Zn3O8형성에 성공적인 열처리법의 예이다. 이것으로 전자장 방출 디바이스의 제조가 완료된다.As shown in FIG. 3, the first step S1 is a step of providing a substrate 20 such as silicon. In step S2, the base layer 35 of the first material is precipitated (FIG. 4A). The first material 35 is a precursor that can be converted to a cathode phosphor or by heat treatment. Conductive or semiconducting phosphors having a resistivity value of less than 200 micro ohm-cm should be selected. In a preferred embodiment the base layer is ZnO: Zn, ie zinc oxide doped with excess zinc. In step S3, the etch-stop layer 75 is precipitated and patterned (FIG. 4B) to form a first hole 80 defining the location of the electron-sink site. The etch-stop layer 75 is a refractory metal such as Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W or combinations or alloys thereof. In a preferred embodiment the etch-stop layer comprises Ta. Precipitation and patterning can be performed simultaneously by precipitating the etch-stop material through the patterned mask. In step S4, the first insulating layer 60 is precipitated (FIG. 4C). This may be a silicon oxide layer. In step S5 a thin emitter layer 40 is precipitated (FIG. 4D) and patterned. In a preferred embodiment the emitter layer is a Mo layer about 300 angstroms thick. In step S6, the second insulating layer 90 is precipitated if necessary (FIG. 4E). The insulating layer 90 may also be a silicon oxide layer. In step S7 the second hole 55 and the first and second insulating layers 60, 90 are formed by etching through the emitter layer 40 and the etching-interruption layer 75 is left unetched. (FIG. 4F). Etching is performed using conventional directional etching, such as reactive ion etching, referred to as "trench etching" in the semiconductor literature. This step also forms a sharp discharge tip 50 on the emitter layer 40. In step S8 (FIG. 4G), the base layer 35 and the etching-interruption layer 75 are heated to become integral with the anode 30 in which the electron-sink portion 80 is located in the first hole ( 70). In a preferred embodiment, the phosphor Ta 2 Zn 3 O 8 is formed by heating the ZnO: Zn base layer material and Ta etch-interlayer to a suitable temperature for a suitable time. Heating at 900 ° C. for at least one hour or at 1200 ° C. for at least ten seconds is an example of a successful heat treatment for the formation of the phosphor Ta 2 Zn 3 O 8 . This completes the manufacture of the electromagnetic field emitting device.

이 제조공정은 플랫 패널 디스플레이 제조를 위해 필요한 만큼 많은 디스플레이 디바이스를 위에서 기술된 단계를 써서 동시에 수행함으로써 플랫 패널 디스플레이를 제조할 복수의 디스플레이 소자 디바이스 제조방법을 제공한다.This manufacturing process provides a plurality of display element device manufacturing methods for manufacturing flat panel displays by simultaneously performing as many display devices as necessary for the flat panel display manufacturing using the steps described above.

도 5 는 이미터 팁(50)으로 부터 양극(30)으로 흐르는 전자 흐름을 제어하기 위한 하나 이상의 제어전극 또는 게이트(110, 120)를 갖는 장 방출 디바이스의 단면도이다. 도 5 에서 이미터층(40) 위아래에 배치된 두개의 제어전극층(110, 120)이 도시되지만 단지 하나의 제어전극층을 써서 디바이스가 제조될 수 있다(제어전극층(110, 120)중 하나가 생략될 수 있음). 제어전극층(110, 120)은 절연층(60, 90)상에 전도성 재료를 침전 및 패턴화 시키고 제어 전극층을 다른 전도성 소자로 부터 절연시키는데 필요한 절연층(130)과 같은 추가 절연층을 침전시킴으로써 제조된다. 제어전극 제조단계는 도 3 및 도 4a-4g 에 도시되지 않는다. 제어전극 제조공정 및 필요한 재료는 미국특허 5,644,188 및 5,630,741 에 발표된다. 적당한 전기적 제어신호를 제어전극(110, 120)에 적용하기 위한 수단이 제공된다.5 is a cross-sectional view of a field emission device having one or more control electrodes or gates 110, 120 for controlling the flow of electrons from emitter tip 50 to anode 30. Although two control electrode layers 110 and 120 are shown in FIG. 5 disposed above and below the emitter layer 40, the device can be manufactured using only one control electrode layer (one of the control electrode layers 110 and 120 may be omitted). Can be). The control electrode layers 110 and 120 are fabricated by precipitating and patterning conductive material on the insulating layers 60 and 90 and by depositing additional insulating layers, such as the insulating layer 130 required to insulate the control electrode layer from other conductive elements. do. The control electrode manufacturing step is not shown in FIGS. 3 and 4A-4G. Control electrode manufacturing processes and the required materials are disclosed in US Pat. Nos. 5,644,188 and 5,630,741. Means are provided for applying suitable electrical control signals to the control electrodes 110, 120.

본 발명은 개선된 명도 및 필 팩터를 갖는 복수의 디스플레이 셀을 포함한 플랫 패널 디스플레이를 제공한다. 본 제조공정은 상이한 비저항성의 양극 부위를 제공한다. 또한 본 발명은 개선된 명도 및 필 팩터를 갖는 플랫 패널 디스플레이를 제조하기 위해서 복수의 디스플레이 소자 디바이스를 동시에 제조하는 방법을 제공한다.The present invention provides a flat panel display comprising a plurality of display cells having improved brightness and fill factor. The present manufacturing process provides different resistive positive electrode sites. The present invention also provides a method of simultaneously manufacturing a plurality of display element devices for manufacturing flat panel displays having improved brightness and fill factor.

예컨대, 칼라 디스플레이를 제공하기 위해서 다양한 음극발광 색상을 갖는 다양한 인광물질이 본 발명의 구체예에 기술된 인광재료를 대체하는 변형이 가능하다.For example, various phosphors with various cathodic luminescent colors are possible to provide a color display in place of the phosphor materials described in embodiments of the present invention.

Claims (49)

a) 전자 방출 이미터; 및a) electron emission emitter; And b) 상기 전자를 받아들이도록 배치되며 전자 싱크 부위를 포함하는 양극이 포함된 전자장 방출 디바이스.b) an electromagnetic field emitting device comprising an anode arranged to receive said electrons and comprising an electron sink site. a) 전자 방출 이미터; 및a) electron emission emitter; And b) 상기 전자를 받아들이도록 배치되며 제 1 및 제 2 비저항을 갖는 제 1 및 제 2 부위를 적어도 가지며 상기 제 1 비저항은 상기 제 2 비저항보다 낮아서 상기 제 1 부위에 전자 싱크 부위를 제공하게 하는 양극을 포함하는 전자장 방출 디바이스.b) an anode arranged to receive said electrons and having at least first and second portions having first and second resistivity, said first resistivity being less than said second resistivity, thereby providing an electron sink region in said first portion; Electromagnetic field emitting device comprising a. 제 1 항에 있어서, 상기 전자싱크 부위에 인접한 양극 부위가 상기 전자 싱크 부위의 비저항보다 높은 비저항을 가짐을 특징으로 하는 디바이스.The device of claim 1, wherein an anode portion adjacent to the electron sink portion has a specific resistance higher than that of the electron sink portion. 제 1 항에 있어서, 상기 전자싱크 부위에 인접한 양극 부위가 상기 전자 싱크 부위의 리액턴스보다 높은 리액턴스를 가짐을 특징으로 하는 디바이스.The device of claim 1, wherein an anode portion adjacent to the electron sink portion has a reactance higher than that of the electron sink portion. 제 1 항에 있어서, 상기 양극이 상기 전자에 의해 자극받을 때 발광하는 적어도 하나의 인광물질을 포함함을 특징으로 하는 디바이스.The device of claim 1, wherein the anode comprises at least one phosphor that emits light when stimulated by the electrons. 제 1 항에 있어서, 상기 양극이 상기 이미터로 부터 적어도 측부 방향으로 이격되어서 측부장 방출 디바이스를 형성함을 특징으로 하는 디바이스.2. The device of claim 1, wherein the anode is spaced at least laterally from the emitter to form a sideload emitting device. 제 2 항에 있어서, 상기 양극이 상기 이미터로 부터 적어도 측부 방향으로 이격되어서 측부장 방출 디바이스를 형성함을 특징으로 하는 디바이스.3. The device of claim 2, wherein the anode is spaced at least laterally away from the emitter to form a sideload emitting device. 제 2 항에 있어서, 상기 양극이 상기 전자에 의해 자극받을 때 발광하는 적어도 하나의 인광물질을 포함함을 특징으로 하는 디바이스.The device of claim 2, wherein the anode comprises at least one phosphor that emits light when stimulated by the electrons. 제 5 항의 전자장 방출 디바이스를 적어도 하나 포함하는 디스플레이.A display comprising at least one field emission device of claim 5. 제 5 항에 있어서, 상기 적어도 하나의 인광물질이 적어도 하나의 전도성 인광물질을 포함함을 특징으로 하는 디바이스.6. The device of claim 5, wherein said at least one phosphor comprises at least one conductive phosphor. 제 5 항에 있어서, 상기 적어도 하나의 인광물질이 적어도 하나의 반도체성 인광물질을 포함함을 특징으로 하는 디바이스.6. The device of claim 5, wherein said at least one phosphor comprises at least one semiconducting phosphor. 제 5 항에 있어서, 상기 적어도 하나의 인광물질이 Ta2Zn3O8을 포함함을 특징으로 하는 디바이스.6. The device of claim 5, wherein said at least one phosphor comprises Ta 2 Zn 3 O 8 . 제 8 항의 전자장 방출 디바이스를 적어도 하나 포함하는 디스플레이.A display comprising at least one field emission device of claim 8. 제 8 항에 있어서, 상기 양극의 제 2 부위가 적어도 하나의 인광물질을 포함함을 특징으로 하는 디바이스.9. The device of claim 8, wherein the second portion of the anode comprises at least one phosphor. 제 8 항에 있어서, 상기 양극의 제 1 및 제 2 부위가 적어도 하나의 인광물질을 포함함을 특징으로 하는 디바이스.9. The device of claim 8, wherein the first and second portions of the anode comprise at least one phosphor. 제 8 항에 있어서, 상기 적어도 하나의 인광물질이 상기 양극의 제 2 부위에 배치됨을 특징으로 하는 디바이스.10. The device of claim 8, wherein the at least one phosphor is disposed at a second portion of the anode. 제 8 항에 있어서, 상기 적어도 하나의 인광물질이 적어도 하나의 전도성 인광물질을 포함함을 특징으로 하는 디바이스.The device of claim 8, wherein the at least one phosphor comprises at least one conductive phosphor. 제 8 항에 있어서, 상기 적어도 하나의 인광물질이 적어도 하나의 반도체성 인광물질을 포함함을 특징으로 하는 디바이스.9. The device of claim 8, wherein said at least one phosphor comprises at least one semiconducting phosphor. 제 8 항에 있어서, 상기 적어도 하나의 인광물질이 Ta2Zn3O8을 포함함을 특징으로 하는 디바이스.The device of claim 8, wherein the at least one phosphor comprises Ta 2 Zn 3 O 8 . 제 10 항에 있어서, 상기 적어도 하나의 전도성 인광물질이 200 마이크로오옴-센티미터 미만의 비저항을 가짐을 특징으로 하는 디바이스.The device of claim 10, wherein the at least one conductive phosphor has a resistivity of less than 200 microohm-centimeters. 제 17 항에 있어서, 상기 적어도 하나의 전도성 인광물질이 200 마이크로오옴-센티미터 미만의 비저항을 가짐을 특징으로 하는 디바이스.18. The device of claim 17, wherein the at least one conductive phosphor has a resistivity of less than 200 microohm-centimeters. 제 1 항에 있어서, c) 상기 이미터로 부터 전자를 방출시키기에 충분한 전기적 바이어스를 상기 양극에 적용하는 수단을 더욱 포함하는 디바이스.2. The device of claim 1, further comprising c) means for applying an electrical bias to the anode sufficient to emit electrons from the emitter. 제 1 항에 있어서, c) 상기 이미터 및 양극으로 부터 이격된 적어도 하나의 제어 게이트와 d) 상기 전자흐름을 제어하기 위해 상기 제어 게이트에 제어신호를 가하는 수단을 더욱 포함하는 디바이스.2. The device of claim 1, further comprising: c) at least one control gate spaced from the emitter and anode and d) means for applying a control signal to the control gate to control the electron flow. 제 2 항에 있어서, c) 상기 이미터로 부터 전자를 방출시키기에 충분한 전기적 바이어스를 상기 양극에 적용하는 수단을 더욱 포함하는 디바이스.3. The device of claim 2, further comprising c) means for applying an electrical bias to the anode sufficient to emit electrons from the emitter. 제 2 항에 있어서, c) 상기 이미터 및 양극으로 부터 이격된 적어도 하나의 제어 게이트와 d) 상기 전자흐름을 제어하기 위해 상기 제어 게이트에 제어신호를 가하는 수단을 더욱 포함하는 디바이스.3. The device of claim 2, further comprising c) at least one control gate spaced from the emitter and anode and d) means for applying a control signal to the control gate to control the electron flow. a) 전자 방출 이미터; 및a) electron emission emitter; And b) 상기 전자를 받아들이도록 배치된 양극을 포함하며,b) an anode arranged to receive said electrons, 상기 양극은 적어도 측부 방향으로 상기 이미터로 부터 이격되어서 측부장 방출 디바이스를 형성하며, 상기 양극은 제 1 및 제 2 비저항을 갖는 제 1 및 제 2 부위를 가지며, 상기 제 1 비저항은 상기 제 2 비저항보다 낮아서 전자 싱크 부위를 제공하며, 상기 양극의 상기 제 1 및 제 2 부위중 적어도 하나는 상기 전자에 의해 자극받을 때 발광하는 인광물질을 적어도 하나 포함하는 전자장 방출 디바이스.The anode is spaced apart from the emitter in at least the lateral direction to form a sidefield emitting device, the anode having first and second portions having first and second resistivity, the first resistivity being the second An electromagnetic field emission device that is lower than a resistivity to provide an electron sink site, wherein at least one of the first and second sites of the anode comprises at least one phosphor that emits light when stimulated by the electrons. a) 전자 방출 이미터;a) electron emission emitter; b) 사이 전자를 받아들이도록 배치되며,b) arranged to accept electrons in between, 상기 양극은 적어도 측부 방향으로 상기 이미터로 부터 이격되어서 측부장 방출 디바이스를 형성하며, 상기 양극은 제 1 및 제 2 비저항을 갖는 제 1 및 제 2 부위를 가지며, 상기 제 1 비저항은 상기 제 2 비저항보다 낮아서 전자 싱크 부위를 제공하며, 상기 양극의 상기 제 1 및 제 2 부위중 적어도 하나는 상기 전자에 의해 자극받을 때 발광하는 인광물질을 적어도 하는 포함하는 양극;The anode is spaced apart from the emitter in at least the lateral direction to form a sidefield emitting device, the anode having first and second portions having first and second resistivity, the first resistivity being the second An anode comprising a cathode that is lower than a resistivity to provide an electron sink site, wherein at least one of the first and second sites of the anode comprises at least a phosphor that emits light when stimulated by the electrons; c) 상기 이미터 및 양극으로 부터 이격된 적어도 하나의 제어게이트; 및c) at least one control gate spaced from the emitter and anode; And d) 상기 전자흐름을 제어하기 위해 제어신호를 제어 게이트에 가하는 수단을 포함하는 전자장 방출 디바이스.d) means for applying a control signal to a control gate to control the electron flow. 제 26 항에 있어서, 상기 적어도 하나의 인광물질이 상기 양극의 제 2 부위상에 배치된 Ta2ZnO8을 포함함을 특징으로 하는 디바이스.27. The device of claim 26, wherein the at least one phosphor comprises Ta 2 ZnO 8 disposed on a second portion of the anode. 제 27 항에 있어서, 상기 적어도 하나의 인광물질이 상기 양극의 제 2 부위상에 배치된 Ta2ZnO8을 포함함을 특징으로 하는 디바이스.28. The device of claim 27, wherein the at least one phosphor comprises Ta 2 ZnO 8 disposed on a second portion of the anode. a) 기판 제공;a) providing a substrate; b) 상기 기판상에 적어도 하나의 전자 싱크부위를 갖는 양극 형성;b) forming an anode having at least one electron sink on said substrate; c) 상기 기판에 평행한 방향을 따라 상기 양극으로 부터 이격되며 상기 양극과 적어도 부분적으로 정렬되는 전자 이미터를 형성 및 패턴화;c) forming and patterning an electron emitter spaced from the anode and at least partially aligned with the anode along a direction parallel to the substrate; d) 상기 양극과 상기 이미터 사이에 절연층 배치단계를 포함하는 전자장 방출 디바이스 제조방법.d) disposing an insulating layer between said anode and said emitter. a) 전도성 기판제공;a) providing a conductive substrate; b) 상기 전도성 기판상에 베이스층 배치;b) placing a base layer on the conductive substrate; c) 상기 베이스층 상에 엣칭-중단층 배치;c) an etch-intermediate layer disposed on the base layer; d) 상기 엣칭-중단층을 패턴화하여 전자 싱크용 제 1 구멍을 형성;d) patterning said etching-interruption layer to form a first hole for an electronic sink; e) 상기 엣칭-중단층상에 제 1 절연층 배치;e) disposing a first insulating layer on the etch-stop layer; f) 상기 제 1 절연층상에 수백 옹스트롬 두께의 이미터층을 형성시키도록 전도성 재료를 배치하고 패턴화;f) disposing and patterning a conductive material to form an emitter layer of several hundred angstroms thick on the first insulating layer; g) 상기 이미터층 상에 제 2 절연층 배치;g) a second insulating layer disposed on the emitter layer; h) 상기 엣칭-중단층은 엣칭되지 않게 유지하고 상기 이미터와 제 1 및 제 2 절연층을 통해 제 2 구멍을 엣칭;h) etching the second hole through the emitter and the first and second insulating layers while leaving the etch-interruption layer unetched; i) 상기 베이스 물질과 엣칭-중단층을 적당한 온도 및 시간에서 가열하여 복합재료를 형성함으로써 상기 적어도 하나의 제 1 구멍에서 적어도 하나의 전자 싱크 부위를 갖는 양극을 형성하고 전자장 방출 디바이스 제조단계를 완결시키는 단계를 포함하는 전자장 방출 디바이스 제조방법.i) heating the base material and the etch-stop layer at a suitable temperature and time to form a composite to form an anode having at least one electron sink site in the at least one first hole and to complete the field emission device manufacturing step A method of manufacturing an electromagnetic field emitting device comprising the step of 제 31 항에 있어서, 상기 전도성 기판 제공단계 a)가 실리콘 기판을 제공함으로써 수행됨을 특징으로 하는 방법.32. The method of claim 31, wherein said step of providing a conductive substrate is performed by providing a silicon substrate. 제 31 항에 있어서, 상기 전도성 기판 제공단계 a)가 또다른 기판상에 전도성 재료를 침전시킴으로써 수행됨을 특징으로 하는 방법.32. The method of claim 31, wherein providing a conductive substrate step a) is performed by depositing a conductive material on another substrate. 제 31 항에 있어서, 상기 베이스 재료층은 인광물질이나 열처리에 의해 인광물질로 전환될 수 있는 물질을 침전시킴으로써 배치됨을 특징으로 하는 방법.32. The method of claim 31, wherein the base material layer is disposed by precipitating a phosphor or a material that can be converted to a phosphor by heat treatment. 제 31 항에 있어서, 상기 엣칭-중단층이 내화금속을 침전시킴으로써 배치됨을 특징으로 하는 방법.32. The method of claim 31 wherein the etch-stop layer is disposed by precipitating the refractory metal. 제 31 항에 있어서, 상기 제 1 절연층 배치단계 e)가 실리콘 산화물을 침전시킴으로써 수행됨을 특징으로 하는 방법.32. The method of claim 31 wherein said first insulating layer placement step e) is performed by precipitating silicon oxide. 제 31 항에 있어서, 상기 제 2 절연층 배치단계 g)가 실리콘 산화물을 침전시킴으로써 수행됨을 특징으로 하는 방법.32. The method of claim 31 wherein said second insulating layer placement step g) is performed by precipitating silicon oxide. 제 31 항에 있어서, 상기 제 2 구멍 엣칭 단계 h)가 반응성 이온 엣칭에 의해 수행됨을 특징으로 하는 방법.32. The method of claim 31, wherein said second hole etching step h) is performed by reactive ion etching. 제 31 항에 있어서, 상기 이미터층 형성단계 f)가 금속층을 침전 및 패턴화 함으로써 수행됨을 특징으로 하는 방법.32. The method of claim 31 wherein the step of forming said emitter layer is performed by precipitating and patterning a metal layer. 제 31 항에 있어서, 상기 베이스층이 아연 도금 아연산화물(ZnO:Zn)을 포함하고 상기 엣칭-중단층이 Ta을 포함하고 상기 가열단계 i)가 900℃ 이상의 온도에서 Ta2Zn3O8을 형성시킬 적당한 시간동안 가열함으로써 수행됨을 특징으로 하는 방법.32. The method of claim 31, wherein the base layer comprises zinc plated zinc oxide (ZnO: Zn), the etch-stop layer comprises Ta, and the heating step i) forms Ta 2 Zn 3 O 8 at a temperature of 900 ° C. or higher. Characterized in that it is carried out by heating for a suitable time to form. 제 31 항에 있어서, 상기 복합재료가 Ta2Zn3O8을 포함함을 특징으로 하는 방법.32. The method of claim 31, wherein the composite material comprises Ta 2 Zn 3 O 8 . 제 33 항에 있어서, 상기 전도성 재료를 패턴화하여서 패턴화된 양극 접촉부를 형성하는 단계를 더욱 포함하는 방법.34. The method of claim 33, further comprising patterning the conductive material to form a patterned anode contact. 제 34 항에 있어서, 상기 인광물질이 아연도금 아연산화물(ZnO:Zn)임을 특징으로 하는 제조방법.35. The method of claim 34, wherein the phosphor is zinc plated zinc oxide (ZnO: Zn). 제 55 항에 있어서, 상기 내화금속이 Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W 또는 이의 조합이나 합금에서 선택됨을 특징으로 하는 제조방법.56. The method of claim 55, wherein the refractory metal is selected from Ti, Zr, Hf, V, Nb, Ta, Cr, Mo, W or combinations or alloys thereof. 제 39 항에 있어서, 상기 금속층이 300옹스트롬 두께의 몰리브덴 층임을 특징으로 하는 제조방법.40. The method of claim 39, wherein the metal layer is a 300 angstrom thick molybdenum layer. 제 40 항에 있어서, 상기 복합재료가 Ta2Zn3O8을 포함함을 특징으로 하는 제조방법.41. The method of claim 40, wherein said composite material comprises Ta 2 Zn 3 O 8 . a) 실리콘 기판 제공;a) providing a silicon substrate; b) ZnO:Zn 을 포함한 제 1 물질층 침전;b) precipitation of a first material layer comprising ZnO: Zn; c) 엣칭-중단 Ta층 침전;c) etching-interrupted Ta layer precipitation; d) 상기 엣칭-중단층을 패턴화하여 전자 싱크용 제 1 구멍을 형성;d) patterning said etching-interruption layer to form a first hole for an electronic sink; e) 실리콘 산화물로된 제 1 절연층 침전;e) precipitation of the first insulating layer of silicon oxide; f) Mo 층을 침전 및 패턴화하여 300옹스트롬 두께의 이미터층 형성;f) precipitating and patterning the Mo layer to form a 300 angstrom thick emitter layer; g) 실리콘 산화물로 된 제 2 절연층 침전;g) precipitation of a second insulating layer of silicon oxide; h) 상기 엣칭-중단층은 엣칭되지 않게 유지하고 상기 이미터층과 제 1 및 제 2 절연층을 통해 제 2 구멍을 엣칭;h) etching the second hole through the emitter layer and the first and second insulating layers while leaving the etch-interruption layer unetched; i) 상기 ZnO:Zn 물질과 상기 엣칭-중단층을 900℃ 이상의 온도에서 Ta2Zn3O8을 형성하기에 적당한 시간동안 가열시켜서 상기 제 1 구멍에 위치된 적어도 하나의 전자 싱크 부위를 갖는 양극을 형성하고 전자장 방출 디바이스 제조단계를 완결시키는 단계를 포함하는 전자장 방출 디바이스 제조방법.i) an anode having at least one electron sink site located in said first hole by heating said ZnO: Zn material and said etching-interruption layer at a temperature of 900 [deg.] C. or more for a suitable time to form Ta 2 Zn 3 O 8 ; And forming the field emission device manufacturing step. 제 47 항에 있어서, 상기 가열단계 i)가 1시간 이상 가열하는 과정을 포함함을 특징으로 하는 방법.48. The method of claim 47, wherein said heating step i) comprises heating for at least 1 hour. 제 47 항에 있어서, 상기 가열단계 i)가 10초 이상 1200℃ 이상의 온도로 가열하는 단계를 포함함을 특징으로 하는 방법.48. The method of claim 47, wherein said heating step i) comprises heating to a temperature of at least 1200 seconds for at least 10 seconds.
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