KR20000066970A - Manufacturing Method of DRAM Memory Cells - Google Patents

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KR20000066970A KR1019990014413A KR19990014413A KR20000066970A KR 20000066970 A KR20000066970 A KR 20000066970A KR 1019990014413 A KR1019990014413 A KR 1019990014413A KR 19990014413 A KR19990014413 A KR 19990014413A KR 20000066970 A KR20000066970 A KR 20000066970A
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Abstract

PURPOSE: A method of fabricating a DRAM memory cell is provided to minimize the topology in a memory cell by disposing a bit line in a trench of a substrate so as to be surrounded by a buried and insulation layer. CONSTITUTION: A method of fabricating a DRAM memory cell comprises forming a shallow trench in a semiconductor substrate(101) and forming a field oxide film(107) in the substrate(101). After removing a stack layer on an active region, a silicon oxide film(109a) is formed on an entire surface. A selective tungsten(155) is formed on a recessed portion of the substrate, and a silicon oxide film is formed on an entire surface. The silicon oxide films(109a) are removed by a chemical mechanical polishing method. Contact holes are formed in an interlayer insulation layer(121) and in the interlayer insulation layer(121) and the silicon oxide film, respectively. A bit line connection part(128) is formed via the contact hole so as to connect a bit line(155) to an N+ source/drain region.

Description

디램 메모리 셀 제조 방법{Manufacturing Method of DRAM Memory Cells}Manufacturing Method of DRAM Memory Cells

본 발명은 DRAM 메모리 셀 제조 방법에 관한 것으로서, 특히, 쉽게 제조할 수 있는 매몰된 비트라인 (Buried Bit Line)구조를 포함하는 WOB(Word Line on Bit Line)형의 셀 구조를 갖는 DRAM 메모리 셀 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a DRAM memory cell, and more particularly, to manufacturing a DRAM memory cell having a WOB (Word Line on Bit Line) cell structure including a buried bit line structure that can be easily manufactured. It is about a method.

MOS(Metal-Oxide-Semiconductor, 이하 MOS 이라 칭함)형 DRAM(Dynamic Random Access Memory, 이하 DRAM 이라 칭함)은 1개의 MOS 트랜지스터 및 1개의 커패시터(Capacitor )로 이루어진 메모리 셀(Memory Cell)을 갖는다. DRAM의 집적도가 진전함에 따라, 각각의 커패시터의 면적은 축소(Scaling Down)되여 커패시터에 저장된 전하량은 감소하게 된다. 전하량 감소는 메모리의 내용을 파괴하는 소프트 에러(Soft Errors)를 가져온다. 이런 문제점을 해결하기 위하여 각각의 커패시터의 점유면적을 확장하기 위하여, 전하용량(Capacitance)을 증가하기 위하여, 반도체 기판에 다결정실리콘(Polycrystalline Silicon)으로 스토리지 노드(Storage Nodes)를 형성하는 방법이 제안되었다. 이런 방법의 적층형 커패시터(Stacked Capacitor)의 구조는 트랜스퍼 게이트(Transfer Gate)인 워드 라인(Word Line)위에 놓여 있으며, 워드 라인의 소스 또는 드레인에 연결되어 있다. DRAM 셀에서 비트라인(Bit Line)은 보통은 메탈라인으로 구성되어 있으며, 워드라인 위에 놓여 있다. 층간 절연층내의 콘택홀을 통하여 워드 라인의 소스 및 드레인 영역에 연결되어 있다.A MOS (Metal-Oxide-Semiconductor) type DRAM (Dynamic Random Access Memory, hereinafter referred to as DRAM) has a memory cell composed of one MOS transistor and one capacitor. As the integration of DRAM advances, the area of each capacitor is scaled down, so that the amount of charge stored in the capacitor is reduced. Charge reduction results in soft errors that destroy the contents of the memory. In order to solve this problem, in order to increase the occupied area of each capacitor, a method of forming storage nodes with polycrystalline silicon on a semiconductor substrate has been proposed in order to increase the capacitance. . The structure of the stacked capacitor of this method lies on a word line, which is a transfer gate, and is connected to the source or drain of the word line. Bit lines in DRAM cells are usually made up of metal lines and sit on top of word lines. It is connected to the source and drain regions of the word line through contact holes in the interlayer insulating layer.

도 1은 종래 기술에 따른 DRAM의 메모리 셀 어레이를 보여주는 평면도이다.1 is a plan view showing a memory cell array of a DRAM according to the prior art.

도 1을 참조하면, 반도체 기판의 표면에 열(Row) 방향으로 평행하게 달리는 복수개의 워드 라인(17a),(17b),(17c), (17d) 과, 행(Column) 방향으로 평행하게 달리는 복수개의 비트 라인(55)과, 상기 워드 라인과 상기 비트 라인의 인접 교차점에 배열된 복수개의 메모리 셀 MC 이 형성된다. 메모리 셀은 1개의 워드 라인과 1개의 커패시터로 구성된다. 반도체 기판의 표면상에 형성된 게이트 절연층을 개재하여 워드 라인이 형성되며, 두꺼운 절연층을 게이트 전극위에 형성한다. 이어서 트랜지스터 53 의 소스 및/또는 드레인 영역을 노출하는 콘택홀(23)을 절연층내에 형성한다. 상기 콘택홀(23)을 통해 트랜지스터 53 의 소스 및/또는 드레인 영역을 전기적으로 연결하는 비트라인(Bit Line)연결부(28)를 형성한다. 그리고 비트라인(Bit Line)연결부(28)상의 절연층내에 형성된 콘택홀(91)을 통해 트랜지스터 53 의 소스 및/또는 드레인 영역과 전기적으로 연결되며, 셀 어레이 영역의 소자격리영역위에 놓여 있으며 행 방향으로 달리는 비트라인(Bit Line)(55)을 형성한다. 비트 라인 형성후 절연층내에 형성된 콘택홀(29)을 통해 트랜지스터 53 의 소스 및 드레인 영역을 전기적으로 연결하는 커패시터(Capacitor,64)를 형성한다.Referring to FIG. 1, a plurality of word lines 17a, 17b, 17c, and 17d that run in parallel in a row direction on a surface of a semiconductor substrate run in parallel in a column direction. A plurality of bit lines 55 and a plurality of memory cells MC arranged at adjacent intersections of the word line and the bit line are formed. The memory cell consists of one word line and one capacitor. A word line is formed through a gate insulating layer formed on the surface of the semiconductor substrate, and a thick insulating layer is formed on the gate electrode. A contact hole 23 exposing the source and / or drain regions of the transistor 53 is then formed in the insulating layer. A bit line connection 28 is formed to electrically connect the source and / or drain regions of the transistor 53 through the contact hole 23. And is electrically connected to the source and / or drain regions of the transistor 53 through a contact hole 91 formed in the insulating layer on the bit line connection 28, and is positioned on the device isolation region of the cell array region and in the row direction. A bit line 55 is formed to run. After the bit line is formed, a capacitor 64 is formed to electrically connect the source and drain regions of the transistor 53 through the contact hole 29 formed in the insulating layer.

상술한 종래 기술에 따른 DRAM의 메모리 셀 배열(Arrangement)에서는 제 1 게이트인 워드 라인의 형성후 비트 라인이 형성됨으로 토폴로지(Topology)에 따른 단차가 심화되어 비트 라인의 두께 차이 등으로 인한 공정 및 소자 신뢰성 등의 문제점이 있었다.In the above-described conventional DRAM memory cell arrangement, a bit line is formed after the formation of the first gate word line, thereby increasing the level difference according to the topology, and thus, the process and the device due to the difference in the thickness of the bit line. There was a problem such as reliability.

따라서, 본 발명의 목적은 기판내의 트렌치에 매몰된 비트라인를 갖는 DRAM 메모리 셀 제조방법을 제공함에 있다.Accordingly, it is an object of the present invention to provide a method of manufacturing a DRAM memory cell having bit lines embedded in trenches in a substrate.

상기 목적을 달성하기 위한 본 발명에 따른 DRAM 메모리 셀 제조방법은 반도체 기판상에 상부층을 산화방지막으로 하는 스택층으로 액티브 영역을 형성하는 공정과, 상기 기판 내에 행 방향으로 길게 배치된 트렌치를 형성하는 공정과, 상기 트렌치의 저면 및 상기 산화방지막이 없는 상기 기판위에 필드산화막을 형성하는 공정과, 상기 스택층을 제거하는 공정과, 상기 기판 전면에 제 1 절연층을 형성하는 공정과, 상기 트렌치내에 텅스텐을 선택적으로 형성하는 공정과, 상기 기판 전면에 제 2 절연층을 형성하는 공정과, CMP 방법으로 상기 기판을 평탄화하는 공정과, 상기 기판위의 제 3 절연층내에 형성된 콘택홀을 통해 상기 액티브 영역과 상기 텅스텐의 비트 라인을 연결하는 전도층을 형성하는 공정을 구비한다.A DRAM memory cell manufacturing method according to the present invention for achieving the above object is a step of forming an active region as a stack layer having an upper layer as an anti-oxidation film on a semiconductor substrate, and forming a trench disposed in the substrate in a row direction elongated Forming a field oxide film on the bottom surface of the trench and the substrate free of the antioxidant film, removing the stack layer, forming a first insulating layer on the entire surface of the substrate, and Selectively forming tungsten; forming a second insulating layer over the entire surface of the substrate; planarizing the substrate by a CMP method; and contacting holes formed in the third insulating layer on the substrate. And forming a conductive layer connecting the region and the tungsten bit line.

도 1은 종래 기술에 따른 DRAM의 메모리 셀 어레이를 보여주는 평면도이다.1 is a plan view showing a memory cell array of a DRAM according to the prior art.

도 2는 본 발명에 따른 DRAM 메모리 셀 어레이를 보여주는 평면도이다.2 is a plan view showing a DRAM memory cell array according to the present invention.

도 3a 내지 도 3e는 도 2의 선 A-A'의 단면도로 DRAM 메모리 셀 제조공정도이다.3A to 3E are sectional views taken along the line A-A 'of FIG. 2, showing a DRAM memory cell manufacturing process.

이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 DRAM 메모리 셀 어레이를 보여주는 평면도이다.2 is a plan view showing a DRAM memory cell array according to the present invention.

도 2를 참조하면, 반도체 기판의 표면에 열(Row) 방향으로 평행하게 달리는 복수개의 워드 라인(117a),(117b),(117c),(117d) 과, 행(Column)방향으로 평행하게 달리는 복수개의 비트 라인(155)과, 상기 워드 라인과 상기 비트 라인의 인접 교차점에 배열된 복수개의 메모리 셀 MC 이 형성된다. 메모리 셀은 1개의 워드 라인과 1개의 커패시터로 구성된다. 반도체 기판의 소자격리영역인 트렌치(Trench)내에 비트 라인(155)이 형성되며, 반도체 기판의 액티브 영역에 형성된 게이트 절연층을 개재한 워드 라인 (117a),(117b),(117c),(117d), ..이 형성되며, 절연층을 게이트 전극인 워드 라인상에 형성한다. 이어서 트랜지스터 153 의 소스 및/또는 드레인 영역을 노출하는 콘택홀(123) 과 비트 라인(155)의 표면을 노출하는 콘택 홀(191)을 절연층내에 형성한다. 상기 콘택홀(123), (191)을 통해 트랜지스터 153 의 소스 및/또는 드레인 영역과 비트 라인을 전기적으로 연결하는 비트 라인(Bit Line)연결부(128)를 형성한다. 비트 라인 연결부 형성후 절연층내에 형성된 콘택홀(129)을 통해 트랜지스터 153 의 소스 및 드레인 영역을 전기적으로 연결하는 커패시터(Capacitor,164)를 형성한다.Referring to FIG. 2, a plurality of word lines 117a, 117b, 117c, and 117d that run in parallel in a row direction on a surface of a semiconductor substrate run in parallel in a column direction. A plurality of bit lines 155 and a plurality of memory cells MC arranged at adjacent intersections of the word line and the bit line are formed. The memory cell consists of one word line and one capacitor. The bit line 155 is formed in the trench, which is an element isolation region of the semiconductor substrate, and the word lines 117a, 117b, 117c, and 117d via the gate insulating layer formed in the active region of the semiconductor substrate. ), .. are formed, and an insulating layer is formed on a word line which is a gate electrode. Subsequently, contact holes 123 exposing the source and / or drain regions of the transistor 153 and contact holes 191 exposing the surface of the bit line 155 are formed in the insulating layer. A bit line connection 128 is formed to electrically connect the source and / or drain regions of the transistor 153 and the bit line through the contact holes 123 and 191. After the bit line connection is formed, a capacitor 164 electrically connecting the source and drain regions of the transistor 153 is formed through the contact hole 129 formed in the insulating layer.

도 3a 내지 도 3e는 도 2 의 선 A-A'의 단면도로 DRAM 메모리 셀 제조공정도이다.3A to 3E are sectional views taken along the line A-A 'of FIG. 2, showing a DRAM memory cell manufacturing process.

도 3a를 참조하면, 반도체기판(101)상에 실리콘산화막(SiO2) 및 실리콘질화막 (Si3N4)으로 구성된 스택 층(Stack Layer)(103)을 증착 형성하고, 사진/식각 작업으로 액티브영역(201)을 패터닝하며, 이어서 리쏘그래피 작업으로 비트 라인이 놓일 영역을 패터닝한다. 그리고 레지스트막(도시 안함)을 마스크로 하여 에천트(Etchant)인 Cl2등을 이용하여 반도체기판(101)내에 6000Å~8000Å의 깊이를 갖는 샐로우 트렌치 (Shallow Trenches) (105)를 형성한다.Referring to FIG. 3A, a stack layer 103 including a silicon oxide film SiO 2 and a silicon nitride film Si 3 N 4 is deposited on the semiconductor substrate 101, and is formed by photo / etching. The region 201 is patterned, followed by a lithographic operation to pattern the region in which the bit line is to be placed. Using a resist film (not shown) as a mask, a shallow trench 105 having a depth of 6000 mV to 8000 mV is formed in the semiconductor substrate 101 using Cl 2 , which is an etchant.

도 3b를 참조하면, LOCOS(Local Oxidation of Silicon)방법으로 기판(101)에 소자 격리층인 필드산화막(107)을 형성한다. 이어서 액티브 영역(201)상의 스택 층(Stack Layer)(103)을 에칭방법으로 제거한다. 그리고 기판 전체에 CVD 방법으로 두께 1500 ~ 2000Å 의 실리콘산화막(SiO2)(109a)을 형성하고, 이어서 기판의 리세스(Recessed)한 부분(105)에 선택 증착 방법으로 두께 2000Å의 텅스텐(Selective Tungsten)(155)을 형성한다. 그리고 기판 전면에 CVD 방법으로 두께 2000Å 의 실리콘산화막(SiO2)(119a)을 형성한다.Referring to FIG. 3B, a field oxide layer 107, which is an isolation layer, is formed on the substrate 101 by a local oxide of silicon (LOCOS) method. Subsequently, the stack layer 103 on the active region 201 is removed by an etching method. Then, a silicon oxide film (SiO 2 ) 109a having a thickness of 1500 to 2000 Å is formed on the entire substrate, and then tungsten (Selective Tungsten) having a thickness of 2000 Å by a selective deposition method on the recessed portion 105 of the substrate. (155). A silicon oxide film (SiO 2 ) 119a having a thickness of 2000 GPa is formed on the entire surface of the substrate by a CVD method.

상기에서 액티브 영역(201)상의 스택 층(Stack Layer)(103)의 상층(Upper Layer)인 실리콘질화막 (Si3N4)은 LOCOS 산화공정시 산화 방지막(Oxidation Resistant Film)의 역할을 하며, 비트 라인인 텅스텐(Tungsten)(155)은 소자격리영역내의 트렌치 안에 매몰(Buried)되며, 행 방향으로 일 직선으로 배열된다.The silicon nitride layer (Si 3 N 4 ), which is an upper layer of the stack layer 103 on the active region 201, serves as an oxidation resistive film during the LOCOS oxidation process. A line of tungsten 155 is buried in the trench in the device isolation region and arranged in a straight line in the row direction.

도 3c를 참조하면, CMP(Chemical Mechanical Polishing)방법으로 실리콘산화막(SiO2)(119a) 및 실리콘산화막(SiO2)(109a)을 제거하여 기판 전체를 평탄화시킨다.Referring to FIG. 3C, the entire substrate is planarized by removing the silicon oxide film (SiO 2 ) 119a and the silicon oxide film (SiO 2 ) 109a by a chemical mechanical polishing (CMP) method.

도 3d를 참조하면, 기판(101)의 액티브 영역(201)에 형성된 게이트 절연층(도시 안 함)을 개재한 워드 라인(도시되지 않음)을 패터닝하며, 이어서 층간 절연층(121) 과 층간 절연층(121) 및 실리콘산화막(SiO2)(119a)내에 각각 콘택홀(123) 과 콘택 홀(191)을 형성한다.Referring to FIG. 3D, a word line (not shown) is interposed between a gate insulating layer (not shown) formed in the active region 201 of the substrate 101, followed by interlayer insulation layer 121 and interlayer insulation. Contact holes 123 and contact holes 191 are formed in the layer 121 and the silicon oxide film (SiO 2 ) 119a, respectively.

상기에서 층간 절연층(121)은 CVD 방법으로 형성된 BPSG(Borophosphosilicate)막 또는 TEOS(Tetraorthosilicate)막이며, 콘택홀(123)로 워드 라인의 N+ 소스 및/또는 드레인 영역을 노출하며, 콘택 홀(191)로 비트 라인(155)의 표면을 노출한다.The interlayer insulating layer 121 is a BPSG (Borophosphosilicate) film or a TEOS (Tetraorthosilicate) film formed by a CVD method. The interlayer insulating layer 121 exposes the N + source and / or drain regions of the word line through the contact hole 123 and the contact hole 191. ) To expose the surface of the bit line 155.

도 3e를 참조하면, 콘택홀(123), (191)을 통해 N+ 소스 및/또는 드레인 영역과 비트 라인(155)을 전기적으로 연결하는 전도성의 비트 라인(Bit Line)연결부(128)를 형성하며, 절연층(160)내에 형성된 콘택홀(도시되지 않음)을 통해 워드 라인의 반대 쪽(Opposite Side)에 있는 N+ 소스 및/또는 드레인 영역(도시되지 않음)을 전기적으로 연결하는 커패시터(Capacitor)(도시되지 않음)를 형성한다.Referring to FIG. 3E, a conductive bit line connection 128 is formed to electrically connect the N + source and / or drain region and the bit line 155 through the contact holes 123 and 191. A capacitor electrically connecting the N + source and / or drain region (not shown) on the opposite side of the word line through a contact hole (not shown) formed in the insulating layer 160 ( Not shown).

상기에서 기판 전체에 증착된 절연층(160)에 스토리지 노드 콘택(Storage Node Contacts)(도시되지 않음)을 개구한 후, 도핑된 다결정 실리콘으로 RIE 방법으로 스토리지 노드 전극(Strorage Node Electrode)(도시되지 않음)을 형성한다. 이어서 실리콘질화막등의 유전층(Dielectric Layer)(도시되지 않음)이 스토리지 노드 전극의 표면에 형성된다. 그리고 도핑된 다결정 실리콘을 유전층의 표면에 형성하여 플레이트 전극(Plate Electrode)(도시되지 않음)을 형성한다. 이 후에 절연층(도시 안 함) 및 배선 층(도시되지 않음)으로 DRAM 메모리 셀(Memory Cell)의 제조공정을 마무리한다.After opening the storage node contacts (not shown) in the insulating layer 160 deposited on the entire substrate, the storage node electrode (not shown) by the RIE method with doped polycrystalline silicon. Not formed). A dielectric layer (not shown), such as a silicon nitride film, is then formed on the surface of the storage node electrode. Doped polycrystalline silicon is then formed on the surface of the dielectric layer to form a plate electrode (not shown). After that, the manufacturing process of the DRAM memory cell is completed with an insulating layer (not shown) and a wiring layer (not shown).

상술한 바와 같이 본 발명에 따른 DRAM 메모리 셀 제조 방법은 반도체 기판상에 상부층을 산화방지막으로 하는 스택층으로 액티브 영역을 형성하며, 상기 기판 내에 행 방향으로 길게 배치된 트렌치를 형성하며, 상기 트렌치의 저면 및 상기 산화방지막이 없는 상기 기판위에 필드산화막을 형성하며, 상기 스택층을 제거하며, 상기 기판 전면에 제 1 절연층을 형성하며, 상기 트렌치내에 텅스텐을 선택적으로 형성하며, 상기 기판 전면에 제 2 절연층을 형성하며, CMP 방법으로 상기 기판을 평탄화하며, 상기 기판위의 제 3 절연층내에 형성된 콘택홀을 통해 상기 액티브 영역과 상기 텅스텐의 비트 라인을 연결하는 전도층을 형성한다.As described above, the method of manufacturing a DRAM memory cell according to the present invention forms an active region as a stack layer having an upper layer as an anti-oxidation film on a semiconductor substrate, and forms trenches arranged in the row direction in the substrate. Forming a field oxide film on the bottom surface and the substrate without the antioxidant film, removing the stack layer, forming a first insulating layer on the entire surface of the substrate, selectively forming tungsten in the trench, 2 an insulating layer is formed, the substrate is planarized by a CMP method, and a conductive layer connecting the active region and the bit line of the tungsten is formed through a contact hole formed in the third insulating layer on the substrate.

따라서, 본 발명은 비트 라인을 기판내의 트렌치 내로 매몰 및 절연층으로 둘러싸게 배치함으로써 메모리 셀 내의 단차를 최소화하여 패턴 미세화로 인한 공정 마진(Margin), 특히 리쏘그래피 공정 마진을 최소화할 수 있는 잇점이 있다.Accordingly, the present invention has the advantage of minimizing the step margin in the memory cell by minimizing the step margin, especially the lithography process margin, by minimizing the step in the memory cell by arranging the bit line into the trench and the insulating layer in the substrate. have.

Claims (5)

반도체 기판상에 상부층을 산화방지막으로 하는 스택층으로 액티브 영역을 형성하는 공정과,Forming an active region as a stack layer having an upper layer as an anti-oxidation film on a semiconductor substrate, 상기 기판 내에 행 방향으로 길게 배치된 트렌치를 형성하는 공정과,Forming a trench arranged in the row direction in the substrate; 상기 트렌치의 저면 및 상기 산화방지막이 없는 상기 기판위에 필드산화막을 형성하는 공정과,Forming a field oxide film on the bottom of the trench and on the substrate without the antioxidant film; 상기 스택층을 제거하는 공정과,Removing the stack layer; 상기 기판 전면에 제 1 절연층을 형성하는 공정과,Forming a first insulating layer on the entire surface of the substrate; 상기 트렌치내에 텅스텐을 선택적으로 형성하는 공정과,Selectively forming tungsten in the trench; 상기 기판 전면에 제 2 절연층을 형성하는 공정과,Forming a second insulating layer on the entire surface of the substrate; CMP 방법으로 상기 기판을 평탄화하는 공정과,Planarizing the substrate by a CMP method; 상기 기판위의 제 3 절연층내에 형성된 콘택홀을 통해 상기 액티브 영역과 상기 텅스텐의 비트 라인을 연결하는 전도층을 형성하는 공정을 구비하는 DRAM 메모리 셀 제조방법.And forming a conductive layer connecting the active region and the bit line of the tungsten through a contact hole formed in the third insulating layer on the substrate. 청구항 1에 있어서, 상기 스택층은 실리콘산화막 및 실리콘질화막의 이중막으로 이루어지는 DRAM 메모리 셀 제조 방법.The method of claim 1, wherein the stack layer comprises a double layer of a silicon oxide film and a silicon nitride film. 청구항 1에 있어서, 상기 필드산화막은 LOCOS 방법으로 이루어지는 DRAM 메모리 셀 제조 방법.The method of claim 1, wherein the field oxide film is formed by a LOCOS method. 청구항 1에 있어서, 상기 제 1 절연층 및 제 2 절연층은 CVD 실리콘산화막으로 이루어지는 DRAM 메모리 셀 제조 방법.The method of claim 1, wherein the first insulating layer and the second insulating layer are made of a CVD silicon oxide film. 청구항 1에 있어서, 상기 제 3 절연층은 BPSG막 또는 TEOS막으로 이루어지는 DRAM 메모리 셀 제조 방법.The method of claim 1, wherein the third insulating layer is formed of a BPSG film or a TEOS film.
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