KR20000064235A - Semiconductor device with resistance element - Google Patents
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Abstract
집적 회로에서는, 예를 들면 1㎳∼1s 의 RC 시간을 실현하기 위해, 예를 들면 기가옴 범위의 매우 높은 저항값이 필요할 수 있다. 이러한 저항값은, 공간 점유 면적이 너무 크기 때문에, 표준 IC 프로세스의 공지의 방법에 의해서는 사실상 실현될 수 없다. 또한, 공지의 실시예들은 일반적으로 온도에 매우 영향을 받는다. 따라서, 본 발명에 따르면, 대향하는 구조로 접속된 2 개의 제너 다이오드를 통해 흐르는 전류는, 전압이 예를 들면 약 0.2V 까지와 같이 너무 높지 않은 경우에, 밴드-밴드 터널링에 의해 주로 결정된다. 이 전류는, 작은 표면 영역상에서 기가 범위의 저항이 용이하게 실현될 수 있도록한 값을 갖는다. 전류는 실리콘의 진성 물질의 특성에 의해 주로 결정되므로, 온도에 대한 의존성은 매우 작다. 저항은 또한 어떠한 표준 CMOS 프로세스나 바이폴라 프로세스에서도 제조될 수 있다.In an integrated circuit, for example, a very high resistance value in the gigaohm range may be necessary to realize an RC time of 1 ms to 1 s, for example. This resistance value is practically impossible to realize by the known method of the standard IC process because the space occupied area is too large. In addition, known embodiments are generally very influenced by temperature. Thus, according to the present invention, the current flowing through two zener diodes connected in opposing structures is mainly determined by band-band tunneling when the voltage is not too high, for example up to about 0.2V. This current has a value such that the resistance in the giga range can be easily realized on a small surface area. Since the current is mainly determined by the nature of the intrinsic material of silicon, the dependence on temperature is very small. Resistors can also be manufactured in any standard CMOS or bipolar process.
Description
본 발명은, 저항 소자(resistance element)의 양단에 전압을 인가하기 위해 2 개의 접속부를 갖는 저항 소자가 마련되어 있으면서 표면에 인접하고 있는 표면 영역을 구비한 반도체 본체(semiconductor body)를 포함하는 반도체 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a semiconductor device including a semiconductor body having a surface area adjacent to a surface while a resistance element having two connection portions is provided for applying a voltage across a resistance element. It is about.
확산되거나 이온 주입된 표면 영역에 의해 저항이 형성되고 상기 표면 영역에 접속부가 전도적으로 접속되는 집적 회로들은 일반적으로 공지되어 있다. 이러한 저항은, 만약 고저항값을 달성해야 한다면 공간을 매우 많이 차지한다. 따라서, 1 ms 또는 1 s 정도의 긴 RC 시간을 실현하기 위해서는, 예를들면 1 기가옴(gigaohm) 정도의 저항이 필요하게 된다. 하지만, 표준 CMOS 프로세스에 있어서는, 상술한 방식으로는 이와 같은 크기의 저항을 구현할 수 없다. 또한, 이러한 저항은 온도에 상당히 영향을 받는다.Integrated circuits are generally known in which resistance is formed by diffused or ion implanted surface regions and connections are conductively connected to the surface region. These resistors take up a lot of space if high resistance values have to be achieved. Thus, in order to realize a long RC time of about 1 ms or 1 s, for example, a resistance of about 1 gigaohm is required. However, in a standard CMOS process, it is not possible to implement resistors of this size in the manner described above. This resistance is also significantly affected by temperature.
본 발명의 목적은 비교적 작은 표면 영역을 가지면서 고저항값을 갖는 집적회로에서 사용하기에 적합한 저항 소자를 제공하는 데 있다. 본 발명의 다른 목적은, 표준 IC 프로세스, 특히 표준 CMOS 프로세스에서 제조될수 있는 상기와 같은 저항을 제공하는 데 있다. 본 발명의 또 다른 목적은, 확산되거나 이온이 주입된 저항보다 온도의 의존성이 적은 저항을 제공하는 데 있다. 본 발명에 따르면, 서두에서 기술한 종류의 반도체 장치는, 서로 대향하는 방향으로 직렬로 접속된 2 개의 다이오드를 저항 소자가 포함하되, 상기 2 개의 다이오드는 모두, 표면 영역내에 형성된 제 2 도전형의, 도핑이 강하게 실행된 표면 영역과, 이 표면 영역 내에 형성된 제 1 도전형의, 도핑이 강하게 실행된 표면 영역 사이의 pn 접합을 갖되, 상기 표면 영역들은, 적어도 동작하는 동안에는 서로 접속되어 전기적으로 플로팅 상태이며, pn 접합들은, V = 0 V 정도의 전압 범위의 전류가 적어도 실질적으로 밴드-밴드 터널링(band-band tunneling)에 의해 형성되도록한 농도를 갖는 것을 특징으로 한다. 저항의 양단에 전압이 인가되는 경우, pn 접합들중 하나는 역바이어스되고, 다른 하나는 순바이어스된다. 총 저항은 2 개의 pn 접합들에 걸친 저항의 합에 의해 결정된다. 상기 제 1 접합을 흐르는 전류는 다이오드내의 밴드-밴드 터널링에 의해 주로 형성된다. 순바이어스된 다이오드의 전류는, 다이오드 양단에 저전압이 걸리는 경우, 밴드-밴드 터널링에 의해서도 결정된다. 전압이 더욱 증가하면, pn 접합을 흐르는 통상의 확산 전류가 증가하여, 더욱 높은 전압에서 pn 접합을 흐르는 전류를 결정한다. 하지만, 저전압에서는 밴드-밴드 터널링이 우세하므로, 전류는 약하게 되어 기가(giga) 범위의 저항값이 용이하게 구현될 수 있다. 밴드-밴드 터널링은 실질적으로 온도와는 무관하므로, 저항값은 온도에 매우 적은 정도밖에 영향을 받지 않는다. 또한, 다른 중요한 장점은, 저항이 대칭적(symmetrical)이라는 것, 즉 저항의 양단에 걸리는 전압이 역으로 되었을때도 그 특성이 변화하지 않는다는 것이다.It is an object of the present invention to provide a resistive element suitable for use in an integrated circuit having a relatively low surface area and having a high resistance value. Another object of the present invention is to provide such a resistor that can be manufactured in a standard IC process, in particular in a standard CMOS process. It is still another object of the present invention to provide a resistance that is less dependent on temperature than a resistor that is diffused or implanted with ions. According to the present invention, a semiconductor device of the type described in the beginning includes a resistance element comprising two diodes connected in series in opposite directions, both of which are of the second conductivity type formed in the surface area. And a pn junction between the heavily doped surface region and a first conductively doped surface region formed within the surface region, wherein the surface regions are electrically connected to each other and at least connected during operation. And the pn junctions are characterized by having a concentration such that a current in the voltage range on the order of V = 0 V is at least substantially formed by band-band tunneling. When a voltage is applied across the resistor, one of the pn junctions is reverse biased and the other is forward biased. The total resistance is determined by the sum of the resistances across the two pn junctions. The current flowing through the first junction is mainly formed by band-band tunneling in the diode. The current of the forward biased diode is also determined by band-band tunneling when a low voltage is applied across the diode. As the voltage increases further, the normal diffusion current flowing through the pn junction increases, determining the current flowing through the pn junction at a higher voltage. However, at low voltages, band-band tunneling prevails, so that the current becomes weak and a resistance value in the giga range can be easily implemented. Since band-band tunneling is virtually temperature independent, the resistance is only affected by a very small temperature. Another important advantage is that the resistance is symmetrical, ie its properties do not change even when the voltage across the resistance is reversed.
상술한 종류의 다이오드를 획득하여 구현하면, 주로 그 특징이, 각 다이오드에서 제 2 도전형의 표면 영역의 도핑 농도가 pn 접합들에 인접하여 적어도 약 1019atoms/cm3인 것에 있다. 도핑 프로파일의 적응 구조(adaptation)를 통해 전류-전압 특성을 더욱 선형적으로, 또는 더욱 비선형적으로 만드는 것이 가능하다. 전류-전압 특성이 V = 0 에 대해 사실상 대칭적이어서 아무런 문제없이 전압이 두 방향으로 인가될 수 있는 장점을 가진 실시예는 다음과 같은 특징, 즉 제 1 도전형의 2 개의 영역들이 적어도 실질적으로 동일한 표면 영역을 갖는 특징이 있다.Acquisition and implementation of diodes of the above-mentioned kind is mainly characterized in that the doping concentration of the surface area of the second conductivity type in each diode is at least about 10 19 atoms / cm 3 adjacent to the pn junctions. The adaptation of the doping profile makes it possible to make the current-voltage characteristic more linear or more nonlinear. An embodiment in which the current-voltage characteristic is substantially symmetrical with respect to V = 0 so that the voltage can be applied in two directions without any problem is characterized by the following feature: two regions of the first conductivity type are at least substantially It is characterized by having the same surface area.
또다른 실시예에서는 다음과 같은 특징, 즉 다이오드들의 제 2 도전형의 표면 영역들이, 다이오드들에 대한 제 2 도전형의 공통의 표면 영역을 구성하는 연속 영역(continuous zone)을 형성하는 특징이 있다. 표준 CMOS 프로세스에서 용이하게 제조될 수 있는 특정한 실시예에서는 다음과 같은 특징, 즉 제 2 도전형의 표면 영역들이 서로 거리를 두고 위치하여, 제 2 도전형의 표면 영역들과, 채널 영역 위에 위치하고 전기적 절연층에 의해 그곳으로부터 절연되어 있는 게이트 전극과의 사이에 채널 영역이 마련되어 있는 MOS 트랜지스터의 소오스 및 드레인 영역을 형성하는 특징이 있다.In yet another embodiment, the following features, namely the surface areas of the second conductivity type of diodes, form a continuous zone which constitutes a common surface area of the second conductivity type for diodes. . In a particular embodiment that can be easily fabricated in a standard CMOS process, the following features, that is, the surface areas of the second conductivity type are located at a distance from each other, so that they are located above the surface areas of the second conductivity type and the channel area and electrically A source and drain region of a MOS transistor having a channel region provided between the gate electrode insulated therefrom by an insulating layer is provided.
본 발명의 상기 및 그밖의 특징은 몇몇 실시예를 참조로 하여 더욱 상세하게 설명될 것이다. 도면에 있어서,These and other features of the present invention will be described in more detail with reference to some embodiments. In the drawings,
도 1 은 본 발명에 따른 반도체 장치의 평면도이다.1 is a plan view of a semiconductor device according to the present invention.
도 2 는 도 1 에서 Ⅱ-Ⅱ선을 따라 절단한 단면도이다.FIG. 2 is a cross-sectional view taken along the line II-II of FIG. 1.
도 3 은 이 저항에서 표면을 횡단하는 방향의 도핑 프로파일을 도시한 도면이다.3 shows a doping profile in the direction across the surface at this resistance.
도 4 는 도 1 내지 도 3 에 도시한 저항의 전류-전압 특성을 도시한 도면이다.FIG. 4 is a diagram showing current-voltage characteristics of the resistors shown in FIGS. 1 to 3.
도 5 는 본 발명에 따른 반도체 장치의 제 2 실시예의 단면도이다.5 is a cross-sectional view of a second embodiment of semiconductor device according to the present invention.
도 6 은 본 발명에 따른 반도체 장치의 다른 실시예의 단면도이다.6 is a cross-sectional view of another embodiment of a semiconductor device according to the present invention.
도 7 은 본 발명에 따른 반도체 장치의 또다른 실시예의 단면도이다.7 is a sectional view of another embodiment of a semiconductor device according to the present invention.
도 8 은 본 발명에 따른 반도체 장치의 또다른 실시예의 단면도이다.8 is a cross-sectional view of another embodiment of a semiconductor device according to the present invention.
도 1 에 도시한 평면도 및 도 2 에 도시한 단면도에 도시한 반도체 장치는 도면에 있어서 저항(1)만이 나타나 있는 집적 회로를 포함하고 있는 것으로 되어 있지만, 그 이외에도, CMOS 회로나 BiCMOS 회로 또는 바이폴라 회로를 형성할 수 있는 다수의 다른 회로 소자를 포함한다. 이러한 다른 회로 소자들은 그 자체로서 공지의 형태로 될 수 있기 때문에, 혹시 관련이 있지 않는한, 그들을 도면에서는 도시하지 않았으며, 본 명세서에서 설명하지도 않을 것이다. 반도체 장치는 실리콘 등의 반도체 본체를 포함하는데, 도면에서는 표면 영역(3)만이 도시되어, 표면(2)에 인접하여 산화 실리콘 등의 절연층(7)으로 덮여져 있다. 표면 영역(3)은 약 1017atoms/cm3의 비교적 낮은 도핑 농도로, n 형 등의 제 1 도전형으로 되어 있다. 저항은 또한 저항 양단에 전압을 인가하기 위한 2 개의 접속부들(5,6)을 포함한다. 이 접속부들은, 산화물층(7)상에 도포되고 윈도우들(8,9)을 거쳐 반도체 본체에 접속된 반도체 물질이나 금속의 도전체 트랙들에 의해, 본질적으로 공지의 방법으로 형성된다. 본 발명에 따르면, 저항 소자는 서로 대향하는 방향으로 직렬로 접속된 2 개의 다이오드(10,4;11,4)를 포함하는데, 이 예에서는 애노드/캐소드 영역중 하나가 다이오드들의 공통 영역을 구성하는 연속 영역(4)에 의해 형성된다. 이 영역은, 이 예에서는 p 형인 도전영역, 즉 제 2 의 도전 영역의 표면 영역(4)에 의해 형성되는데, 이 영역(4)은 표면 영역(3)내에 마련되며, 예를들면 1019atoms/cm3와1020atoms/cm3사이 값의 비교적 높은 표면 농도를 갖는다. 본 발명에 따르면, p 형 영역(4)은 전기적으로 플로팅 상태, 즉 그 자체에, 분리된 전도 접속부(separate current-conducting connection)가 마련되어 있지 않은 상태에 있으며, 반면에, 접속부(5,6)는, p 형 영역(4) 내에 형성된 각각의 n 형 표면 영역(10,11)에 전도적으로 접속되어 있다. 영역(10,11)은 비교적 높은 도핑 농도를 갖고 있으며, pn 접합부를 통해 흐르는 전류가, 특히 제너 다이오드와 유사한 방식으로 V = 0 V 정도의 전압 범위에서 반도체 물질의 밴드-밴드 터널링에 의해 적어도 실질적으로 결정되도록한 농도 구배를 가진 p 형 영역(4)에 의해 pn 접합부(12,13)를 각각 형성하고 있다. 도 3 에는, 존재할 수 있는 도핑 프로파일이 도시되어 있으며, 여기서, 파라미터 d 는 표면으로부터 측정한 반도체 본체(3)의 깊이를 나타내고 있다. 영역(3)의 도핑은, 예를들면 1017atoms/cm3과 같이 매우 작은 값을 갖는다. 도 3 에서는 이 농도가 d 의 함수로서 일정값을 갖지만, 이것이 필수적인 것은 아니며, 예를들면, 영역(3)이 확산되거나 이온 주입된 웰(well)에 의해 형성되는 경우에는 d 의 함수로서 이 농도가 변할수 있다는 것은 명백할 것이다. p 형 영역은, pn 접합부(12)(또는 13)에 인접하여 최대값이 1019붕소 atoms/cm3와 1020붕소 atoms/cm3사이인 높은 도핑 농도를 갖는다. n 형 영역(10)은 더욱 높은 도핑 농도를 갖고, 표면으로부터 약 0.15㎛ 깊이의 p 형 영역(4)과 함께 pn 접합부(12)를 형성한다.The semiconductor device shown in the top view shown in FIG. 1 and the cross-sectional view shown in FIG. 2 includes an integrated circuit in which only the resistor 1 is shown in the drawing. In addition, a CMOS circuit, a BiCMOS circuit, or a bipolar circuit is included. It includes a number of other circuit elements capable of forming a. Since these other circuit elements can be of known type per se, they are not shown in the drawings and will not be described herein unless otherwise relevant. The semiconductor device includes a semiconductor main body such as silicon, in which only the surface region 3 is shown and covered with an insulating layer 7 such as silicon oxide adjacent to the surface 2. The surface region 3 has a relatively low doping concentration of about 10 17 atoms / cm 3 and has a first conductivity type such as n type. The resistor also includes two connections 5, 6 for applying a voltage across the resistor. These connections are formed essentially in a known manner by conductor tracks of a semiconductor material or metal applied on the oxide layer 7 and connected to the semiconductor body via windows 8, 9. According to the invention, the resistive element comprises two diodes (10, 4; 11, 4) connected in series in opposite directions, in which one of the anode / cathode regions constitutes a common region of the diodes. It is formed by the continuous region 4. This region is formed in this example by a p-type conductive region, i.e., the surface region 4 of the second conductive region, which is provided in the surface region 3, for example 10 19 atoms. It has a relatively high surface concentration of values between / cm 3 and 10 20 atoms / cm 3 . According to the invention, the p-type region 4 is in an electrically floating state, that is, in its own state, without a separate current-conducting connection, whereas the connections 5, 6 are provided. Is electrically connected to each of the n-type surface regions 10 and 11 formed in the p-type region 4. Regions 10 and 11 have a relatively high doping concentration and the current flowing through the pn junction is at least substantially by band-band tunneling of the semiconductor material in a voltage range of the order of V = 0 V, in particular in a manner similar to the Zener diode. The p-type junctions 12 and 13 are formed by the p-type region 4 having a concentration gradient determined to be. In Fig. 3, the doping profiles that may be present are shown, where parameter d represents the depth of the semiconductor body 3 measured from the surface. Doping of the region 3 has a very small value, for example 10 17 atoms / cm 3 . In FIG. 3 this concentration has a constant value as a function of d, but this is not essential, for example, if the area 3 is formed by a diffused or ion implanted well, this concentration as a function of d It will be clear that can vary. The p-type region has a high doping concentration adjacent to the pn junction 12 (or 13) with a maximum value between 10 19 boron atoms / cm 3 and 10 20 boron atoms / cm 3 . N-type region 10 has a higher doping concentration and forms pn junction 12 with p-type region 4 about 0.15 μm deep from the surface.
동작시에, 접속부(5,6)에는, 전기적 브레이크다운(펀치-스루, 애벌런치 브레이크다운 등)이 발생할 때의 전압보다 낮은 전압이 인가된다. pn 접합부(12,13)중 하나는 순바이어스될 것이고, 다른 하나는 역바이어스될 것이다. 이러한 형태의 다이오드에서의 전류는 순바이어스 방향에서보다 역바이어스 방향에서 더욱 강하므로, 적어도 저전압에서는, 다이오드 양단에 걸리는 전압의 대부분은 순방향에 있어서의 것일 것이다. 도 4 는, 다이오드들이 각각 약 10㎛2의 표면적을 갖는 실시예의 전류-전압 특성을 도시한 것이다. 영역들(10,11) 사이의 거리는 펀치-스루가 발생하지 않는한 저항의 동작에 대해서는 중요시되지 않지만, 공간 점유의 관점에서 볼때 가능한한 작게 유지된다. 도면에서 명백한 바와 같이, 저항은 상당히 선형적(linear)이며, V = 0.1 V 일때 약 60 기가옴(gigaohms)의 값을 갖는다. 저항이 차지하는 전체 표면 영역은, 높은 저항값에도 불구하고 매우 작다. 또한, 영역들(4,10,11)은 현존하는 IC 프로세스에서 어떠한 방법으로도 실행될수 있는 프로세스 공정에서 제조될 수 있다. 따라서, 예를들면, p 형 영역(4)은 p 채널 트랜지스터의 소오스 및 드레인 영역과 동시에 형성될 수 있고, n 형 영역들(10,11)도 CMOS 프로세스에서 n 채널 트랜지스터의 소오스 및 드레인 영역과 동시에 형성될 수 있다. 그 결과, 부가적인 프로세스 공정을 수반하는 일 없이, 표준 IC 프로세스에서 매우 작은 표면 영역상에, 특히 기가옴의 범위의 매우 높은 저항값을 실현할 수 있다.In operation, a voltage lower than the voltage at which electrical breakdown (punch-through, avalanche breakdown, etc.) occurs is applied to the connections 5 and 6. One of the pn junctions 12, 13 will be forward biased and the other will be reverse biased. Since the current in this type of diode is stronger in the reverse bias direction than in the forward bias direction, at least at low voltages, most of the voltage across the diode will be in the forward direction. 4 shows the current-voltage characteristics of an embodiment in which the diodes each have a surface area of about 10 μm 2 . The distance between the regions 10, 11 is not critical to the operation of the resistor unless punch-through occurs, but remains as small as possible in view of space occupancy. As evident in the figure, the resistance is fairly linear and has a value of about 60 gigaohms when V = 0.1 V. The total surface area occupied by the resistor is very small despite the high resistance value. Also, regions 4, 10, and 11 can be fabricated in a process process that can be executed in any way in existing IC processes. Thus, for example, the p-type region 4 may be formed simultaneously with the source and drain regions of the p-channel transistor, and the n-type regions 10, 11 may also be formed with the source and drain regions of the n-channel transistor in a CMOS process. Can be formed at the same time. As a result, very high resistance values can be realized on very small surface areas, especially in the range of gigaohms, in a standard IC process without involving additional process steps.
도 5 는 저항의 다이오드의 p 형 영역(애노드)이, 반도체 본체의 개재된(interposed) 부분에 의해 서로 분리되어 있는 영역에 의해 형성되어 있는 실시예를 도시하고 있다. 이 실시예는 p 형 실리콘 본체(20)를 기반으로 하고 있는데, 그의 표면에는, 다수의 활성 영역(21,22,23)이 필드 산화물의 패턴(24)에 의해 규정되어 있다. 영역(22)에는 n 형 소오스 영역(25), n 형 드레인 영역(26), 게이트 전극(27)을 구비하고 있는 n 채널 MOS 트랜지스터가 형성되어 있다. 활성 영역(23)은, 절연 게이트(31)를 구비한 p 채널 MOS 트랜지스터의 소오스 영역 및 드레인 영역을 형성하는 p 형 영역(29,30)을 그 내부에 구비한 n 웰(28)을 포함한다. 저항은, 본 발명에 따른 대향하는 구조로 된(back-to-back) 제너 다이오드를 구비한 활성 영역(21) 내에 형성된다. 이를 위해, 이 활성 영역(21)에는 p-MOST의 n 웰과 동시에 제조되는 n 웰(32)이 마련된다. p-MOST의 소오스 및 드레인 영역(29,30)과 동시에, 제너 다이오드의 p 형 영역(애노드)(33,34)이 웰(32)내에 마련된다. 제너 다이오드의 캐소드를 형성하는 n 형 영역(35,36)은 n-MOST의 소오스 및 드레인 영역과 동시에 p 형 영역(33,34)내에 형성된다. 저항은 p 채널 MOST로서 구성되는데, 이 p 채널 MOST에는, p 형 영역(33,34)이 채널 영역(37)에 의해 서로 분리된 소오스 및 드레인 영역을 형성하고 있으며, 또한 게이트 전극(38)이 구비되어 있고, 영역들(33,34)을 상호 접속시키는 반전층(inversion)이 동작시에 채널 영역내에 형성될 수 있도록 되어 있다. 이 실시예에 따라 저항을 제조하는 것은, 저항의 제조가 n 형 영역들(35,36) 및 p 형 영역들(33,34)에 대해 동일한 윈도우를 통해, 즉 게이트 전극(38)에 대해 자기 정합적으로 발생할 수 있다는 점에서, p-MOST의 제조와 사실상 동일하다. 그 결과, 저항의 치수(dimension)는 트랜지스터의 치수와 동일한 차수(order)로, 즉 매우 작게 될 수 있다. 접속부들(39,40)(도면에서는 도식적으로 나타냄) 사이의 저항값은 주로 2 개의 pn 접합부를 통한 저항에 의해 결정되는데, 이 값이 너무 커서 영역들(33,34) 사이의 반전 채널의 저항은 관련이 없다.FIG. 5 shows an embodiment in which the p-type regions (anodes) of the diode of the resistor are formed by regions separated from each other by interposed portions of the semiconductor body. This embodiment is based on the p-type silicon body 20, on the surface of which a plurality of active regions 21, 22, 23 are defined by the pattern 24 of the field oxide. In the region 22, an n-channel MOS transistor having an n-type source region 25, an n-type drain region 26, and a gate electrode 27 is formed. The active region 23 includes an n well 28 having therein p-type regions 29 and 30 that form a source region and a drain region of a p-channel MOS transistor having an insulated gate 31. . The resistance is formed in the active region 21 with the back-to-back zener diode according to the invention. To this end, this active region 21 is provided with n wells 32 which are fabricated simultaneously with the n wells of the p-MOST. Simultaneously with the source and drain regions 29 and 30 of the p-MOST, the p-type regions (anodes) 33 and 34 of the zener diode are provided in the well 32. The n-type regions 35 and 36 forming the cathode of the zener diode are formed in the p-type regions 33 and 34 simultaneously with the source and drain regions of the n-MOST. The resistor is configured as a p-channel MOST, in which the p-type regions 33 and 34 form source and drain regions separated from each other by the channel region 37, and the gate electrode 38 An inversion layer interconnecting the regions 33 and 34 can be formed in the channel region during operation. The manufacture of the resistor according to this embodiment is such that the manufacture of the resistor is magnetic through the same window for the n-type regions 35, 36 and the p-type regions 33, 34, ie for the gate electrode 38. It is virtually identical to the manufacture of p-MOST in that it can occur consistently. As a result, the dimensions of the resistors can be in the same order as the dimensions of the transistors, i.e. very small. The resistance value between the connections 39 and 40 (shown schematically in the figure) is mainly determined by the resistance through the two pn junctions, which is so large that the resistance of the inversion channel between the regions 33 and 34 is large. Is not relevant.
도 6 은 본 발명에 따른 반도체 장치의 다른 실시예의 단면도로서, 여기서는 저항이 바이폴라나 BiCMOS 회로내에 집적된다. 저항의 구조는, 기본적으로는 제 1 실시예에서의 저항(1)의 구조와 동일하여, 2 개의 더욱 강하게 도핑된 n 형 영역(10,11)이 접속부(5,6)에 적합하게 마련되어 있는, 공통적으로 강하게 도핑된 p 형 영역을 구비한, 대향하는 구조로 된 제너 다이오드를 또한 포함하고 있다. p 형 영역(4)은 n 형의 섬형상으로 된(island-shaped) 표면 영역(3) 내에 마련되는데, 이 영역(3)은, 산화 실리콘인 절연 영역(41)과 횡적으로 경계를 이루면서 p 형 실리콘 기판(42)상에서 n 형 에피택셜층으로부터 형성된다. 이 도면에서는 그 내부에 바이폴라 트랜지스터가 마련된 또다른 섬이 도시되어 있는데, 이 트랜지스터는 n 형 에미터(43), p 형 베이스(44), n 형 매입(buried) 콜렉터(45)를 포함하고 있다. 이 에미터, 베이스, 콜렉터에는 각각의 접속부 e, b, c 와, 베이스 접속부 b 의 영역에 마련된, 강하게 도핑된 베이스 접촉 영역(46)과, 콜렉터 접속부 c 의 영역에 마련된, 강하게 도핑된 콜렉터 접촉 영역(47)이 마련되어 있다. (진성)베이스의 도핑 농도는 낮은 베이스 저항을 얻기 위해 평소와 같이 충분히 높지만, 밴드-밴드 터널링이 에미터-베이스 접합부에서 방지되도록 (진성)베이스의 도핑 농도도 매우 낮은 것이 바람직하다. 이 때문에, 저항의 p 형 영역(4)에는 1019atoms/cm3과 1020atoms/cm3사이의 농도값을 가진 베이스 접촉 영역(46)을 동시에 마련하는 것이 바람직하다.6 is a cross-sectional view of another embodiment of a semiconductor device according to the present invention, in which a resistor is integrated in a bipolar or BiCMOS circuit. The structure of the resistor is basically the same as that of the resistor 1 in the first embodiment, in which two more heavily doped n-type regions 10, 11 are suitably provided for the connecting portions 5, 6. Also included are opposing structured Zener diodes with commonly heavily doped p-type regions. The p-type region 4 is provided in an n-type island-shaped surface region 3, which is laterally bound to the insulating region 41 which is silicon oxide. It is formed from an n-type epitaxial layer on the type silicon substrate 42. In this figure, another island with a bipolar transistor is shown therein, which comprises an n-type emitter 43, a p-type base 44, and an n-type buried collector 45. . The emitters, bases and collectors have their respective connection portions e, b, c and strongly doped base contact regions 46 provided in the region of the base connection portion b and strongly doped collector contacts provided in the region of the collector connection portion c. The area 47 is provided. The doping concentration of the (intrinsic) base is high enough as usual to obtain a low base resistance, but it is desirable that the doping concentration of the (intrinsic) base is also very low so that band-band tunneling is prevented at the emitter-base junction. For this reason, it is preferable to simultaneously provide the base contact region 46 having a concentration value between 10 19 atoms / cm 3 and 10 20 atoms / cm 3 in the p-type region 4 of the resistance.
도 7 은 도 5 의 변형된 단면도이다. 단순화 하기 위해, 도 5 와 동일한 참조 부호를 도 7 의 대응하는 부분에도 사용하였으며, 여기서는 저항만을 도시하기로 한다. 도 5 와의 주요한 차이점은, 여기에서는 n 형 기판(50)에 P 형 웰(50)이 마련되어 사용되는 점이다. 이 예에서는, 강하게 도핑된 P 형 영역(33,34)도 p-MOS 트랜지스터의 P 형 소오스/드레인 영역과 동시에 형성되고, 웰(50)에 의해 전도적으로 상호 접속된다. 접속부(39,40)에 접속된, 강하게 도핑된 n 형 영역(35,36)은 n-MOS 트랜지스터의 n 형 소오스/드레인 영역과 동시에 형성된다. 도 8 은 도 1 및 도 2 의 실시예의 변형을 도시한 것으로서, 특히 기판(3)과의 누화(crosstalk)가 저감된다는 장점을 갖고 있다. 도 8 에서는, 도 1 및 도 2 의 대응하는 부분에 대한 참조부호가 동일하게 사용되고 있다. 이 실시예에서의 P 형 영역은 기판(13)과 pn 접합을 형성하지 않지만, 매입 산화물층(51)에 의해 기판으로부터 분리되어 있다. 산화물층(51)은 산소 이온의 주입과 같은, 본질적으로 공지의 방법으로 얻어질 수 있다.FIG. 7 is a modified cross-sectional view of FIG. 5. For simplicity, the same reference numerals as in FIG. 5 are used for the corresponding parts in FIG. 7, and only resistors will be shown here. The main difference from FIG. 5 is that the P type well 50 is provided and used in the n type substrate 50 here. In this example, the heavily doped P-type regions 33 and 34 are also formed at the same time as the P-type source / drain regions of the p-MOS transistor and are electrically interconnected by the well 50. Strongly doped n-type regions 35 and 36, connected to connections 39 and 40, are formed simultaneously with the n-type source / drain regions of the n-MOS transistor. FIG. 8 shows a variant of the embodiment of FIGS. 1 and 2, in particular having the advantage that crosstalk with the substrate 3 is reduced. In Fig. 8, the same reference numerals as corresponding parts in Figs. 1 and 2 are used. The P-type region in this embodiment does not form a pn junction with the substrate 13 but is separated from the substrate by the buried oxide layer 51. The oxide layer 51 can be obtained by essentially known methods, such as implantation of oxygen ions.
당업자라면, 본 발명이 상기 실시예에 한정되는 것이 아니라, 여러 변경 실시예가 가능하다는 것을 알 수 있을 것이다. 따라서, 예를 들면, 주어진 실시예에서 도전형을 반대로 할 수도 있다. 접속부(5 및/또는 6)는 반도체 본체 내에서 금속 트랙 이외의 방법, 예를 들면 도핑된 영역에 의해 형성될 수도 있다.Those skilled in the art will recognize that the present invention is not limited to the above embodiment, but that various modifications are possible. Thus, for example, the conductivity type may be reversed in a given embodiment. The connections 5 and / or 6 may be formed by methods other than metal tracks, for example, doped regions in the semiconductor body.
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