KR20000061610A - Packet command driving type memory - Google Patents

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KR20000061610A
KR20000061610A KR1019990010774A KR19990010774A KR20000061610A KR 20000061610 A KR20000061610 A KR 20000061610A KR 1019990010774 A KR1019990010774 A KR 1019990010774A KR 19990010774 A KR19990010774 A KR 19990010774A KR 20000061610 A KR20000061610 A KR 20000061610A
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clock
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KR1019990010774A
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신동우
백종섭
구철희
곽종태
박낙규
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김영환
현대전자산업 주식회사
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Abstract

PURPOSE: A packet command driving type memory is provided which prevents the generation of glitch through assuring margin and also prevents the generation of wrong address. CONSTITUTION: An address generating circuit inputs an external address and generates a corresponding internal address from the external address. The address generation circuit of a packet command driving type memory comprises: a level conversion part(3-1) inputting a packet address by synchronizing it to a clock and converting an input level of the packet address to an internal circuit operation level; a first flip flop(3-2) inputting the output of the level conversion part by synchronizing to a first edge of the clock; a second flip flop(3-3) outputting a first enable signal generated during inputting an external address by synchronizing to a second edge of the clock; a third flip flop(3-4) inputting a second enable signal by synchronizing to the first edge of the clock; a latch part(3-5) inputting the output of the first flip flop and the second flip flop; an enable time delaying unit(12) delivering the clock to the falling edge of the second flip flop in order for the latch part to operate; a logic part(3-6) assembling the output of the third flip flop and a selection signal; and an output part(3-7) outputting the output of the latch part in response to the output of the logic part.

Description

패킷 명령어 구동형 메모리{PACKET COMMAND DRIVING TYPE MEMORY}PACKET COMMAND DRIVING TYPE MEMORY}

본 발명은 패킷 명령어(packet cammand) 구동형 메모리에 관한 것으로, 특히 외부어드레스를 입력하고 이로부터 해당 내부어드레스를 발생하는 어드레스발생회로 및 그 발생방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a packet cammand driven memory, and more particularly, to an address generating circuit for generating an external address and generating the internal address therefrom and a method for generating the same.

다이나믹램(Dynamic RAM)은 시스템의 요구에 따라 그 집적도 외에도 초고속화가 가장 빠르게 진행되고 있는 대표적인 반도체 메모리이다. 특히 궁극적으로 시스템의 클럭에 동기하여 동작하기 위해 클럭 동기형 메모리가 현재 대부분의 다이나믹램을 구성하고 있음은 잘 알려진 사실이다.Dynamic RAM is a typical semiconductor memory that is rapidly progressing as well as its density according to the system requirements. In particular, it is well known that clock-synchronous memory currently constitutes most of the dynamic RAM in order to ultimately operate in synchronization with the system clock.

이중에서도 특히 패킷 명령어 구동형 메모리 형태의 새로운 디바이스가 미국 램버스사에 의해 제안되었는데, 이를 램버스디램이라는 이름으로 통용되고 있다. 본 발명은 이 램버스디램을 예로 들어 그 발명의 본질이 이루어짐을 미리 밝혀둔다.Among them, a new device, especially in the form of packet instruction-driven memory, has been proposed by Rambus, Inc., which is commonly referred to as Rambus DRAM. The present invention takes this Rambus DRAM as an example and reveals in advance that the nature of the invention is achieved.

상기 램버스디램은 현재까지는 고속버스시스템의 시방을 가장 크게 만족시키는 메모리로서, 초기에 250 내지 300MHz의 외부클럭의 상승과 하강의 양 에지에 동기함으로써 500 내지 600Mbps의 전송속도로 데이터의 입출력이 가능하도록 설계된 메모리이다.The Rambus DRAM is the memory that satisfies the specification of the high-speed bus system so far, and it is possible to input / output data at a transmission speed of 500 to 600 Mbps by synchronizing with both edges of an external clock of 250 to 300 MHz. It is a designed memory.

여기서 그 사양(spec)에 따르면 8비트의 버스로 600M비트/초의 전송속도를 목표로 그 개발이 이루어지고 있어 시스템의 속도요구를 크게 만족시킬 수 있는 환경을 제공할 수 있게 된다.Here, according to the spec, the development is aimed at a transmission speed of 600 Mbits / sec with an 8-bit bus, thereby providing an environment that can greatly satisfy the system's speed requirements.

한편, 램버스디램에서는 전술한 바와 같이 패킷 형태의 명령어를 입력으로 받아들어 어드레스를 생성하게 되는데, 이때 글리치(glitch)에 대한 마진(margin)확보가 어려워 회로동작의 안정화를 구현하는 데 어려움이 발생하는데, 이를 살피면 다음과 같다.In Rambus DRAM, on the other hand, as described above, an instruction in the form of a packet is received as an input, and an address is generated. In this case, it is difficult to secure a margin for glitch, and thus, it is difficult to realize stabilization of circuit operation. If you look at this,

도1은 램버스디램의 어드레스발생회로의 개략적 구성을 나타내고 있다.Fig. 1 shows a schematic configuration of an address generating circuit of a Rambus DRAM.

도1의 구성은 실제로 제품에 적용되는 상세회로구성을 그 기능별로 간략하게 나타난 블록구성을 나타내고 있으며, 그 각 블록의 구성을 살펴보면, 패킷어드레스(RQ)를 클럭(Clock)에 동기하여 입력하고 상기 패킷어드레스의 입력레벨(이는 램버스시그널레벨(RSL;Rambus Signal Level)임)을 내부회로의 동작에 적합하도록 CMOS레벨로 정형하는 레벨변환부(1-1)와, 상기 레벨변환부(1-1)의 출력을 상기 클럭(Clock)의 제1에지(edge)에 동기하여 입력하는 제1플립플롭(1-2)과, 외부어드레스의 입력시 발생되는 제1인에이블신호(EN1)를 상기 클럭의 제2에지에 동기하여 입력하는 제2플립플롭(1-3)과, 상기 패킷어드레스의 입력이 해당 어드레스의 입력인지 아닌지를 알리는 제2인에이블신호(EN2)를 상기 클럭(Clock)의 제2에지에 동기하여 입력하는 제3플립플롭(1-4)과, 상기 제1플립플롭(1-2)의 출력(add-p1)과 제2플립플롭(1-3)의 출력(EN11)을 입력하는 래치부(1-5)와, 상기 제3플립플롭(1-4)의 출력과 선택신호(sel)를 조합하는 논리(logic)부(1-6)와, 상기 래치부(1-5)의 출력(add-pre)을 상기 논리부(1-6)의 출력(EN12)에 응답하여 내부 어드레스(addr)로 출력하는 출력부(1-7)로 구성된다.The configuration of FIG. 1 shows a block configuration in which the detailed circuit configuration actually applied to the product is briefly shown for each function. Looking at the configuration of each block, the packet address (RQ) is input in synchronization with the clock and A level converter (1-1) for shaping an input level of a packet address (this is a Rambus Signal Level (RSL)) to a CMOS level suitable for operation of an internal circuit, and the level converter (1-1). The first flip-flop (1-2) for inputting the output of the synchronously to the first edge of the clock (Clock), and the first enable signal (EN1) generated when the external address is input, the clock A second enable signal (EN2) indicating whether or not the input of the packet address is an input of the corresponding address; and a second enable signal (EN2) inputted in synchronization with the second edge of the clock. A third flip-flop 1-4 input in synchronization with two edges, and the first flip-flop The latch unit 1-5 for inputting the output add-p1 of (1-2) and the output EN11 of the second flip-flop 1-3, and the third flip-flop 1-4 A logic unit 1-6 for combining an output and a selection signal sel, and an add-pre of the latch unit 1-5 to an output EN12 of the logic unit 1-6. In response to s), the output unit 1-7 outputs an internal address addr.

상기 구성에서, RQ는 패킷어드레스이고, 클럭 Clock는 리시브(receive)클럭을 나타낸다. 그리고 상기 도1의 구성은 온칩(on-chip)상에 존재하는 다수개의 어드레스발생회로 중 하나를 나타낸 회로이다. 도2는 도1의 동작타이밍도를 나타내고 있다. 도2의 타이밍도를 참조하여 도1의 동작을 설명하면 다음과 같다. 클럭(Clock)의 상승에지에 동기하여 패킷어드레스(RQ)는 램버스 시그널레벨(RSL)로 입력되고, 이는 레벨변환부(1-1)를 통해 CMOS레벨로 정형된다. 여기서 램버스시그널레벨에 대하여는 램버스사의 스펙을 참조할 수 있다. 그리고 상기 레벨변환부(1-1)는 플립플롭 등을 사용하여 구현되며, 이 플립플롭은 차동입력리시브(Differencial input receive)특성을 갖는다.In the above configuration, RQ is a packet address and clock clock represents a receive clock. 1 is a circuit diagram illustrating one of a plurality of address generation circuits existing on-chip. FIG. 2 shows the operation timing diagram of FIG. The operation of FIG. 1 will be described with reference to the timing diagram of FIG. 2. In synchronization with the rising edge of the clock, the packet address RQ is input to the Rambus signal level RSL, which is shaped into a CMOS level through the level converter 1-1. The Rambus Signal Level can be found here. The level converter 1-1 is implemented using a flip flop or the like, and the flip flop has a differential input receive characteristic.

CMOS레벨로 정형된 어드레스는 클럭(Clock)에 동기되어 동작하는 제 1플립플롭(1-2)으로 공급된다. 여기서 제1플립플롭(1-2)은 클럭의 폴링에지(falling edge)에서 동작하는 네가티브 플립플롭으로 구성되며, 상기 클럭(Clock)에 동기하여 입력어드레스(add_p1)를 출력한다. 그리고 제2플립플롭(1-3)은 제1인에이블신호(EN1)을 입력하고 이를 클럭(Clock)에 동기하여 새로운 제3인에이블신호(EN11)를 출력한다. 여기서 제1인에이블신호(EN1)는 외부로부터 어드레스가 입력시 칩 내부에서 발생되는 인에이블신호를 나타낸다. 그리고 상기 제2플립플롭(1-3)은 도2의 타이밍도에서 알 수 있듯이, 클럭(Clock)의 라이징에서(rising edge)에서 동작하는 포지티브플립플롭으로 구성된다.The address formed at the CMOS level is supplied to the first flip-flop 1-2 which operates in synchronization with the clock. Here, the first flip-flop 1-2 includes a negative flip-flop that operates at a falling edge of the clock and outputs an input address add_p1 in synchronization with the clock clock. The second flip-flop 1-3 receives the first enable signal EN1 and outputs a new third enable signal EN11 in synchronization with the clock. Here, the first enable signal EN1 indicates an enable signal generated in the chip when an address is input from the outside. As shown in the timing diagram of FIG. 2, the second flip-flop 1-3 includes a positive flip-flop that operates at a rising edge of the clock.

한편 래치부(1-5)는 제1플립플롭(1-2)으로부터 출력된 어드레스신호(add-p1)을 저장하였다가 제3인에이블신호(EN11)의 입력에 동기하여 출력하는데, 이 신호는 add-pre를 나타낸다. 제3플립플롭(1-4)는 제2인에이블신호(EN2)를 입력하고 이를 클럭(Clock)에 동기하여 출력한다. 상기 제2인에이블신호(EN2)는 패킷어드레스(RQ)의 입력이 소정의 원하는 해당 어드레스인지를 알리는 신호로서, 이는 후에 설명되는 출력부(1-7)의 구동을 결정하는 신호로 작용하게 된다. 그리고 상기 제3플립플롭(1-4)은 전술한 제2플립플롭(1-3)과 같이 클럭(Clock)의 라이징에지에서 동작하는 포지티브플립플롭으로 구성된다. 논리부(1-6)는 제3플립플롭(1-4)으로부터 출력되는 인에이블신호를 입력하고, 이 입력을 선택할 것인지를 알리는 선택신호(sel)의 입력에 응답하여 제4인에이블신호(EN12)를 발생하게 된다.On the other hand, the latch unit 1-5 stores the address signal add-p1 output from the first flip-flop 1-2 and outputs in synchronization with the input of the third enable signal EN11. Indicates add-pre. The third flip-flop 1-4 inputs the second enable signal EN2 and outputs it in synchronization with a clock. The second enable signal EN2 is a signal indicating whether the input of the packet address RQ is a predetermined desired address, and serves as a signal for determining the driving of the output units 1-7 described later. . The third flip-flop 1-4 is configured as a positive flip-flop that operates at the rising edge of the clock like the second flip-flop 1-3. The logic unit 1-6 inputs the enable signal output from the third flip-flop 1-4, and responds to the input of the selection signal sel indicating whether to select the input. EN12).

최종적으로, 출력부(1-7)는 래치부(1-5)의 출력을 제4인에이블신호(EN12)의 입력에 응답하여 내부 어드레스 Addr를 발생하게 된다.Finally, the output unit 1-7 generates an internal address Addr in response to the output of the latch unit 1-5 in response to the input of the fourth enable signal EN12.

그러나 도1의 구성은 전술한 바와 같이, 패킷형태의 명령어를 입력으로 받아들여 어드레스를 생성하는 논리구성을 이루고 있어 글리치가 발생할 가능성이 매우 크다는 문제점이 있다. 즉, 도2를 참조하면, 패킷 어드레스중에서 "O"이라는 신호가 입력될 시에, 이는 타이밍구조상 제1플립플롭(1-2)에서 래치하게 된다. 상세히 살펴보면 도2 에서 "A1"부분의 클럭(Clock) 폴링에지에서 제1플립플롭(1-2)이 "O"을 래치하게 된다. 그리고 이 래치는 도2에서 "A2"부분의 폴링에지까지 지속된다. 그리고 이렇게 래치된 값은 "A3"부분의 라이징에지에서 출력되어 래치부(1-5)로 입력된다.However, the configuration of FIG. 1 has a problem in that a glitch is very likely to occur since the logical configuration of generating an address by receiving an instruction in the form of a packet as an input as described above. That is, referring to Fig. 2, when a signal of " O " is input in the packet address, it is latched by the first flip-flop 1-2 in the timing structure. In detail, the first flip-flop 1-2 latches "O" at the clock falling edge of the "A1" portion of FIG. 2. This latch continues to the falling edge of the "A2" part in FIG. The latched value is output from the rising edge of the "A3" portion and input to the latch unit 1-5.

여기서 도2의 제4인에이블신호 EN12의 인에이블구간이 어디까지 지속되느냐에 따라 글리치 발생으로 인해 잘못된 어드레스가 출력되느냐 안되느냐가 결정된다.Here, depending on how long the enable period of the fourth enable signal EN12 of FIG. 2 lasts, it is determined whether a wrong address is output due to the glitch generation.

먼저, 도2에서 t1시점을 살핀다. 이때에는 add-pre가 글리치로 발생하는 시점보다 이전이므로 안전한 상태로 된다. 즉, 출력부(1-7)를 제4인에이블신호(EN12)가 구동하지 않으므로 잘못된 어드레스가 출력될 염려가 없게 된다. 그러나 t2 시점에서는 이 제4인에이블신호(EN12)가 출력부(1-7)을 구동하게되고, 이로부터 바로 이전에 래치된 "O"이 출력하는 현상이 발생한다. 그래서 잘못된 어드레스가 출력하게 되고, 이로부터 디바이스의 오작동을 유발시키게 된다.First, the time point t1 in FIG. At this time, the add-pre is in a safe state since it is earlier than the time of the glitch. That is, since the fourth enable signal EN12 does not drive the output unit 1-7, there is no fear that an incorrect address is output. However, at the time t2, the fourth enable signal EN12 drives the output unit 1-7, and a phenomenon in which the immediately latched “O” is output from this occurs. This causes an incorrect address to be output, which can cause the device to malfunction.

한편 도1과 같은 논리구조하에서는 그 마진(margin)확보가 매우 어려워 기술적으로 제4인에이블신호(EN12)의 인에이블구간을 정확하게 제어하는 것은 실질적으로 매우 어려운 사항이어서 위와 같은 글리치발생은 회로동작의 안정성확보를 크게 어렵게 하였다.On the other hand, under the logical structure as shown in FIG. 1, it is very difficult to secure the margin, so it is technically very difficult to precisely control the enable section of the fourth enable signal EN12. Securing stability was greatly difficult.

따라서 본 발명은 전술한 종래기술의 문제점을 해결하기 위해 창안된 것으로, 잘못된 어드레스의 발생이 방지되어 회로동작의 안정화를 구현한 패킷 명령어 구동형 메모리의 어드레스발생회로를 제공함을 그 목적으로 한다.Accordingly, an object of the present invention is to provide an address generating circuit of a packet instruction driving type memory which is designed to solve the above-mentioned problems of the related art and to prevent the generation of a wrong address and to stabilize the circuit operation.

본 발명의 다른 목적은 어드레스 발생구성에서 나타날 수 있는 글리치의 발생을 마진확보를 통해 방지하는 명령어 구동형 메모리의 어드레스발생회로를 제공함에 있다.It is another object of the present invention to provide an address generation circuit of an instruction drive type memory that prevents the occurrence of glitches that can occur in an address generation configuration through securing a margin.

본 발명의 또 다른 목적은 글리치의 발생에 따른 잘못된 어드레스의 발생을 방지하도록 마진확보가 이루어지도록 하는 패킷 명령어 구동형 메모리의 어드레스발생방법을 제공함에 있다.Still another object of the present invention is to provide a method of generating an address of a packet instruction driving type memory in which a margin is secured so as to prevent a wrong address caused by the occurrence of a glitch.

도1은 종래기술에 의한 어드레스 발생부 회로도,1 is a circuit diagram of an address generator according to the prior art;

도2는 도1의 동작타이밍도,2 is an operation timing diagram of FIG. 1;

도3은 본 발명의 실시예에 따른 패킷 명령어 구동형 메모리의 어드레스 발생부 회로도,3 is a circuit diagram of an address generator of a packet instruction driving memory according to an embodiment of the present invention;

도4는 도2의 동작타이밍도,4 is an operation timing diagram of FIG. 2;

(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)

3-1, 3-2, 3-3, 3-4 : 플립플롭 3-5 : 래치3-1, 3-2, 3-3, 3-4: flip-flop 3-5: latch

3-6 : 로직부 3-7 : 출력부3-6: logic section 3-7: output section

상기한 본 발명의 목적을 달성하기 위하여, 패킷어드레스를 클럭에 동기하여 입력하고 상기 패킷어드레스의 입력레벨을 내부회로 동작레벨로 변환하는 레벨변환부와; 상기 레벨변환부의 출력을 상기 클럭의 제1에지에 동기하여 입력하는 제 1플립플롭과; 외부어드레스의 입력시 발생되는 제1인에이블신호를 상기 클럭의 제2에지에 동기하여 출력하는 제2플립플롭과; 상기 패킷어드레스의 입력이 해당 어드레스의 입력인지 아닌지를 알리는 제2인에이블신호를 상기 클럭의 제1에지에 동기하여 입력하는 제3플립플롭과; 상기 제1플립플롭의 출력을 제2플립플롭의 출력에 동기하여 입력하는 래치부와; 상기 래치부가 상기 제2플립플롭의 폴링에지에 동작하도록 상기 클럭을 전달하는 인에이블시점 지연수단과; 상기 제3플립플롭의 출력과 선택신호의 출력을 조합하는 논리부와; 상기 래치부의 출력을 상기 논리부의 출력에 응답하여 출력하는 출력부를 구비하는 패킷 명령어 구동형 메모리의 어드레스발생회로를 제공하는 것을 특징으로 한다.In order to achieve the above object of the present invention, a level converter for inputting a packet address in synchronization with a clock and converting the input level of the packet address into an internal circuit operation level; A first flip-flop configured to input an output of the level converter in synchronization with a first edge of the clock; A second flip-flop that outputs a first enable signal generated when an external address is input in synchronization with a second edge of the clock; A third flip-flop that inputs a second enable signal in synchronization with the first edge of the clock to indicate whether the input of the packet address is an input of a corresponding address; A latch unit configured to input the output of the first flip flop in synchronization with the output of the second flip flop; Enable time delay means for transmitting said clock so that said latch portion operates on a falling edge of said second flip-flop; A logic unit for combining the output of the third flip flop and the output of the selection signal; And an address generation circuit of a packet instruction drive type memory having an output section for outputting the output of the latch section in response to the output of the logic section.

또한 상기 본 발명의 또 다른 목적을 달성하기 위하여 본 발명은, 패킷어드레스를 클럭에 동기하여 입력하고 상기 패킷어드레스의 입력레벨을 내부회로동작레벨로 변환하는 레벨변환과정과; 상기 레벨변환부의 출력을 입력하고 이를 상기 클럭의 제1에지에 동기하여 출력하는 제1생성과정과; 외부어드레스의 입력시 발생되는 제1인에이블신호를 입력하고 이를 상기 클럭의 제2에지에 동기하여 출력하는 제2생성과정과; 상기 패킷어드레스의 입력이 해당 어드레스의 입력인지 아닌지를 알리는 제2인에이블신호를 입력하고 이를 상기 클럭의 제2에지에 동기하여 출력하는 제3생성과정과; 상기 제1플립플롭과 제2플립플롭의 출력을 입력하는 래치과정과; 상기 래치부가 상기 제2플립플롭의 출력의 폴링에지에 동작하여 인에이블시점이 지연되도록 상기 제2플립플롭의 출력을 전달하는 과정과; 상기 제3플립플롭의 출력과 선택신호를 조합하는 과정과; 상기 래치부의 출력을 상기 논리부의 출력에 응답하여 출력하는 과정을 구비하는 패킷 명령어 구동형 메모리의 어드레스발생방법을 제공하는 것을 특징으로 한다.In addition, to achieve another object of the present invention, the present invention includes a level conversion process of inputting a packet address in synchronization with a clock and converting the input level of the packet address into an internal circuit operation level; A first generation step of inputting an output of the level converter and outputting the same in synchronization with a first edge of the clock; A second generation process of inputting a first enable signal generated when an external address is input and outputting the first enable signal in synchronization with a second edge of the clock; A third generation process of inputting a second enable signal indicating whether the input of the packet address is an input of a corresponding address and outputting the second enable signal in synchronization with a second edge of the clock; A latch process of inputting outputs of the first flip flop and the second flip flop; Transferring the output of the second flip-flop so that the latch unit operates on a falling edge of the output of the second flip-flop to delay an enable time; Combining the output of the third flip-flop with a selection signal; And a method of generating an address of a packet instruction driving type memory, the method including outputting the output of the latch unit in response to the output of the logic unit.

이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도3은 본 발명의 실시예에 따른 패킷 명령어 구동형 메모리의 어드레스발생회로를 나타낸다. 도3의 구성은 실제로 제품에 적용되는 상세회로구성을 그 기능별로 간략하게 나타난 블록구성을 나타내고 있으며, 그 각 블록의 구성을 살펴보면, 패킷어드레스(RQ)를 클럭(Clock)에 동기하여 입력하고 상기 패킷어드레스(RQ)의 입력레벨(이는 램버스 시그널레벨(RSL;Rambus Signal Level)임.)을 내부회로의 동작에 적합하도록 CMOS레벨로 정형하는 레벨변환부(3-1)와, 상기 레벨변환부(3-1)의 출력을 상기 클럭(Clock)의 제1에지(edge)에 동기하여 입력하는 제1플립플롭(3-2)과, 외부어드레스의 입력시 발생되는 제1인에이블신호(EN1)를 상기 클럭(Clock)의 제2에지에 동기하여 출력하는 제2플립플롭(3-3)과, 상기 패킷어드레스의 입력이 해당 어드레의 입력인지 아닌지를 알리는 제2인에이블신호(EN2)를 상기 클럭(Clock)의 제2에지에 동기하여 입력하는 제3플립플롭(3-4)과, 상기 제1플립플롭(3-2)을 출력을 저장하고 제2플립플롭(3-3)의 출력에 동기하여 출력하는 래치부(3-5)와, 상기 래치부(3-5)가 상기 제2플립플롭(3-3)의 출력의 폴링에지에 동작하도록 상기 제2플립플롭(3-3)의 출력을 전달하여 인에이블시점을 지연하는 수단(I2)과, 상기 제3플립플롭(3-4)의 출력과 선택신호(sel)를 조합하는 논리(logic)부(3-6)와, 상기 래치부(3-5)의 출력을 상기 논리부(3-6)의 출력에 응답하여 출력하는 출력부(3-7)로 구성된다. 상기 구성에서, RQ는 패킷어드레스이고, 클럭(Clock)은 리시브(receive)클럭을 나타낸다. 그리고 상기 도3의 구성은 온칩(on-chip)상에 존재하는 다수개의 어드레스 발생회로 중 하나를 나타낸 회로이다. 그리고 상기 인에이블 지연수단(I2)은 간단한 실시예로서 인버터(iverter)로 구성하였다.3 illustrates an address generation circuit of a packet instruction driving type memory according to an embodiment of the present invention. 3 shows a block configuration in which the detailed circuit configuration that is actually applied to the product is briefly shown for each function. Looking at the configuration of each block, the packet address (RQ) is input in synchronization with the clock and A level converting section 3-1 for shaping the input level of the packet address RQ (this is a Rambus Signal Level (RSL)) to a CMOS level suitable for the operation of an internal circuit, and the level converting section A first flip-flop 3-2 for inputting the output of (3-1) in synchronization with the first edge of the clock and a first enable signal EN1 generated when an external address is input; ) And a second flip-flop 3-3 for outputting in synchronization with the second edge of the clock, and a second enable signal EN2 indicating whether the input of the packet address is an input of the corresponding address. A third flip-flop 3-4 input in synchronization with a second edge of the clock and the first A latch unit 3-5 for storing an output of the flip-flop 3-2 and outputting in synchronization with the output of the second flip-flop 3-3, and the latch unit 3-5 is the second flip Means (I2) for transmitting the output of said second flip-flop (3-3) and delaying the enable time to operate on the falling edge of the output of the flop (3-3), and said third flip-flop (3-4) Logic section 3-6 for combining the output of the < RTI ID = 0.0 > and < / RTI > selection signal sel and the output of the latch section 3-5 in response to the output of the logic section 3-6. It consists of the output parts 3-7. In the above configuration, RQ is a packet address, and Clock represents a receive clock. 3 is a circuit diagram illustrating one of a plurality of address generation circuits existing on-chip. The enable delay means I2 is constituted by an inverter as a simple embodiment.

도4는 도3의 동작타이밍도를 나타내고 있다. 도4의 타이밍도를 참조하여 도3의 동작을 설명하면 다음과 같다.4 shows an operation timing diagram of FIG. The operation of FIG. 3 will be described with reference to the timing diagram of FIG. 4 as follows.

클럭(Clock)에 동기하여 패킷어드레스(RQ)는 램버스 시그널레벨(RSL)로 입력되고, 이는 레벨변환부(3-1)를 통해 CMOS레벨로 정형된다. CMOS레벨로 정형된 어드레스는 클럭(Clock)에 동기되어 동작하는 제1플립플롭(3-2)로 공급된다. 여기서 제1플립플롭(3-2)은 클럭의 폴링에지(falling edge)에서 동작하는 네가티브플립플롭으로 구성되며, 상기 클럭(Clock)에 동기하여 입력어드레스(add_p1)를 출력한다.In synchronization with the clock, the packet address RQ is input to the rambus signal level RSL, which is shaped to the CMOS level through the level converter 3-1. The address formed at the CMOS level is supplied to the first flip-flop 3-2 that operates in synchronization with the clock. Here, the first flip-flop 3-2 is configured as a negative flip-flop that operates at a falling edge of the clock, and outputs an input address add_p1 in synchronization with the clock clock.

그리고 제2플립플롭(3-3)은 제1인에이블신호(EN1)을 입력하고 이를 클럭(Clock)에 동기하여 새로운 제3인에이블신호(EN31)를 출력한다. 여기서 제1인에이블신호(EN1)은 외부로부터 어드레스가 입력시 칩 내부에서 발생되는 인에이블신호를 나타낸다. 그리고 상기 제2플립플롭(3-3)은 포지티브플립플롭을 구성된다.The second flip-flop 3-3 inputs the first enable signal EN1 and outputs a new third enable signal EN31 in synchronization with the clock. The first enable signal EN1 indicates an enable signal generated in the chip when an address is input from the outside. The second flip flop 3-3 constitutes a positive flip flop.

래치부(3-5)는 제1플립플롭(3-2)으로부터 출력된 어드레스신호 add-p1을 저장하였다가 제3인에이블신호(EN31)의 입력에 동기하여 출력하는데, 이 신호는 add-pre를 나타낸다. 본 발명에서는 래치부(3-5)를 제1플립플롭(3-2)을 출력을 입력으로 하고 상기 제2플립플롭(3-3)의 출력인 제3인에이블신호(EN31)를 클럭신호로 하여 이 클럭신호의 폴링에지에서 동기하는 네가티브 플립플롭으로 구현하였다.The latch unit 3-5 stores the address signal add-p1 output from the first flip-flop 3-2, and outputs it in synchronization with the input of the third enable signal EN31. indicates pre. In the present invention, the latch unit 3-5 receives the first flip-flop 3-2 as an output, and the third enable signal EN31, which is the output of the second flip-flop 3-3, is a clock signal. We implemented a negative flip-flop that is synchronized with the polling edge of this clock signal.

이때, 도 1 및 도 2를 참조하면, 종래에는 래치부(1-5)가 제2플립플롭(1-3)의 라이징에지에서 동기하여 add_pre 신호를 출력하게 되어 오 데이터 "0"인 클리차가 add_pre 신호에 포함되었지만, 본 발명에서는 래치부(3-5)가 인에이블시점 지연수단(I2)에 의해 제2플립플롭(3-3)의 폴링에지에서 동기하여 add_pre 신호를 출력하게 되므로, 인에이블시간이 지연되어 오 데이터 "0"인 클리치가 add_pre 신호에 포함되지 않는다.1 and 2, the latch unit 1-5 conventionally outputs an add_pre signal in synchronization with the rising edge of the second flip-flop 1-3 so that a cliché having an error data of “0” is obtained. Although included in the add_pre signal, in the present invention, since the latch unit 3-5 outputs the add_pre signal in synchronization with the polling edge of the second flip-flop 3-3 by the enable time delay means I 2. Able time is delayed so that the cleat with false data " 0 "

제3플립플롭(3-4)는 제2인에이블신호(EN32)를 입력하고 이를 클럭(Clock)에 동기하여 출력한다. 상기 제2인에이블신호(EN32)는 패킷어드레스 RQ의 입력이 소정의 원하는 해당 어드레스인지를 알리는 신호로서, 이는 후에 설명되는 출력부(3-7)의 구동을 결정하는 신호로 작용하게 된다. 그리고 상기 제3플립플롭(3-4)은 전술한 제2플립플롭(3-2)과 같이 클럭(Clock)의 라이징에지에서 동작하는 포지티브 플립플롭으로 구성된다.The third flip-flop 3-4 inputs the second enable signal EN32 and outputs it in synchronization with the clock. The second enable signal EN32 is a signal indicating whether the input of the packet address RQ is a predetermined desired address, and serves as a signal for determining the driving of the output unit 3-7 described later. The third flip-flop 3-4 is configured as a positive flip-flop that operates at the rising edge of the clock like the aforementioned second flip-flop 3-2.

본 발명의 인에이블시점 지연수단(12)는 상기 래치부(3-5)은 플립플롭의 내부조직을 새로이 설계하여 본 발명의 목적을 달성할 수 있도록 할 수도 있으나, 도3의 구성에서와 같이 플립플롭이 네가티브플립플롭으로 동작하도록 하여 간단하게 인에이블시점을 지연할 수 있도록 인버터(I2)로 구현하는 것이 보다 설계적으로 효율적이고 아울러서 본 발명의 목적을 달성하는 방법임이 확인되었다. 논리부(3-6)는 제3플립플롭(3-4)으로부터 출력되는 인에이블신호를 입력하고, 이 입력을 선택할 것인지를 알리는 선택신호(sel)의 입력에 응답하여 제4인에이블신호(EN32)를 발생하게 된다. 최종적으로, 출력부(3-7)는 래치부(3-5)의 출력을 제4인에이블신호(EN32)의 입력에 응답하여 내부 어드레스 Addr를 발생하게 된다.The enable point delay means 12 of the present invention may allow the latch unit 3-5 to newly design the internal structure of the flip-flop to achieve the object of the present invention, as in the configuration of FIG. It has been found that implementing the inverter I2 so that the flip-flop operates as a negative flip-flop can simply delay the enable time is a more efficient design and a method of achieving the object of the present invention. The logic unit 3-6 inputs the enable signal output from the third flip-flop 3-4, and in response to the input of the selection signal sel indicating whether to select the input, the fourth enable signal ( EN32). Finally, the output unit 3-7 generates the internal address Addr in response to the input of the fourth enable signal EN32 from the output of the latch unit 3-5.

도4를 참조하면 제3인에이블신호(EN31)의 인에이블시점이 매우 지연되었음을 확인할 수 있다. 그래서 예를 들어 RQ를 통해 오데이타 "O"이 입력되어도, 래치부(3-5)가 제3인에이블신호(EN31)의 폴링에지에 동기되어 입력 데이터를 레치하므로, add-pre에 "O"이라는 글리치는 발생하지 않는다. 도 2에 도시된 종래의 타이밍과 비교하여 보면, add-pre 신호는 제3인에이블신호의 라이징에지에서 래치하였으나, 본 발명에서는 폴링에지에서 래치하므로, 반클럭정도 지연된 시점에서 데이터를 래치하게 된다. 출력부(3-7)는 제4인에이블신호(EN32)에 의해 구동되어 정상적으로 데이터를 출력하게 된다.Referring to FIG. 4, it can be seen that the enable point of the third enable signal EN31 is very delayed. Thus, for example, even when the O data "O" is input through RQ, the latch unit 3-5 latches the input data in synchronization with the falling edge of the third enable signal EN31, so that "O" is added to the add-pre. Does not occur. Compared with the conventional timing shown in FIG. 2, the add-pre signal is latched at the rising edge of the third enable signal. However, in the present invention, since the latch is latched at the falling edge, data is latched at a time delayed by about half a clock. . The output unit 3-7 is driven by the fourth enable signal EN32 to normally output data.

즉, 인에이블시점 지연수단(I2)을 통해 제3인에이블신호(EN31)의 폴링에지에서 데이터를 래치하도록 하여 데이터 인에이블시점을 도 4에 도시된 바와같이 지연시켜 줌으로써, add-pre에 "O"이라는 글리치가 포함되지 않도록 한다. 따라서, 출력부(3-7)는 제4인에이블신호(EN32) (전술한 종래의 타이밍과 비교시 동일한 인에이블신호사용)를 이용하여 정상적으로 add_pre를 출력하므로써, 결과적으로 내부어드레스 Addr은 계속 유효한 값을 갖는 어드레스로 발생하게 된다.That is, by enabling the data to be latched at the falling edge of the third enable signal EN31 through the enable point delay means I2, the data enable point is delayed as shown in FIG. Do not include glitches called "O". Therefore, the output unit 3-7 normally outputs add_pre using the fourth enable signal EN32 (using the same enable signal as compared with the above-described conventional timing), and as a result, the internal address Addr remains valid. It is generated as an address with a value.

이상에서 자세히 설명된 바와 같이, 상술한 바에 따르면, 본 발명에 의한 패킷 명령어 구동형 메모리의 어드레스 발생회로에서는 어드레스를 래치하는 래치부를 구동하는 인에이블시점을 지연시켜 줌으로써, 래치부에 래치되는 어드레스에 글리치가 포함되지 않도록 함으로써 글리치의 발생을 근본적으로 제거하여, 회로의 동작안정화를 확보하는 효과가 있다.As described above in detail, according to the above, in the address generation circuit of the packet instruction driving type memory according to the present invention, by delaying the enable time for driving the latch unit for latching an address, By eliminating the glitches, it is possible to fundamentally eliminate the occurrence of the glitches, thereby securing the operation stability of the circuit.

기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.

Claims (7)

패킷명령어 구동형 메모리에 있어서,In the packet instruction drive type memory, 패킷어드레스를 클럭에 동기하여 입력하고 상기 패킷어드레스의 입력레벨을 내부회로 동작레벨로 변환하는 레벨변환부와;A level converter which inputs a packet address in synchronization with a clock and converts an input level of the packet address into an internal circuit operating level; 상기 레벨변환부의 출력을 상기 클럭의 제1에지에 동기하여 입력하는 제1플립플롭과;A first flip-flop configured to input the output of the level converter in synchronization with a first edge of the clock; 외부어드레스의 입력시 발생되는 제1인에이블신호를 상기 클럭의 제2에지에 동기하여 출력하는 제2플립플롭과;A second flip-flop that outputs a first enable signal generated when an external address is input in synchronization with a second edge of the clock; 상기 패킷어드레스의 입력이 해당 어드레의 입력인지 아닌지를 알리는 제2인에이블신호를 상기 클럭의 제2에지에 동기하여 입력하는 제3플립플롭과;A third flip-flop configured to input a second enable signal informing whether or not the input of the packet address is an input of the corresponding address in synchronization with a second edge of the clock; 상기 제1플립플롭의 출력을 제2플립플롭의 출력의 폴링에지에서 입력하는 래치부와;A latch unit configured to input the output of the first flip flop at a falling edge of the output of the second flip flop; 상기 래치부가 상기 제2플립플롭의 출력의 폴링 에지에서 동작하도록 상기 제2플립플롭의 출력을 전달하는 인에이블시점 지연수단과;Enable time delay means for transferring an output of said second flip-flop so that said latch portion operates at a falling edge of the output of said second flip-flop; 상기 제3플립플롭의 출력과 선택신호를 조합하는 논리부와;A logic unit for combining the output of the third flip-flop and the selection signal; 상기 래치부의 출력을 상기 논리부의 출력에 응답하여 출력하는 출력부를 구비함을 특징으로 하는 패킷 명령어 구동형 메모리의 어드레스 발생 회로.And an output unit configured to output an output of the latch unit in response to an output of the logic unit. 제1항에 있어서, 상기 인에이블시점 지연수단이 상기 제2플립플롭의 출력을 입력하여 상기래치부로 공급하는 인버터로 이루어짐을 특징으로 하는 패킷명령어 구동형 메모리의 어드레스 발생회로.2. The address generation circuit as set forth in claim 1, wherein said enable point delay means comprises an inverter for inputting the output of said second flip-flop and supplying it to said latch portion. 제2항에 있어서, 상기 래치부는 상기 인버터를 통해 인가되는 제2플립플롭의 출력의 폴링에지에서 동기되어 상기 제1플립플롭의 출력을 래치하는 제4플립플롭으로 이루어지는 것을 특징으로 하는 패킷명령어 구동형 메모리의 어드레스발생회로.3. The packet command drive of claim 2, wherein the latch unit comprises a fourth flip flop which latches an output of the first flip flop in synchronization with a falling edge of an output of the second flip flop applied through the inverter. Address generation circuit of a type memory. 제3항에 있어서, 상기 제1 및 제4플립플롭이 네가티브플립플롭이고, 상기 제2 및 제3플립플롭이 포지티브 플립플롭임을 특징으로 하는 패킷명령어 구동형 메모리의 어드레스발생회로.4. The address generation circuit of claim 3, wherein the first and fourth flip flops are negative flip flops, and the second and third flip flops are positive flip flops. 패킷명령어 구동형 메모리에 있어서,In the packet instruction drive type memory, 패킷어드레스를 클럭에 동기하여 입력하고 상기 패킷어드레스의 입력레벨을 내부회로 동작레벨로 변환하는 레벨변환과정과;A level conversion step of inputting a packet address in synchronization with a clock and converting the input level of the packet address into an internal circuit operating level; 상기 레벨변환부의 출력을 입력하고 이를 상기 클럭의 제1에지에 동기하여 출력하는 제1생성과정과;A first generation step of inputting an output of the level converter and outputting the same in synchronization with a first edge of the clock; 외부어드레스의 입력시 발생되는 제1인에이블신호를 입력하고 이를 상기 클럭의 제2에지에 동기하여 출력하는 제2생성과정과;A second generation process of inputting a first enable signal generated when an external address is input and outputting the first enable signal in synchronization with a second edge of the clock; 상기 패킷어드레스의 입력이 해당 어드레의 입력인지 아닌지를 알리는 제2인에이블신호를 입력하고 이를 상기 클럭의 제2에지에 동기하여 출력하는 제3생성과정과;A third generation process of inputting a second enable signal indicating whether the input of the packet address is an input of the corresponding address and outputting the second enable signal in synchronization with a second edge of the clock; 상기 제1플립플롭의 출력을 제2플립플롭의 출력의 폴링에지에 동기하여 입력하는 래치과정과;A latch process of inputting the output of the first flip-flop in synchronization with the polling edge of the output of the second flip-flop; 상기 래치부가 상기 제2플립플롭의 폴링에지에 동작하여 인에이블 시점이 지연되도록 상기 제2플립플롭의 출력을 전달하는 과정과;Transferring the output of the second flip-flop so that the latch unit operates on a falling edge of the second flip-flop to delay an enable time; 상기 제3플립플롭의 출력과 선택신호의 출력을 조합하는 과정과;Combining the output of the third flip-flop with the output of the selection signal; 상기 래치부의 출력을 상기 논리부의 출력에 응답하여 출력하는 과정을 구비함을 특징으로하는 패킷 명령어 구동형 메모리의 어드레스 발생방법.And outputting the output of the latch unit in response to the output of the logic unit. 제5항에 있어서, 상기 인에이블시점 지연과정이 상기 제2플립플롭의 출력을 입력하여 상기 래치부로 공급하는 인버터에 의해 구동됨을 특징으로 하는 패킷명령어 구동형 메모리의 어드레스 발생방법.6. The method of claim 5, wherein the enable time delay process is driven by an inverter that inputs an output of the second flip-flop and supplies the output to the latch unit. 제5항 또는 제6항에 있어서, 상기 제1생성과정이 네가티브플립플롭에 의해 구동되고, 상기 제2 및 제3생성과정이 포지티브 플립플롭에 의해 구동됨을 특징으로 하는 패킷명령어 구동형 메모리의 어드레스발생방법.7. The address of claim 5 or 6, wherein the first generation process is driven by a negative flip flop, and the second and third generation processes are driven by a positive flip flop. How it occurs.
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