KR20050076117A

KR20050076117A - Data synchronization circuit

Info

Publication number: KR20050076117A
Application number: KR1020040003929A
Authority: KR
Inventors: 정상규
Original assignee: 삼성전자주식회사
Priority date: 2004-01-19
Filing date: 2004-01-19
Publication date: 2005-07-26

Abstract

클럭 신호를 사용하지 않고 데이터를 전송하는 쪽으로부터 스트로브 신호 및 데이터 신호를 받아들여서 데이터 신호를 처리하는 비동기 시스템에서, 스트로브 신호의 주파수가 빨라지더라도 내부 클럭 신호의 주파수를 높이지 않아도 되는 데이터 동기화 회로가 제공된다. 내부 클럭 신호의 주파수가 상승하지 않으므로, 전류 소모가 증가되지 않고, 임계 경로도 발생하지 않는다.In an asynchronous system that receives a strobe signal and a data signal from a data transmission side without using a clock signal and processes the data signal, a data synchronization circuit that does not need to increase the frequency of the internal clock signal even if the frequency of the strobe signal is increased. Is provided. Since the frequency of the internal clock signal does not rise, current consumption does not increase and no critical path occurs.

Description

Data Synchronization Circuit {DATA SYNCHRONIZATION CIRCUIT}

본 발명은 비동기 시스템에 관한 것으로, 좀 더 구체적으로는 수신된 스트로브 신호에 데이터를 동기시키는 회로에 관한 것이다.The present invention relates to an asynchronous system, and more particularly to circuitry for synchronizing data to a received strobe signal.

비동기 시스템은 클럭 신호를 사용하지 않고 데이터를 전송하는 쪽으로부터 스트로브 신호 및 데이터 신호를 받아들여서 데이터 신호를 처리한다. 데이터를 정확하게 수신하기 위해서는 수신된 스트로브 신호에 데이터 신호를 동기시켜야만 한다.The asynchronous system processes the data signal by receiving the strobe signal and the data signal from the data transmission side without using the clock signal. In order to receive data correctly, the data signal must be synchronized with the received strobe signal.

도 1은 비동기 시스템에 구비되는 데이터 동기 회로의 일 예를 보여주고 있다. 도 1을 참조하면, 데이터 동기 회로는 데이터 입력부(100), 쓰기 허용 신호 발생기(110) 그리고 레지스터(120)를 포함한다. 데이터 입력부(100)는 펄스 생성기(101) 및 레지스터(102)로 구성된다.1 shows an example of a data synchronization circuit provided in an asynchronous system. Referring to FIG. 1, the data synchronization circuit includes a data input unit 100, a write permission signal generator 110, and a register 120. The data input unit 100 is composed of a pulse generator 101 and a register 102.

도 2는 도 1에 도시된 데이터 동기 회로에서 사용되는 신호들의 타이밍 도이다. 펄스 생성기(101)는 입력된 스트로브 신호(S)보다 주파수가 2배 빠른 펄스 신호(CP)를 생성한다. 레지스터(102)는 펄스 신호(CP)에 동기해서 입력 데이터(DI)를 래치한다. 그러므로, 레지스터(102)는 비동기 스트로브 신호(S)의 라이징 에지(rising edge)와 폴링 에지(falling edge)에 입력 데이터(DI)를 래치한다.FIG. 2 is a timing diagram of signals used in the data synchronization circuit shown in FIG. 1. The pulse generator 101 generates a pulse signal CP that is twice as fast as the input strobe signal S. The register 102 latches the input data DI in synchronization with the pulse signal CP. Therefore, the register 102 latches the input data DI on the rising edge and the falling edge of the asynchronous strobe signal S.

쓰기 허용 신호 발생기(110)는 펄스 신호(CP)를 내부 동기 클럭 신호(INT_CLK)에 동기시켜서 쓰기 허용 신호(WE)를 발생한다. 레지스터(120)는 쓰기 허용 신호 발생기(110)로부터의 쓰기 허용 신호(WE)에 동기해서 레지스터(102)에 저장된 데이터(DQ)를 래치한다.The write permission signal generator 110 generates the write permission signal WE by synchronizing the pulse signal CP with the internal synchronization clock signal INT_CLK. The register 120 latches the data DQ stored in the register 102 in synchronization with the write permission signal WE from the write permission signal generator 110.

이 때 내부 클럭 신호(INT_CLK))의 주파수는 비동기 펄스 신호(CP)의 주파수보다 최소 2배이상 빨라야 한다. 만일 외부로부터 입력된 스트로브 신호(S)의 주파수가 빨라지면 내부 클럭 신호(INT_CLK)의 주파수도 빨라져야 한다. 이는 반도체 칩 내부의 동작 소비 전류를 증가시키고, 임계 경로(critical path)를 유발한다.At this time, the frequency of the internal clock signal INT_CLK) should be at least two times faster than the frequency of the asynchronous pulse signal CP. If the frequency of the strobe signal S input from the outside is faster, the frequency of the internal clock signal INT_CLK should be faster. This increases the operating current consumption inside the semiconductor chip and causes a critical path.

따라서 본 발명의 목적은 외부로부터 입력되는 비동기 스트로브 신호의 주파수가 빨라지더라도 느린 주파수의 내부 동기 클럭 신호를 사용하여 비동기 데이터를 동기시킬 수 있는 데이터 동기화 회로를 제공하는데 있다.Accordingly, an object of the present invention is to provide a data synchronization circuit capable of synchronizing asynchronous data using an internal synchronous clock signal of a slow frequency even if the frequency of an asynchronous strobe signal input from the outside becomes faster.

(구성)(Configuration)

상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 데이터 동기화 회로는, 일련의 데이터 입력 신호와 스트로브 신호를 받아들이고, 상기 스트로브 신호에 동기해서 상기 데이터 입력 신호의 일군인 제 1 데이터 신호와 상기 데이터 입력 신호의 타군인 제 2 데이터 신호를 출력하는 데이터 입력부; 그리고 쓰기 허용 신호에 동기해서 상기 제 1 및 제 2 데이터 신호들을 각각 래치하는 제 1 및 제 2 레지스터들을 포함한다.According to one aspect of the present invention for achieving the above object, a data synchronization circuit receives a series of data input signals and a strobe signal, and is a first data signal that is a group of the data input signals in synchronization with the strobe signal. And a data input unit configured to output a second data signal which is another group of the data input signal. And first and second registers for latching the first and second data signals, respectively, in synchronization with a write permission signal.

바람직한 실시예에 있어서, 상기 데이터 입력부는, 상기 스트로브 신호의 제 1 천이 에지에 상기 데이터 입력 신호를 래치하는 제 3 레지스터와; 상기 스트로브 신호의 제 2 천이 에지에 제 3 레지스터에 래치된 데이터 신호를 상기 제 1 데이터 신호로서 래치하는 제 4 레지스터; 및 상기 스트로브 신호의 상기 제 2 천이 에지에 상기 데이터 입력 신호를 상기 제 2 데이터 신호로서 래치하는 제 5 레지스터를 더 포함한다.In a preferred embodiment, the data input unit comprises: a third register for latching the data input signal at a first transition edge of the strobe signal; A fourth register for latching, as the first data signal, a data signal latched in a third register at a second transition edge of the strobe signal; And a fifth register for latching the data input signal as the second data signal at the second transition edge of the strobe signal.

바람직한 실시예에 있어서, 상기 데이터 입력부는, 상기 스트로브 신호의 천이 에지에 단펄스 신호를 발생하는 펄스 생성기를 더 포함한다.In a preferred embodiment, the data input unit further comprises a pulse generator for generating a short pulse signal on the transition edge of the strobe signal.

이 실시예에 있어서, 상기 단펄스 신호와 내부 클럭 신호에 동기해서 상기 쓰기 허용 신호를 발생하는 쓰기 허용 신호 발생기를 더 포함한다.In this embodiment, the apparatus further includes a write permission signal generator for generating the write permission signal in synchronization with the short pulse signal and an internal clock signal.

본 발명의 다른 특징에 의하면, 스트로브 신호를 받아들이고, 상기 스트로브 신호의 천이 에지마다 단펄스 신호를 발생하는 펄스 발생기와; 상기 단펄스 신호에 동기해서 토글링 신호를 출력하는 플립플롭과; 상기 토글링 신호의 반전된 신호와 상기 단펄스 신호를 조합하는 제 1 AND 게이트와; 상기 제 1 AND 게이트의 출력에 동기해서 데이터 입력 신호를 래치하는 제 1 레지스터와; 상기 단펄스 발생기로부터의 상기 단펄스 신호와 상기 플립플롭으로부터의 상기 토글링 신호를 조합하는 제 2 AND 게이트와; 상기 제 2 AND 게이트의 출력에 동기해서 상기 제 1 레지스터의 출력을 제 1 데이터 신호로서 래치하는 제 2 레지스터와; 상기 제 2 AND 게이트의 출력에 동기해서 상기 데이터 입력 신호를 제 2 데이터 신호로서 래치하는 제 3 레지스터와; 상기 단펄스 발생기로부터의 상기 단펄스 신호와 내부 클럭 신호를 받아들이고, 쓰기 허용 신호를 발생하는 쓰기 허용 신호 발생기와; 상기 쓰기 허용 신호에 동기해서 상기 제 2 레지스터에 래치된 상기 제 1 데이터 신호를 래치하는 제 4 레지스터; 그리고 상기 쓰기 허용 신호에 동기해서 상기 제 3 레지스터에 래치된 상기 제 2 데이터 신호를 래치하는 제 5 레지스터를 포함한다.According to another aspect of the invention, a pulse generator for receiving a strobe signal and generating a short pulse signal for each transition edge of the strobe signal; A flip-flop for outputting a toggle signal in synchronization with the short pulse signal; A first AND gate for combining the inverted signal of the toggling signal and the short pulse signal; A first register configured to latch a data input signal in synchronization with an output of the first AND gate; A second AND gate for combining the short pulse signal from the short pulse generator and the toggle signal from the flip-flop; A second register which latches an output of the first register as a first data signal in synchronization with an output of the second AND gate; A third register for latching the data input signal as a second data signal in synchronization with the output of the second AND gate; A write permission signal generator which receives the short pulse signal and the internal clock signal from the short pulse generator and generates a write permission signal; A fourth register configured to latch the first data signal latched in the second register in synchronization with the write permission signal; And a fifth register for latching the second data signal latched in the third register in synchronization with the write permission signal.

(실시예)(Example)

이하 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명의 바람직한 실시예에 따른 데이터 동기화 회로를 보여주고 있고, 도 4는 도 3에 도시된 데이터 동기화 회로에서 사용되는 신호들의 타이밍 도이다.3 shows a data synchronization circuit according to a preferred embodiment of the present invention, and FIG. 4 is a timing diagram of signals used in the data synchronization circuit shown in FIG.

데이터 동기화 회로는 데이터 입력부(300), 쓰기 허용 신호 발생기(310) 및 레지스터들(320, 330)을 포함한다. 데이터 입력부(300)는 펄스 생성기(301), 플립플롭(302), 레지스터들(303-305), 인버터(306) 그리고 앤드 게이트들(307, 308)을 포함한다.The data synchronization circuit includes a data input unit 300, a write permission signal generator 310, and registers 320 and 330. The data input unit 300 includes a pulse generator 301, a flip-flop 302, registers 303-305, an inverter 306, and end gates 307 and 308.

펄스 생성기(301)는 스트로브 신호(S)를 받아들이고, 스트로브 신호(S)의 천이 에지마다 단펄스 신호(CP)를 발생한다. 플립플롭(302)은 단펄스 신호(CP)에 동기되어 토클링 신호(Q)를 출력한다. 본 발명의 실시예에서는 플립플롭(302)의 출력단과 입력단 사이에 인버터(306)를 연결하여, 플립플롭(302)이 단펄스 신호(CP)에 동기된 토글링 신호(Q)를 발생하도록 하였다. 또한, 플립플롭(302)은 리셋 신호(/RESET)에 의해 리셋된다.The pulse generator 301 receives the strobe signal S and generates a short pulse signal CP for each transition edge of the strobe signal S. The flip-flop 302 outputs the toking signal Q in synchronization with the short pulse signal CP. In the embodiment of the present invention, the inverter 306 is connected between the output terminal and the input terminal of the flip-flop 302 so that the flip-flop 302 generates a toggle signal Q synchronized with the short pulse signal CP. . In addition, the flip-flop 302 is reset by the reset signal / RESET.

AND 게이트(307)는 단펄스 신호(CP)와 인버터(306)에 의해서 반전된 신호(/Q)를 받아들인다. 레지스터(303)는 앤드 게이트(307)로부터의 출력에 동기되어서 데이터 입력 신호(DI)를 래치한다.The AND gate 307 receives the short pulse signal CP and the signal / Q inverted by the inverter 306. The register 303 latches the data input signal DI in synchronization with the output from the AND gate 307.

AND 게이트(308)는 단펄스 신호(CP)와 플립플롭(302)으로부터의 토글링 신호(Q)를 받아들인다. 레지스터(304)는 AND 게이트(308)로부터의 출력에 동기되어서 레지스터(303)에 래치된 데이터 신호를 제 1 데이터 신호(DQ1)로서 래치한다. 레지스터(305)는 AND 게이트(308)로부터의 출력에 동기되어서 데이터 입력 신호(DI)를 제 2 데이터 신호(DQ2)로서 래치한다.The AND gate 308 accepts a short pulse signal CP and a toggle signal Q from the flip-flop 302. The register 304 latches the data signal latched in the register 303 as the first data signal DQ1 in synchronization with the output from the AND gate 308. The register 305 latches the data input signal DI as the second data signal DQ2 in synchronization with the output from the AND gate 308.

쓰기 허용 신호 발생기(310)는 펄스 발생기(301)로부터의 단펄스 신호(CP)와 내부 클럭 신호(INT_CLK)를 받아들여서 쓰기 허용 신호(WE)를 발생한다. 레지스터(320)는 쓰기 허용 신호 발생기(310)로부터의 쓰기 허용 신호(WE)에 동기해서 레지스터(304)에 래치된 제 1 데이터 신호(DQ1)를 래치한다. 레지스터(330)는 쓰기 허용 신호 발생기9310)로부터의 쓰기 허용 신호(WE)에 동기해서 레지스터(305)에 래치된 제 2 데이터 신호(DQ2)를 래치한다.The write permission signal generator 310 receives the short pulse signal CP and the internal clock signal INT_CLK from the pulse generator 301 to generate the write permission signal WE. The register 320 latches the first data signal DQ1 latched in the register 304 in synchronization with the write permission signal WE from the write permission signal generator 310. The register 330 latches the second data signal DQ2 latched in the register 305 in synchronization with the write permission signal WE from the write permission signal generator 9310.

내부 클럭 신호(INT_CLK)의 주파수는 데이터 입력 신호(DI)의 주파수보다 2배 낮은 클럭 신호에 대해 2배 이상 빠르면 된다. 이와 같이 본 발명의 데이터 동기화 회로는 종래의 회로에 비해 내부 클럭 신호(INT_CLK)의 주파수를 낮게 설정할 수 있다. 따라서, 스트로브 신호(S)의 주파수가 빨라지더라도 내부 클럭 신호(INT_CLK)의 주파수를 높이지 않아도 되므로 전류 소모가 증가되지 않는다. 또한, 내부 클럭 신호(INT_CLK)의 주파수 상승에 따른 임계 경로도 발생하지 않는다.The frequency of the internal clock signal INT_CLK may be two times faster than the clock signal twice as low as the frequency of the data input signal DI. As described above, the data synchronization circuit of the present invention can set the frequency of the internal clock signal INT_CLK lower than that of the conventional circuit. Therefore, even if the frequency of the strobe signal S increases, the current consumption does not increase because the frequency of the internal clock signal INT_CLK does not have to be increased. In addition, the threshold path according to the frequency rise of the internal clock signal INT_CLK does not occur.

예시적인 바람직한 실시예를 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들이 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.While the invention has been described using exemplary preferred embodiments, it will be understood that the scope of the invention is not limited to the disclosed embodiments. Rather, the scope of the present invention is intended to include all of the various modifications and similar configurations. Accordingly, the claims should be construed as broadly as possible to cover all such modifications and similar constructions.

이와 같은 본 발명에 의하면, 스트로브 신호의 주파수가 빨라지더라도 내부 클럭 신호의 주파수를 높이지 않아도 되므로 전류 소모가 증가되지 않는다. 또한, 내부 클럭 신호의 주파수 상승에 따른 임계 경로도 발생하지 않는다. According to the present invention as described above, even if the frequency of the strobe signal is faster, since the frequency of the internal clock signal does not have to be increased, the current consumption is not increased. In addition, the threshold path according to the increase in the frequency of the internal clock signal does not occur.

도 1은 비동기 시스템에 구비되는 데이터 동기 회로의 일 예;1 is an example of a data synchronization circuit provided in an asynchronous system;

도 2는 도 1에 도시된 데이터 동기 회로에서 사용되는 신호들의 타이밍 도;2 is a timing diagram of signals used in the data synchronization circuit shown in FIG.

도 3은 본 발명의 바람직한 실시예에 따른 데이터 동기화 회로; 그리고3 is a data synchronization circuit according to a preferred embodiment of the present invention; And

도 4는 도 3에 도시된 데이터 동기화 회로에서 사용되는 신호들의 타이밍 도이다.4 is a timing diagram of signals used in the data synchronization circuit shown in FIG. 3.

*도면의 주요 부분에 대한 설명* Description of the main parts of the drawing

300 : 데이터 입력부 301 : 펄스 생성기300: data input unit 301: pulse generator

302 : 플립플롭 303, 304, 305, 330, 320 : 레지스터302: flip-flop 303, 304, 305, 330, 320: register

306 : 인버터 307, 308 : AND 게이트306: inverter 307, 308: AND gate

310 : 쓰기 허용 신호 발생기310: write permission signal generator

Claims

A data input unit which receives a series of data input signals and a strobe signal and outputs a first data signal which is a group of the data input signals and a second data signal which is a different group of the data input signals in synchronization with the strobe signal; And

And first and second registers for latching the first and second data signals, respectively, in synchronization with a write permission signal.

The method of claim 1,

The data input unit,

A third register for latching the data input signal at a first transition edge of the strobe signal;

A fourth register for latching, as the first data signal, a data signal latched in a third register at a second transition edge of the strobe signal; And

And a fifth register for latching the data input signal as the second data signal at the second transition edge of the strobe signal.

The method of claim 1,

The data input unit,

And a pulse generator for generating a short pulse signal at the transition edge of the strobe signal.

The method of claim 3, wherein

And a write permission signal generator configured to generate the write permission signal in synchronization with the short pulse signal and an internal clock signal.

A pulse generator which receives a strobe signal and generates a short pulse signal at each transition edge of the strobe signal;

A flip-flop that outputs a tocking signal in synchronization with the short pulse signal;

A first AND gate for combining the inverted signal of the toggling signal and the short pulse signal;

A first register configured to latch a data input signal in synchronization with an output of the first AND gate;

A second AND gate for combining the short pulse signal from the short pulse generator and the toggle signal from the flip-flop;

A second register which latches an output of the first register as a first data signal in synchronization with an output of the second AND gate;

A third register for latching the data input signal as a second data signal in synchronization with the output of the second AND gate;

A write permission signal generator which receives the short pulse signal and the internal clock signal from the short pulse generator and generates a write permission signal;

A fourth register configured to latch the first data signal latched in the second register in synchronization with the write permission signal; And

And a fifth register configured to latch the second data signal latched in the third register in synchronization with the write permission signal.