KR20000060737A - VLSI Emulator Using Processors and Reconfigurable Chips - Google Patents
VLSI Emulator Using Processors and Reconfigurable Chips Download PDFInfo
- Publication number
- KR20000060737A KR20000060737A KR1019990009307A KR19990009307A KR20000060737A KR 20000060737 A KR20000060737 A KR 20000060737A KR 1019990009307 A KR1019990009307 A KR 1019990009307A KR 19990009307 A KR19990009307 A KR 19990009307A KR 20000060737 A KR20000060737 A KR 20000060737A
- Authority
- KR
- South Korea
- Prior art keywords
- external interface
- processing engine
- emulator
- signal generator
- integrated circuit
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/455—Emulation; Interpretation; Software simulation, e.g. virtualisation or emulation of application or operating system execution engines
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
- G06F30/3308—Design verification, e.g. functional simulation or model checking using simulation
- G06F30/331—Design verification, e.g. functional simulation or model checking using simulation with hardware acceleration, e.g. by using field programmable gate array [FPGA] or emulation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
Description
본 발명은 집적회로를 에뮬레이션하여 검증할 수 있도록 한 장치에 관한 것으로서, 보다 상세하게는 집적회로 설계를 칩으로 제작하기 전에 에뮬레이션하여 칩이 장착되어 수행될 시스템(이하 목표 시스템)과 함께 검증할 수 있도록 하는 프로세서와 재설정가능 칩을 사용한 집적회로 에뮬레이터에 관한 것이다.The present invention relates to an apparatus for emulating and verifying an integrated circuit. More particularly, the present invention relates to a system in which an integrated circuit design is emulated to be mounted and performed before the integrated circuit design is manufactured into a chip (hereinafter, referred to as a target system). The present invention relates to an integrated circuit emulator using a processor and a resettable chip.
일반적으로, 집적회로 설계를 칩으로 제작하기 까지 걸리는 시간이 길고, 그 비용이 높기 때문에 칩으로 제작되기 전인 설계 단계에서 모든 오류를 제거하는 것이 바람직하다. 또한 집적회로의 구조가 점점 복잡해지고 칩이 장착될 시스템도 복잡해 짐에 따라 오류가 발생할 확률이 높아지기 때문에, 목표 시스템과 함께 설계를 미리 검증하는 에뮬레이션이 필수적이다.In general, it is desirable to eliminate all errors in the design phase prior to fabrication of the chip because of the long time and high cost to manufacture the integrated circuit design on the chip. In addition, as the structure of integrated circuits becomes more complex and the systems on which the chips will be installed become more complex, there is an increased likelihood of error, so emulation to pre-verify the design with the target system is essential.
한편, 종래의 에뮬레이터는 재설정가능 칩(FPGA : Field Programmable Gate Array)들을 재설정가능 네트웍으로 연결한 것으로, 게이트 레벨의 논리 회로를 에뮬레이션 한다. 이러한 에뮬레이터는 설계가 상당히 진행된 후반 단계에서의 설계만을 검증 할 수 있다. 따라서 디자인의 초기 단계에서의 검증을 할 수 없다는 문제점을 갖고 있다.On the other hand, the conventional emulator is connected to the resettable chip (FPGA: Field Programmable Gate Array) in a resettable network, and emulates a gate-level logic circuit. Such an emulator can only verify the design in the later stages of the design. Therefore, there is a problem in that verification at the initial stage of the design cannot be performed.
다른 한편, Watkins의 미국 특허 제4901259호의 ASIC 에뮬레이터(Emulator)에서는, 집적회로 전체의 소프트웨어 모델을 호스트 컴퓨터에서 수행하고, 모델의 수행 시 발생되는 핀 신호의 값을 ASIC 에뮬레이터 시스템이 전기적 신호로 바꾸어 소켓으로 내보낸다. 호스트 컴퓨터와 ASIC 에뮬레이터 간의 통신은 각 핀에 요구되어 지는 핀 신호 값들의 집합으로 되어 있다. 이 방법은 다음의 이유들로 인하여 에뮬레이션 속도를 높이는데 문제가 있고 따라서 다양한 집적회로를 검증하는데 문제가 있다. 1) 호스트 컴퓨터가 외부 인터페이스에 요구되는 핀신호 생성을 포함한 모든 부분을 소프트웨어로 수행한다. 2) 일반적으로 컴퓨터의 I/O 포트를 이용한 통신은 프로세서의 성능에 비해 매우 느리다. 3) 호스트 컴퓨터와 ASIC 에뮬레이터가 케이블을 통하여 연결되므로 케이블의 전송 능력에 영향을 받는다. 또한 호스트 컴퓨터를 사용함으로 에뮬레이션에 직접적으로 필요하지 않은 부분이 포함되어 시스템이 커지게 된다.On the other hand, in the ASIC emulator of Watkins U.S. Pat.No.4901259, the software model of the entire integrated circuit is executed by the host computer, and the value of the pin signal generated when the model is executed is converted into an electrical signal by the ASIC emulator system. To export. Communication between the host computer and the ASIC emulator is a set of pin signal values required for each pin. This method is problematic in speeding up the emulation for the following reasons and thus in verifying various integrated circuits. 1) The host computer does all the work in software, including the pin signal generation required for the external interface. 2) In general, communication using the computer's I / O ports is very slow compared to the processor's performance. 3) Since the host computer and the ASIC emulator are connected via a cable, the transmission capacity of the cable is affected. The use of a host computer also increases the system size by including parts that are not directly needed for emulation.
따라서, 본 발명에서는 집적회로의 모델을 기능 부분과 외부 인터페이스 부분으로 분리하여, 기능부분의 수행은 하나 이상의 프로세서로 구현된 프로세싱 엔진이 담당하고 외부 인터페이스 부분은 재설정가능 회로를 이용한 외부 인터페이스 신호 생성기가 담당하여 실제 핀 신호를 만들게 하고, 이 둘 사이의 통신은 인터페이스 제어 패킷(명령어와 데이터로 구성)을 사용하여 이루어지고, 이 둘(프로세싱 엔진과 외부 인터페이스 신호 생성기)을 하나의 장치 안에 내장함으로써 에뮬레이션의 속도를 높여 효율적으로 다양한 속도를 요구하는 집적회로의 설계를 검증할수 있는 방안을 제시하고자 한다.Accordingly, in the present invention, the model of the integrated circuit is divided into a functional part and an external interface part, and the performance of the functional part is handled by a processing engine implemented by one or more processors, and the external interface signal generator uses a resettable circuit. Responsible for creating the actual pin signal, and the communication between the two is accomplished using interface control packets (consisting of instructions and data), emulated by embedding them (processing engine and external interface signal generator) into one device The purpose of this paper is to propose a method to efficiently verify the design of integrated circuits requiring various speeds.
본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로, 그 목적은 집적회로의 소프트웨어 모델을 프로세서에 기반한 프로세싱 엔진과 재설정가능 칩을 이용한 외부 인터페이스 신호 생성기를 이용하여 에뮬레이션하므로 디자인 후반 단계 뿐만 아니라 디자인의 초기 단계에서의 설계도 자유로이 검증할 수 있는 프로세서와 재설정가능 칩을 사용한 집적회로 에뮬레이터를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and its purpose is to emulate a software model of an integrated circuit using a processor-based processing engine and an external interface signal generator using a reconfigurable chip. An early stage design is to provide an integrated circuit emulator with a processor and a resettable chip that can be freely verified.
본 발명의 또 다른 목적은 집적회로의 기능 부분은 프로세서 기반 프로세싱 엔진이 담당하고 외부 인터페이스 부분은 재설정가능 회로들을 이용하고, 둘간의 통신을 인터페이스 제어 패킷을 사용하고, 이 둘을 하나의 장치에 통합함으로 전체 에뮬레이션 속도를 높이고 좀 더 빠르고 정확한 핀 신호를 생성할 수 있도록 하는데 있다.Another object of the invention is that the functional part of the integrated circuit is taken care of by the processor-based processing engine and the external interface part uses reconfigurable circuits, the communication between the two uses interface control packets, and the two are integrated into one device. This speeds up the overall emulation and allows for faster and more accurate pin signal generation.
도 1은 본 발명에 따른 시스템의 구성과 사용 예를 도시하는 도면BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a diagram showing a configuration and an example of use of a system according to the present invention
도 2는 프로세서 기반 프로세싱 엔진의 구현 예를 도시하는 도면2 illustrates an example implementation of a processor-based processing engine.
도 3는 외부 인터페이스 신호 생성기의 구현 예를 도시하는 도면3 illustrates an example of implementation of an external interface signal generator;
＜도면의 주요 부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>
1 : 모니터링/제어포트 2,11 : 에뮬레이터1: Monitoring / Control Port 2,11: Emulator
3 : 프로세싱 엔진 4 : 외부 인터페이스 신호 생성기3: processing engine 4: external interface signal generator
5 : 인터페이스 제어 패킷 채널 6,8 : 소켓5: interface control packet channel 6, 8: socket
7 : 집적회로 칩 9 : 목표 시스템7: integrated circuit chip 9: target system
10 : 모니터링/제어 컴퓨터 12 : 하나 이상의 프로세서10: monitoring / control computer 12: one or more processors
13 : 하나 이상의 메모리 14 : 제어기13: one or more memories 14: controller
15 : 버퍼 16 : 핀신호 생성 회로15 buffer 16 pin signal generation circuit
상기와 같은 목적을 달성하기 위한 본 발명에 따른 프로세서와 재설정가능 칩을 사용한 집적회로 에뮬레이터는 검증하려는 집적회로의 기능부분의 소프트웨어 모델을 수행하는 하나 이상의 프로세서와, 소프트웨어 모델과 모니터링 코드를 저장하고 있는 하나 이상의 롬(ROM)과/혹은 램(RAM)으로 구성된 메모리와, 상기 프로세서와 메모리간을 연결하는 채널로 이루어진 프로세싱 엔진과; 집적회로의 외부 인터페이스 모델을 수행하는 하나 이상의 재설정가능 소자로 구성된 핀 신호 생성회로와, 상기 프로세싱 엔진과 핀 신호 생성회로 간의 속도차의 완충과 동기화를 위한 버퍼 및 제어기로 이루어진 외부 인터페이스 신호 생성기와; 상기 프로세싱 엔진과 외부 인터페이스 신호 생성기간의 인터페이스 제어 패킷의 통신을 위한 채널과; 상기 외부 인터페이스 신호 생성기와, 상기 검증하려는 집적회로가 구비된 목표 시스템간의 연결을 위한 소켓을 포함하는 것을 특징으로 한다.An integrated circuit emulator using a processor and a resettable chip according to the present invention for achieving the above object includes one or more processors for performing a software model of a functional part of an integrated circuit to be verified, a software model and monitoring code. A processing engine comprising a memory composed of at least one ROM and / or a RAM, and a channel connecting the processor and the memory; An external interface signal generator comprising a pin signal generation circuit comprising one or more resettable elements for performing an external interface model of an integrated circuit, a buffer and a controller for buffering and synchronizing a speed difference between the processing engine and the pin signal generation circuit; A channel for communication of an interface control packet of an external interface signal generation period with the processing engine; And a socket for connection between the external interface signal generator and a target system equipped with the integrated circuit to be verified.
본 발명의 상술한 목적과 여러 가지 장점은 이 기술 분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 후술되는 발명의 바람직한 실시예로부터 더욱 명확하게 될 것이다.The above objects and various advantages of the present invention will become more apparent from the preferred embodiments of the invention described below with reference to the accompanying drawings by those skilled in the art.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 실시 예에 따른 에뮬레이터 시스템(이하 에뮬레이터)과 그 주변 시스템을 설명하기 위한 도면이다.1 is a diagram illustrating an emulator system (hereinafter, referred to as an emulator) and a peripheral system according to an exemplary embodiment of the present invention.
검증하려는 집적회로의 모델은 기능을 기술한 소프트웨어 모델과 외부 인터페이스 모델로 나뉘어 진다.The integrated circuit model to be verified is divided into a software model describing the function and an external interface model.
동 도면에 있어서, 에뮬레이터(2)는 기능을 기술한 소프트웨어 모델을 수행하는 하나 이상의 프로세서로 이루어진 프로세싱 엔진(3)과 외부 인터페이스 모델에 따라 외부와의 인터페이스를 담당하는 재설정가능 칩(예를들면, FPGA)으로 이루어진 외부 인터페이스 신호 생성기(4)를 포함하고 있다. 프로세싱 엔진(3)은 외부와의 인터페이스가 필요 시 이에 해당하는 인터페이스 제어 패킷을 외부 인터페이스 신호 생성기(4)로 채널(5)을 통해 보내고, 외부 인터페이스 신호 생성기(4)는 이를 해독하여 요구되어지는 것에 맞춰서 목표 시스템(9)으로 전기적인 신호를 보내거나, 목표 시스템(9)으로부터 전기적 신호를 읽어 들여 프로세싱 엔진(3)으로 전달한다.In the figure, the emulator 2 is a processing engine 3 consisting of one or more processors that carry out a software model describing a function and a reconfigurable chip (e.g., And an external interface signal generator 4 composed of an FPGA. The processing engine 3 sends an interface control packet corresponding to the external interface signal to the external interface signal generator 4 through the channel 5 when the external interface is required, and the external interface signal generator 4 decodes the required interface control packet. According to this, an electrical signal is sent to the target system 9 or an electrical signal is read from the target system 9 and transmitted to the processing engine 3.
목표 시스템(9)에는 외부 인터페이스 신호 생성기(4)에서 만들어진 전기적인 핀 신호들이 연결되는 소켓(6)이 있어 목표 시스템(9) 내부의 다른 집적회로 칩들(7)이나, 또 다른 에뮬레이터(11)에 연결되어 있는 다른 소켓(8)들과 전기적으로 연결될 수 있다.The target system 9 has a socket 6 to which electrical pin signals made by the external interface signal generator 4 are connected, so that other integrated circuit chips 7 inside the target system 9 or another emulator 11 is provided. It may be electrically connected to other sockets 8 which are connected to it.
한편, 에뮬레이터(2)는 내부의 모니터링/제어 포트(1)를 통하여 외부의 모니터링/제어용 컴퓨터(10)와 연결되어 외부에서 에뮬레이션 상황을 관찰하거나 제어할 수 있으며, 모니터링/제어 포트(1)는 에뮬레이션의 시작전에 프로세싱 엔진(3)으로 소프트웨어 모델을 다운로드(down-load) 하거나 외부 인터페이스 신호 생성기(4) 내부의 재설정가능 칩을 재설정 하는데 사용된다.On the other hand, the emulator 2 is connected to the external monitoring / control computer 10 through the internal monitoring / control port (1) to observe or control the emulation situation from the outside, the monitoring / control port (1) It is used to down-load the software model into the processing engine 3 or to reset the resettable chip inside the external interface signal generator 4 before the emulation begins.
도 2는 프로세싱 엔진(3)의 실시 예를 설명하기 위한 도면이다.2 is a diagram for describing an embodiment of the processing engine 3.
기능을 기술한 소프트웨어 모델은 프로세싱 엔진(3)내의 프로세서(12)가 수행할 수 있는 형태로 변환(컴파일)되어 모니터링을 위한 코드와 함께 메모리(13)에 저장되고, 프로세서(12)는 메모리(13)에 있는 소프트웨어 모델을 수행한다. 이때 소프트웨어 모델은 복수개의 블록으로 나누어져 복수개의 프로세서와 복수개의 메모리에서 수행될 수 있다. 이 경우 복수개의 프로세서간의 통신을 위한 통신 채널이 존재한다. 메모리(13)는 롬(ROM)과/혹은 램(RAM)으로 구성되어 있으며 수행할 코드를 미리 가지고 있거나 모니터링/제어 포트(1)를 통해 받을 수 있다. 기능을 기술한 소프트웨어 모델이 목표 시스템(9)내의 값을 읽거나 목표 시스템에 값을 쓰려고 할 때 프로세서(12)는 이에 대한 인터페이스 제어 패킷을 외부 인터페이스 신호 생성기(4)에 채널(5)을 통해 보내준다. 목표 시스템(9)에 자료를 쓰는 경우에는 인터페이스 제어 패킷은 쓰기 명령, 어드레스, 그리고 쓰려는 데이터로 구성되며, 목표 시스템(9)내의 자료를 읽는 경우에는 인터페이스 제어 패킷은 읽기 명령과 어드레스로 구성되어 보내지고 후에 외부 인터페이스 신호 생성기(4)가 목표 시스템(9)의 자료를 읽은 것이 확인한 후에, 결과 값을 가져오는 인터페이스 제어 패킷을 보내어 그 값을 읽어 온다. 에뮬레이션 상태는 사용자가 모니터링/제어 컴퓨터(10)에서 모니터링/제어 포트(1)를 통해 보내는 명령에 의해 제어되거나 모니터링 된다.The software model describing the function is converted (compiled) into a form that the processor 12 in the processing engine 3 can perform and stored in the memory 13 together with the code for monitoring, and the processor 12 stores the memory ( Run the software model in 13). In this case, the software model may be divided into a plurality of blocks and executed in a plurality of processors and a plurality of memories. In this case, there is a communication channel for communication between a plurality of processors. The memory 13 is composed of a ROM and / or RAM and has a code to be executed in advance or can be received through the monitoring / control port 1. When a software model describing a function attempts to read or write a value in the target system 9, the processor 12 sends an interface control packet for this via the channel 5 to the external interface signal generator 4; Send it. When writing data to the target system 9, the interface control packet consists of a write command, an address, and data to be written. When reading data in the target system 9, the interface control packet consists of a read command and an address. After sending and confirming that the external interface signal generator 4 has read the data of the target system 9, it sends an interface control packet to retrieve the result value and reads the value. The emulation state is controlled or monitored by commands sent by the user via the monitoring / control port 1 from the monitoring / control computer 10.
도 3은 외부 인터페이스 신호 생성기(4)의 실시 예를 설명하기 위한 도면이다. 프로세싱 엔진(3)으로부터 채널(5)을 통해 넘어온 인터페이스 제어 패킷은 제어기(14)를 통해서 버퍼(15)에 저장된다. 패킷의 명령어와 데이터는 외부 인터페이스 모델에 따라 미리 구성되어진 재설정가능 칩에 기반한 핀 신호 생성회로(16)에 의해 해당하는 핀 신호들의 절차(sequence)로 만들어 져서 소켓(6)으로 보내진다. 핀 신호 생성회로(16) 내의 재설정가능 칩의 재설정은 에뮬레이션의 시작 전에 프로세싱 엔진(3)내의 메모리(13)의 ROM, 혹은 재설정 전용 ROM/RAM에 저장되어 있는 값에 의해 이루어지거나 혹은 모니터링/제어 포트(1)에 의해 다운로드 되어 이루어 진다.3 is a diagram for describing an embodiment of the external interface signal generator 4. The interface control packet passed over the channel 5 from the processing engine 3 is stored in the buffer 15 via the controller 14. The instructions and data of the packet are made into a sequence of the corresponding pin signals by the pin signal generation circuit 16 based on the reconfigurable chip which is preconfigured according to the external interface model and sent to the socket 6. The reset of the resettable chip in the pin signal generation circuit 16 is accomplished by a value stored in the ROM of the memory 13 in the processing engine 3, or in a reset dedicated ROM / RAM, prior to the start of the emulation or monitored / controlled. It is downloaded by port (1).
읽기의 경우에는 소켓(6)으로부터 읽혀진 값을 버퍼(15)에 저장한 후 이 상태를 프로세싱 엔진(3)에 알린다. 그러면 후에 프로세싱 엔진(3)은 저장되어 있는 값을 가져간다. 버퍼(15)는 프로세싱 엔진(3)과 핀 신호 생성 회로(16)와의 속도차를 완충하고 동기화 시키는 역할을 한다. 쓰기의 경우 버퍼(15)에 있는 데이터를 핀 신호 생성 회로(16)가 명령어에 따라 전기적인 신호로 바꾸어 소켓(6)으로 보내준다.In the case of reading, the value read from the socket 6 is stored in the buffer 15 and then the processing engine 3 is informed of this state. The processing engine 3 then takes the stored value. The buffer 15 buffers and synchronizes the speed difference between the processing engine 3 and the pin signal generation circuit 16. In the case of writing, the pin signal generation circuit 16 converts the data in the buffer 15 into an electrical signal according to the instruction and sends the data to the socket 6.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 않는 범위에서 다양한 변경 및 수정 실시가 가능함을 알 수 있을 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the spirit of the present invention.
이상 설명한 바와 같이 본 발명에 따르면, 디자인 후기의 설계 뿐만 아니라 디자인 초기의 설계도 에뮬레이션이 가능하기 때문에, 집적회로 설계 초기에 기능 부분과 외부 인터페이스를 검증할 수 있으며, 이에 따라 응용 시스템 개발 시간을 단축할 수 있는 효과가 있다.As described above, according to the present invention, not only the design of the late design but also the design of the early design can be emulated, so that the functional part and the external interface can be verified at the beginning of the integrated circuit design, thereby reducing the application system development time. It can be effective.
Claims (2)
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990009307A KR100306596B1 (en) | 1999-03-19 | 1999-03-19 | VLSI Emulator Using Processors and Reconfigurable Chips |
| EP00911468A EP1080410A1 (en) | 1999-03-19 | 2000-03-17 | Vlsi emulator comprising processors and reconfigurable circuits |
| AU33336/00A AU3333600A (en) | 1999-03-19 | 2000-03-17 | Vlsi emulator comprising processors and reconfigurable circuits |
| PCT/KR2000/000229 WO2000057273A1 (en) | 1999-03-19 | 2000-03-17 | Vlsi emulator comprising processors and reconfigurable circuits |
| JP2000077517A JP3504572B2 (en) | 1999-03-19 | 2000-03-21 | Logic circuit emulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990009307A KR100306596B1 (en) | 1999-03-19 | 1999-03-19 | VLSI Emulator Using Processors and Reconfigurable Chips |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000060737A true KR20000060737A (en) | 2000-10-16 |
| KR100306596B1 KR100306596B1 (en) | 2001-09-29 |
Family
ID=19577022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990009307A KR100306596B1 (en) | 1999-03-19 | 1999-03-19 | VLSI Emulator Using Processors and Reconfigurable Chips |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP1080410A1 (en) |
| JP (1) | JP3504572B2 (en) |
| KR (1) | KR100306596B1 (en) |
| AU (1) | AU3333600A (en) |
| WO (1) | WO2000057273A1 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100392569B1 (en) * | 2000-10-28 | 2003-07-23 | (주)다이나릿시스템 | Apparatus for emulating a logic function of a semiconductor chip and method thereof |
| KR100426304B1 (en) * | 2001-09-17 | 2004-04-08 | 한국전자통신연구원 | Smart card emulator and emulation method thereof |
| KR100427029B1 (en) * | 2001-12-29 | 2004-04-14 | 주식회사 하이닉스반도체 | Intergrated Circuit Design Verification Method |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1452968A4 (en) * | 2001-11-30 | 2010-03-03 | Fujitsu Ten Ltd | Microcomputer logic developing apparatus |
| JP2004234530A (en) | 2003-01-31 | 2004-08-19 | Fujitsu Ten Ltd | Logic development apparatus for microcomputer |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5329470A (en) * | 1988-12-02 | 1994-07-12 | Quickturn Systems, Inc. | Reconfigurable hardware emulation system |
| US5109353A (en) * | 1988-12-02 | 1992-04-28 | Quickturn Systems, Incorporated | Apparatus for emulation of electronic hardware system |
| US5355528A (en) * | 1992-10-13 | 1994-10-11 | The Regents Of The University Of California | Reprogrammable CNN and supercomputer |
| US5479355A (en) * | 1993-09-14 | 1995-12-26 | Hyduke; Stanley M. | System and method for a closed loop operation of schematic designs with electrical hardware |
| US5546562A (en) * | 1995-02-28 | 1996-08-13 | Patel; Chandresh | Method and apparatus to emulate VLSI circuits within a logic simulator |
| US5638531A (en) * | 1995-06-07 | 1997-06-10 | International Business Machines Corporation | Multiprocessor integrated circuit with video refresh logic employing instruction/data caching and associated timing synchronization |
| US5838948A (en) * | 1995-12-01 | 1998-11-17 | Eagle Design Automation, Inc. | System and method for simulation of computer systems combining hardware and software interaction |
| US5841967A (en) * | 1996-10-17 | 1998-11-24 | Quickturn Design Systems, Inc. | Method and apparatus for design verification using emulation and simulation |
-
1999
- 1999-03-19 KR KR1019990009307A patent/KR100306596B1/en not_active IP Right Cessation
-
2000
- 2000-03-17 AU AU33336/00A patent/AU3333600A/en not_active Abandoned
- 2000-03-17 EP EP00911468A patent/EP1080410A1/en not_active Withdrawn
- 2000-03-17 WO PCT/KR2000/000229 patent/WO2000057273A1/en not_active Application Discontinuation
- 2000-03-21 JP JP2000077517A patent/JP3504572B2/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100392569B1 (en) * | 2000-10-28 | 2003-07-23 | (주)다이나릿시스템 | Apparatus for emulating a logic function of a semiconductor chip and method thereof |
| KR100426304B1 (en) * | 2001-09-17 | 2004-04-08 | 한국전자통신연구원 | Smart card emulator and emulation method thereof |
| KR100427029B1 (en) * | 2001-12-29 | 2004-04-14 | 주식회사 하이닉스반도체 | Intergrated Circuit Design Verification Method |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1080410A1 (en) | 2001-03-07 |
| WO2000057273A1 (en) | 2000-09-28 |
| JP2000298596A (en) | 2000-10-24 |
| JP3504572B2 (en) | 2004-03-08 |
| AU3333600A (en) | 2000-10-09 |
| KR100306596B1 (en) | 2001-09-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN112543925B (en) | Unified address space for multiple hardware accelerators using dedicated low latency links | |
| EP0530247B1 (en) | In-circuit emulator | |
| US6434660B1 (en) | Emulating one tape protocol of flash memory to a different type protocol of flash memory | |
| EP1457901A2 (en) | System and method for simulating USB smart cards connected to USB host | |
| EP0165517A2 (en) | Emulator for non-fixed instruction set VLSI devices | |
| US5566303A (en) | Microcomputer with multiple CPU'S on a single chip with provision for testing and emulation of sub CPU's | |
| WO1996002039A1 (en) | Hardware design verification system and method | |
| JP2002259157A (en) | In-circuit emulation device, its chip designing method and in-circuit emulation system | |
| CN113270137B (en) | DDR2 testing method based on FPGA embedded soft core | |
| JP2007529813A (en) | PCI Express endpoint simulation circuit and downstream port for PCI Express switch | |
| CN102480467A (en) | SOC software and hardware collaborative simulation verification method based on network communication protocol | |
| US8160863B2 (en) | System and method for connecting a logic circuit simulation to a network | |
| CN117806892B (en) | Memory chip model test method, device, communication equipment and storage medium | |
| CN117785593A (en) | System and method for realizing xHCI drive based on UVM | |
| KR100306596B1 (en) | VLSI Emulator Using Processors and Reconfigurable Chips | |
| US5968137A (en) | Method of testing a protocol converter with the help of an identical converter and deactivating selection means for preventing asymmetry conversion | |
| KR100234699B1 (en) | Design device | |
| CN118569158B (en) | SATA host chip verification system | |
| CN220252843U (en) | Verification device for electronic fuse operation logic | |
| Badhe et al. | Accelerating functional verification of PCI express endpoint by emulating host system using PCI express core | |
| CN112987690B (en) | Espi controller verification system and method | |
| JPH10312307A (en) | Emulator for computer system | |
| CN114757134A (en) | File export method and system for FPGA prototype verification system | |
| JP2962498B2 (en) | In-circuit emulator | |
| JPH03235133A (en) | Microprocessor developing device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| N231 | Notification of change of applicant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110810 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20120809 Year of fee payment: 12 |
|
| LAPS | Lapse due to unpaid annual fee |