KR20000056798A - 고속 디지탈 통신용 펄스 정형 장치 - Google Patents

Abstract

고속 디지탈 통신용 펄스 정형 장치가 개시된다. 송신단에서 전송된 스트로브 및 데이타를 이용하여 수신단에서 사용될 클럭 신호를 생성하는 이 정형 장치는, 데이타와 스트로브를 배타적 논리합한 결과의 엣지를 검출하고, 검출된 결과를 세트 신호로서 출력하는 엣지 검출부와, 외부에서 가변되는 저항값을 갖는 가변 저항과, 가변 저항의 저항값에 상응하는 전류를 공급하는 전류 공급부와, 전류 공급부로부터 공급되는 전류에 바이어싱되어 세트 신호를 지연하고, 지연된 결과를 리셋 신호로서 출력하는 신호 지연부 및 세트 신호에 응답하여 세트되고 리셋 신호에 응답하여 리셋되며, 래치된 결과를 클럭 신호로서 출력하는 RS 래치을 구비하는 것을 특징으로 한다.

Description

고속 디지탈 통신용 펄스 정형 장치{Pulse shaper for high speed digital communication system}

본 발명은 신호 지연에 관한 것으로서, 특히, 고속 디지탈 통신 시스템의 수신단에서 사용될 수 있는 고속 디지탈 통신용 펄스 정형 장치에 관한 것이다.

예를 들어, IEEE1394와 같은 고속 직렬 버스 시스템 고속 디지탈 통신용으로 응용되며 일반적으로 400㎒의 데이타 전송율을 갖고, 차동 코딩(differential coding) 방식을 사용하며, 송신된 데이타 및 스트로브(STB:strobe)를 수신하여 배타적 논리합하고, 배타적 논리합한 결과를 이용하여 클럭 신호를 생성하며, 생성된 클럭 신호를 이용하여 데이타를 복원해 낸다. 만일, 400㎒로 데이타가 전송될 경우, 수신단에서 생성된 클럭 신호의 주파수는 200㎒가 되며, 그 클럭 신호의 상승 및 하강 엣지에서 각각 데이타를 복원한다.

전술한 클럭 신호는 이상적으로 50%의 듀티를 갖는다. 그러나, 송신단으로부터 수신단으로 데이타와 스트로브가 전송 도중에 선로와 선로간의 인터페이스를 거치면서 유기된 지터(jitter)와 후술되는 스큐(skew)로 인해 클럭 신호의 듀티는 최악의 경우 10% 미만이 될 수도 한다. 따라서, 클럭 신호를 복원할 때 사용되는 플립플롭의 셋 업/홀드 시간의 마진(margin)으로 인해 데이타를 복구할 수 없는 상황이 발생하며, 이를 방지하기 위해, 클럭 신호를 정형하는 펄스 정형 장치(pulse shaper)가 이용된다.

이 경우 사용되는 펄스 정형 장치의 가장 큰 목적은 원하는 듀티로 클럭 신호를 만들어주는 것이다. 예를 들어, 종래의 펄스 정형 장치는 IEEE1394에서와 같이 400Mbps의 고속으로 전송된 데이타를 이용하여 200㎒ 클럭 신호를 복구하기 위해 지연 셀인 인버터를 이용하여 클럭 신호의 듀티를 조정한다. 즉, 종래의 펄스 정형 장치는 데이타와 스트로브를 배타적 논리합한 결과의 상승 엣지에서 클럭 신호의 상승 엣지를 만들고 배타적 논리합한 결과를 지연하여 그의 하강 엣지를 만든다. 여기서, 지연 셀은 여러개의 인버터들을 직렬 연결하여 구현되는데, 단위 인버터의 지연시간이 0.1㎱라 할 경우, 2㎱의 지연을 위해서는 직렬로 연결된 20개의 인버터들이 마련되어야 한다.

결국, 전술한 종래의 파형 정형 장치에서 클럭 신호의 듀티를 조정하기 위해 사용되는 직렬 인버터들을 반도체로 구현할 경우, 공정, 온도 또는 전압등과 같은 여러가지 인자들로 인해 ±30%의 오차를 갖는 클럭 신호가 발생되는 문제점이 있었다.

본 발명이 이루고자 하는 기술적 과제는, 외부에서 저항값을 간단히 조정함으로써 원하는 대로 조정된 듀티를 갖는 클럭 신호를 발생 할 수 있는 고속 디지탈 통신용 펄스 정형 장치를 제공하는 데 있다.

도 1은 본 발명에 의한 고속 디지탈 통신용 펄스 정형 장치의 바람직한 일실시예의 회로도이다.

도 2 (a) ∼ (i)들은 도 1에 도시된 각 부의 파형도들을 나타낸다.

상기 과제를 이루기 위해, 송신단에서 전송된 스트로브 및 데이타를 이용하여 수신단에서 사용될 클럭 신호를 생성하는 본 발명에 의한 고속 디지탈 통신용 펄스 정형 장치는, 상기 데이타와 상기 스트로브를 배타적 논리합한 결과의 엣지를 검출하고, 검출된 결과를 세트 신호로서 출력하는 엣지 검출부와, 외부에서 가변되는 저항값을 갖는 가변 저항과, 상기 가변 저항의 저항값에 상응하는 전류를 공급하는 전류 공급부와, 상기 전류 공급부로부터 공급되는 전류에 바이어싱되어 상기 세트 신호를 지연하고, 지연된 결과를 리셋 신호로서 출력하는 신호 지연부 및 상기 세트 신호에 응답하여 세트되고 상기 리셋 신호에 응답하여 리셋되며, 래치된 결과를 상기 클럭 신호로서 출력하는 RS 래치로 구성되는 것이 바람직하다.

이하, 본 발명에 의한 고속 디지탈 통신용 펄스 정형 장치의 구성 및 동작을 첨부한 도면들을 참조하여 다음과 같이 설명한다.

도 1은 본 발명에 의한 고속 디지탈 통신용 펄스 정형 장치의 바람직한 일실시예의 회로도로서, 인버터들(10, 12 및 14)과 NAND 게이트(16)로 구성되는 엣지 검출부(5), 가변 저항(R), PMOS 트랜지스터들(MP1 및 MP2)로 구성되는 전류 공급부(20), PMOS 트랜지스터들(MP3, MP4, MP5, MP6, MP7 및 MP8)과 NMOS 트랜지스터들(MN1, MN2, MN3, MN4, MN5, MN6 및 MN7)로 구성되는 신호 지연부(22) 및 NAND 게이트들(30 및 32)로 구성되는 RS 래치(24)로 구성된다.

먼저, 송신단에서 전송된 스트로브 및 데이타는 수신단에서 배타적 논리합되고, 배타적 논리합한 결과는 데이타/스트로브 신호(DATA^STB)로서 도 1에 도시된 엣지 검출부(5)로 입력된다. 엣지 검출부(5)는 데이타/스트로브 신호(DATA^STB)의 엣지를 검출하고, 검출된 결과를 세트 신호(PULSE_A)로서 신호 지연부(22) 및 RS 래치(24)로 각각 출력한다. 이를 위해, 인버터(10)는 데이타/스트로브 신호(DATA^STB)를 반전하여 인버터(12)로 출력하고, 인버터(12)는 인버터(10)의 출력을 반전하여 인버터(14)로 출력하고, 인버터(14)는 인버터(12)의 출력을 반전하여 NAND 게이트(16)로 출력한다. NAND 게이트(16)는 인버터(14)의 출력과 데이타/스트로브 신호(DATA^STB)를 반전 논리곱하고, 반전 논리곱한 결과를 세트 신호(PULSE_A)로서 해당하는 부로 각각 출력한다.

한편, 그의 저항값이 외부에서 가변되는 가변 저항(R)이 트랜지스터(MP1)의 드레인과 기준 전위 사이에 마련되어 있다. 이 때, 전류 공급부(20)는 가변 저항(R)의 저항값에 상응하는 전류(Ir)를 신호 지연부(22)로 공급한다. 이를 위해, 전류 공급부(20)는 PMOS 트랜지스터들(MP1 및 MP2)로 구현된 전류 미러로 구성되어 있다.

신호 지연부(22)는 전류 공급부(20)로부터 공급되는 전류(Ir)에 바이어싱되어 세트 신호(PULSE_A)를 지연하고, 지연된 결과를 리셋 신호(PULSE_B)로서 RS 래치(24)로 출력한다. 이를 위해, 신호 지연부(22)는 소정수개의 인버터들로 구성될 수 있으며, 각 인버터는 네개의 MOS 트랜지스터들로 구성된다. 예를 들어, 세트 신호(PULSE_A)를 반전하는 인버터는 PMOS 트랜지스터들(MP3 및 MP4)과 NMOS 트랜지스터들(MN2 및 MN5)로 이루어져 있다. 신호 지연부(22)의 각 인버터는 전류 공급부(20)의 트랜지스터(MP1)와 전류 미러를 형성하는 트랜지스터(MP3, MP5, ... 또는 MP7)를 통해 바이어싱 전류를 상보형 MOS 트랜지스터로 공급하고, 각 인버터는 트랜지스터(MN1)와 또 다른 전류 미러를 형성하는 트랜지스터(MN2, MN3, ... 또는 MN4)를 통해 전류를 싱킹하는 구조로 되어 있다.

RS 래치(24)는 세트 신호(PULSE_A)에 응답하여 세트되고 리셋 신호(PULSE_B)에 응답하여 리셋되며, 래치된 결과를 클럭 신호(CLK)로서 출력한다. 이를 위해, RS 래치(24)의 NAND 게이트(32)는 클럭 신호(CLK)와 리셋 신호(PULSE_B)를 반전 논리곱하고, NAND 게이트(30)는 세트 신호(PULSE_A)와 NAND 게이트(32)의 출력을 반전 논리곱하고, 반전 논리곱한 결과를 클럭 신호(CLK)로서 출력한다. 따라서, RS 래치(24)는, 세트 신호(PULSE_A)에 응답하여 클럭 신호(CLK)의 상승 엣지를 만들고 리셋 신호(PULSE_B)에 응답하여 클럭 신호(CLK)의 하강 엣지를 만들 수 있다.

도 1에 도시된 본 발명에 의한 장치에서, 저항(R)의 값을 외부에서 조정하여 신호 지연부(22)에서 신호를 지연하는 원리는 다음과 같이 설명된다.

신호 지연부(22)에서의 지연은 주로 각 인버터의 출력과 다음 인버터의 입력 사이에 기생적으로 존재하는 커패시터에 의해 이루어지며, 각 인버터의 지연 시간은 기생 커패시터에 전하가 충전되는 시간에 해당한다. 그러므로, 다음 수학식 1과 같이 전류를 증가시키면 충전하는 시간이 줄어들 것이고, 반대로 전류를 감소시키면 충전하는 시간은 증가한다.

여기서, Q는 전하량을 나타내고, C는 기생 커패시터의 커패시턴스를 나타내고, V, I 및 T는 전압, 전류 및 지연 시간을 각각 나타낸다.

수학식 1로부터 기생 커패시터의 커패시턴스(C)와 인버터가 천이하는 임계 전압(V)은 소정값이므로, 전하량(Q)은 고정된 값이다. 따라서, 전류(I)와 시간(T)은 서로 반비례 관계에 있으므로, 전류를 증가시키면 지연 시간은 줄어들고 전류를 감소시키면 지연 시간은 증가한다.

이러한 원리를 응용하기 위해, 신호 지연부(22)의 인버터들 각각은 PMOS 트랜지스터(MP3, MP5, ... 또는 MP7) 및 NMOS 트랜지스터(MN2, MN3, ... 또는 MN4)를 상보형 모스 트랜지스터의 상/하에 직렬로 각각 더 마련하고 있다. 따라서, 각 인버터의 PMOS 트랜지스터(MP3, MP5, ... 또는 MP7)는 전류를 공급받고 NMOS 트랜지스터(MN2, MN3, ... 또는 MN4)는 전류를 싱킹(sinking)하며, 소싱 및 싱킹되는 전류는 가변 저항(R)에 의해 조정된다. 결국, 세트 신호(PULSE_A)를 지연하는 지연시간이 가변 저항(R)의 저항값에 의해 조정될 수 있음을 알 수 있다.

예를 들어, 원하는 지연 시간을 T_delay라 하고 외부 저항(R)에 흐르는 전류를 Ir이라 할 때, 실제적으로 지연 시간이 시간(Δt)만큼 늘어났다면 가변 저항(R)의 값을 Δr만큼 낮추어 줌으로써 전류를 Δi만큼 증가시킬 수 있으며, 늘어난 전류(Δi)는 신호 지연부(22)에 반영되어 수학식 1로부터 알 수 있듯이, 늘어난 지연 시간(Δt)을 감소시킬 수 있는 것이다.

도 2 (a) ∼ (i)들은 도 1에 도시된 각 부의 파형도들로서, 도 2 (a)는 정상적인 데이타의 파형도를 나타내고, 도 2 (b)는 정상적인 스트로브(strobe)의 파형도를 나타내고, 도 2 (c)는 도 2 (a) 및 (b)에 대한 데이타/스토로브 신호(DATA^STB)의 파형도를 나타내고, 도 2 (d)는 정상적인 데이타의 파형도를 나타내고, 도 2 (e)는 스큐(skew)가 존재하는 스트로브의 파형도를 나타내고, 도 2 (f)는 도 2 (d) 및 (e)에 대한 데이타/스트로브 신호의 파형도를 나타내고, 도 2 (g)는 세트 신호(PULSE_A)의 파형도를 나타내고, 도 2 (h)는 리셋 신호(PULSE_B)의 파형도를 나타내고, 도 2 (i)는 클럭 신호(CLK)의 파형도를 각각 나타낸다.

종래의 펄스 정형 장치는 도 2 (a)에 도시된 데이타와 도 2 (b)에 도시된 스트로브를 배타적 논리합하고, 배타적 논리합한 도 2 (c)에 도시된 신호를 이용하여 데이타를 복원하였다. 이와 같이, 도 2 (a), (b) 및 (c)에 도시된 바와 같이 스큐가 존재하지 않으면, 종래의 펄스 정형 장치는 원하는 듀티를 갖는 클럭 신호(CLK)를 발생할 수 있다. 여기서, 스큐(skew)란, 두 신호들이 상대적으로 위상차를 갖는 것을 의미하며, 자체적으로 위상이 흔들리는 지터(jitter)와 구별되는 개념이다.

그러나, 도 2 (d)에 도시된 정상적인 데이타와 도 2 (e)에 도시된 스큐가 존재하는 스트로브가 종래의 펄스 정형 장치로 입력될 경우에 클럭 신호(CLK)의 듀티에 에러가 발생될 수 있다. 일반적으로, IEEE1394 400Mbps 전송에서 도 2 (a)에 도시된 펄스 폭(Twidth)은 2.54㎱ 이고, 도 2 (e)에 도시된 스큐 폭(Tskew)은 경우에 따라 다르지만 최대 2㎱이상이 발생한다. 이 경우, 종래의 펄스 정형 장치에서 복원된 클럭 신호의 펄스 폭은 최대 0.5㎱미만이 되어, 다음단 플립플롭의 클럭 신호 입력 단자에 인가될 때 셋 업/홀드 시간에 치명적인 에러를 발생시킨다.

따라서, 도 1에 도시된 장치의 엣지 검출부(5)는 도 2 (f)에 도시된 데이타/스트로브 신호(DATA^STB)의 상승 엣지를 검출하고, 검출된 결과를 도 2 (g)에 도시된 세트 신호(PULSE_A)로서 발생한다. 신호 지연부(22)는 도 2 (g)에 도시된 세트 신호(PULSE_A)를 가변 외부에서 가변된 저항(R)의 저항값에 상응하여 시간(T_delay)만큼 지연하고, 지연된 결과를 도 2 (h)에 도시된 리셋 신호(PULSE_B)로서 출력한다. 결국, 도 1에 도시된 본 발명에 의한 장치는 도 2 (e)에 도시된 바와 같이 스트로브에 스큐가 존재한다 할지라도 일정한 "고" 논리 레벨의 펄스 폭을 갖는 도 2 (i)에 도시된 클럭 신호(CLK)를 발생할 수 있다.

이상에서 설명한 바와 같이, 본 발명에 의한 고속 디지탈 통신용 펄스 정형 장치는 외부 저항값을 조정함으로써 고속 디지탈 통신에서 수신단에서 원하는 대로 정확히 조정된 듀티를 갖는 클럭 신호를 발생할 수 있는 효과가 있다.

Claims (1)

1. 송신단에서 전송된 스트로브 및 데이타를 이용하여 수신단에서 사용될 클럭 신호를 생성하는 고속 디지탈 통신용 펄스 정형 장치에 있어서,

   상기 데이타와 상기 스트로브를 배타적 논리합한 결과의 엣지를 검출하고, 검출된 결과를 세트 신호로서 출력하는 엣지 검출부;

   외부에서 가변되는 저항값을 갖는 가변 저항;

   상기 가변 저항의 저항값에 상응하는 전류를 공급하는 전류 공급부;

   상기 전류 공급부로부터 공급되는 전류에 바이어싱되어 상기 세트 신호를 지연하고, 지연된 결과를 리셋 신호로서 출력하는 신호 지연부; 및

   상기 세트 신호에 응답하여 세트되고 상기 리셋 신호에 응답하여 리셋되며, 래치된 결과를 상기 클럭 신호로서 출력하는 RS 래치를 구비하는 고속 디지탈 통신용 펄스 정형 장치.