KR20000055559A - Apparatus and method for inserting frame sync signal in optical system - Google Patents

Apparatus and method for inserting frame sync signal in optical system Download PDF

Info

Publication number
KR20000055559A
KR20000055559A KR1019990004231A KR19990004231A KR20000055559A KR 20000055559 A KR20000055559 A KR 20000055559A KR 1019990004231 A KR1019990004231 A KR 1019990004231A KR 19990004231 A KR19990004231 A KR 19990004231A KR 20000055559 A KR20000055559 A KR 20000055559A
Authority
KR
South Korea
Prior art keywords
signal
frame synchronization
counting
frame
pulse width
Prior art date
Application number
KR1019990004231A
Other languages
Korean (ko)
Other versions
KR100555464B1 (en
Inventor
윤경로
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019990004231A priority Critical patent/KR100555464B1/en
Publication of KR20000055559A publication Critical patent/KR20000055559A/en
Application granted granted Critical
Publication of KR100555464B1 publication Critical patent/KR100555464B1/en

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/12—Formatting, e.g. arrangement of data block or words on the record carriers
    • G11B20/1217—Formatting, e.g. arrangement of data block or words on the record carriers on discs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B19/00—Driving, starting, stopping record carriers not specifically of filamentary or web form, or of supports therefor; Control thereof; Control of operating function ; Driving both disc and head
    • G11B19/20—Driving; Starting; Stopping; Control thereof
    • G11B19/28—Speed controlling, regulating, or indicating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/10009—Improvement or modification of read or write signals
    • G11B20/10222—Improvement or modification of read or write signals clock-related aspects, e.g. phase or frequency adjustment or bit synchronisation
    • G11B20/1024—Improvement or modification of read or write signals clock-related aspects, e.g. phase or frequency adjustment or bit synchronisation wherein a phase-locked loop [PLL] is used
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/12—Formatting, e.g. arrangement of data block or words on the record carriers
    • G11B20/1217—Formatting, e.g. arrangement of data block or words on the record carriers on discs
    • G11B2020/1218—Formatting, e.g. arrangement of data block or words on the record carriers on discs wherein the formatting concerns a specific area of the disc
    • G11B2020/1225—Formatting, e.g. arrangement of data block or words on the record carriers on discs wherein the formatting concerns a specific area of the disc frame, i.e. a subunit of a sector containing user data, e.g. a sync frame
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B2220/00—Record carriers by type
    • G11B2220/20—Disc-shaped record carriers

Landscapes

  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)

Abstract

PURPOSE: An apparatus and a method for inserting a frame synchronizing signal in an optical system are provided to vary the rotation speed of a disk by changing the insertion location of a frame synchronizing signal according to a detection result of the maximum pulse width of an EFM(Eight to Fourteen Modulation) signal. CONSTITUTION: A frame synchronizing signal detection part(40) detects a frame synchronizing signal(DET_Fsync) from an EFM signal inputted with a required period in response to a PLL(Phase Locked Loop) clock signal(PLCK) generated from a PLL. A counter(42) generates a window signal(Window) in response to a counting value for the PLL clock signal and generates a counting frame synchronizing signal(CNT_Fsync) in response to a PLCK counting value and a counting control signal(CON). An EFM pulse width detection part(44) counts the maximum pulse width of the EFM signal in response to the PLL clock signal(PLCK) and outputs as the counting control signal, comparing a counted result with a required number. A frame synchronizing signal insertion part(46) inputs the window signal, the frame synchronizing signal(DET_Fsync) and the counting frame synchronizing signal(CNT_Fsync) and inserts the counting frame synchronizing signal(CNT_Fsync) into a point in which a windowed frame synchronizing signal(Win_Fsync) was omitted. A WFCK generation part(48) generates a write frame clock signal(WFCK) in response to the windowed frame synchronizing signal(Win_Fsync) and the inserted counting frame synchronizing signal(CNT_Fsync).

Description

광학 시스템의 프레임 동기 신호 삽입 장치 및 방법{Apparatus and method for inserting frame sync signal in optical system}Apparatus and method for inserting frame sync signal in optical system

본 발명은 광학 시스템에 관한 것으로서, 특히, 광학 디스크의 프레임 동기 신호 삽입 장치 및 방법에 관한 것이다.TECHNICAL FIELD The present invention relates to optical systems, and more particularly, to an apparatus and method for inserting frame synchronization signals in an optical disc.

일반적으로, 컴팩트 디스크 플레이어(Compact Disc Player:CDP) 시스템과 같은 광학 시스템에서는 CLV서보에서 디스크의 회전을 제어하며, 디스크의 위치에 따라서 회전 수를 변화시키게 된다. 따라서, 광학 시스템 내부의 스핀들 서보에서는 디스크에 기록되어 있는 EFM(Eight to Fourteen Modulation)신호가 정확한 주파수 및 위상을 갖도록 제어한다. 컴팩트 디스크의 규격에 있어서 한 프레임의 시작을 나타내는 프레임 동기 신호는 7.35KHz의 주파수를 갖고, 11T의 EFM신호가 로우-하이 또는 하이-로우 형태로 2개 연속하는 패턴으로 나타난다. 또한, 디스크의 회전을 제어하기 위해 구해지는 주파수 에러는, 디스크에 데이타를 기입할 때 동기시키기 위한 기입 프레임 클럭 신호(WFCK:Write Frame CK)를 이용하여 생성한다. 또한, 기입 프레임 클럭 신호(WFCK)는 프레임 동기 신호를 이용하여 생성한다. 즉, 기입 프레임 클럭 신호를 소정율로 분주한 신호는, 기준이 되는 수정 발진 신호를 소정율로 분주한 독출 프레임 클럭 신호(RFCK:Reda Frame CK)와 위상 및 주파수 비교되어 위상 에러 및 주파수 에러가 검출된다. 상기 위상 에러 및 주파수 에러는 디스크의 회전을 제어하는데 이용된다. 그러나, 디스크의 기계적인 왜곡 또는 편심에 의한 변형으로 디스크의 트랙이 어긋나거나 디펙트 등으로 인해 프레임 동기 신호가 누락되는 경우가 발생할 수 있다. 이러한 경우에는 기입 프레임 클럭 신호(WFCK)가 정상적으로 생성될 수 없기 때문에, 정확한 에러 신호를 얻을 수 없게 된다. 따라서, 프레임 동기 신호를 보호하는 방법을 구현하여 정상적인 에러 신호를 얻도록 제어하게 되는데, 프레임 동기 신호 삽입은 상기 보호 방법 중 한 예이다. 프레임 동기 신호 삽입 방법은 시스템의 설계 방식에 따라 다양하게 구현되어질 수 있다.In general, in an optical system such as a compact disc player (CDP) system, the rotation of the disc is controlled by the CLV servo, and the rotation speed is changed according to the position of the disc. Therefore, the spindle servo inside the optical system controls the EFM (Eight to Fourteen Modulation) signals recorded on the disc to have the correct frequency and phase. In the specification of the compact disc, the frame synchronizing signal representing the start of one frame has a frequency of 7.35 KHz, and the 11T EFM signal appears in two consecutive patterns in the form of low-high or high-low. The frequency error obtained for controlling the rotation of the disk is generated using a write frame clock signal (WFCK: Write Frame CK) for synchronizing when data is written to the disk. In addition, the write frame clock signal WFCK is generated using a frame synchronization signal. That is, a signal obtained by dividing the write frame clock signal at a predetermined rate is compared with a read frame clock signal (RFCK: Redda Frame CK) which divides the reference crystal oscillation signal at a predetermined rate so that a phase error and a frequency error are compared. Is detected. The phase error and frequency error are used to control the rotation of the disc. However, there may occur a case in which a frame sync signal is missed due to a disc track shift or defect due to mechanical distortion or deformation caused by an eccentricity of the disc. In this case, since the write frame clock signal WFCK cannot be generated normally, an accurate error signal cannot be obtained. Therefore, a method of protecting the frame synchronization signal is implemented to control to obtain a normal error signal. The insertion of the frame synchronization signal is an example of the protection method. The frame synchronization signal insertion method may be implemented in various ways according to the design method of the system.

도 1(a)~1(e)는 종래의 프레임 동기 신호 삽입 과정을 설명하기 위한 파형도들로서, 1(a)는 윈도우 신호(Window)를 나타내고, 1(b)는 프레임 동기 검출 신호(DET_Fsync)를 나타내고, 1(c)는 윈도윙된 프레임 동기 신호(Win_Fsync)를 나타내고, 1(d)는 카운팅 프레임 동기 신호(CNT_Fsync)를 나타내고, 1(e)는 삽입되는 프레임 동기 신호의 카운팅 값(CNT_fs)을 나타낸다.1 (a) to 1 (e) are waveform diagrams for explaining a conventional frame synchronization signal insertion process, where 1 (a) indicates a window signal and 1 (b) indicates a frame synchronization detection signal DET_Fsync. ), 1 (c) represents a windowed frame synchronization signal Win_Fsync, 1 (d) represents a counting frame synchronization signal CNT_Fsync, and 1 (e) represents a counting value ( CNT_fs).

도 1(b)에 도시된 프레임 동기 검출 신호(DET_Fsync)는 11T의 EFM신호가 2개 연속적으로 인가될 때 발생되는 신호이고, 윈도윙된 프레임 동기 신호 (Win_Fsync)는 윈도우 신호(Window)가 인에이블된 구간에서 프레임 동기 검출 신호(DET_Fsync)가 발생되었을 때 생성되는 신호이다. 이 때의 윈도윙된 프레임 동기 신호(Win_Fsync)가 바로 프레임 동기 검출 신호(DET_Fsync)가 된다. 상기 프레임 동기 검출 신호(DET_Fsync)는 윈도우 신호(Window)가 하이 레벨인 구간의 중심 부분에서 발생된다. 또한, 카운팅 프레임 동기 신호(CNT_Fsync)는 윈도윙된 프레임 동기 신호(Win_Fsync)가 인가될 때마다 리셋되는 카운터(미도시)의 값이 588T가 되었을 때 발생되는 신호이다. 여기에서, 디스크의 트랙 포맷에서 한 프레임의 채널 비트는 588채널 비트로 이루어져 있으며, 프레임 동기 신호는 한 프레임의 선두를 표시하는 신호로서, 한 프레임 동기 신호에서 다음 프레임 동기 신호까지의 블럭을 한 프레임이라 한다.The frame synchronization detection signal DET_Fsync shown in FIG. 1 (b) is a signal generated when two 11T EFM signals are successively applied. The window frame synchronization signal Win_Fsync is a window signal Window. This signal is generated when the frame synchronization detection signal DET_Fsync is generated in the enabled period. The windowed frame synchronization signal Win_Fsync at this time becomes the frame synchronization detection signal DET_Fsync. The frame synchronization detection signal DET_Fsync is generated in the center portion of the section where the window signal Window is at a high level. Also, the counting frame sync signal CNT_Fsync is a signal generated when the value of the counter (not shown) that is reset every time the windowed frame sync signal Win_Fsync is applied is 588T. Here, in the track format of the disc, the channel bits of one frame are composed of 588 channel bits, and the frame sync signal is a signal indicating the head of one frame, and a block from one frame sync signal to the next frame sync signal is called one frame. do.

즉, 프레임 동기 신호 삽입 방법은 도 1(b)에 도시된 바와 같이, 프레임 동기 검출 신호(DET_Fsync)가 누락된 경우에, 이전 프레임 동기 신호로부터 위상 동기 루프 클럭 신호(PLCK)를 카운팅하고, 카운팅된 값이 588T가 되는 시점에서 인위적으로 프레임 동기 신호를 삽입하는 방법이다. 실제적으로 도 1(d)에 도시된 카운팅 프레임 동기 신호(CNT_Fsync)는 프레임 동기 신호가 누락된 지점에 삽입된다.That is, in the frame synchronization signal insertion method, as shown in FIG. 1B, when the frame synchronization detection signal DET_Fsync is missing, the phase synchronization loop clock signal PLCK is counted from the previous frame synchronization signal and counted. In this case, the frame synchronization signal is artificially inserted at the time when the value becomes 588T. In practice, the counting frame sync signal CNT_Fsync shown in FIG. 1 (d) is inserted at a point where the frame sync signal is missing.

도 2(a)~2(d)는 프레임 동기 신호로부터 기입 프레임 클럭 신호(WFCK)를 생성하는 과정을 나타내는 파형도들로서, 2(a)는 윈도윙된 프레임 동기 신호 (Win_Fsync) 또는 카운팅 프레임 동기 신호(CNT_Fsync)를 나타내고, 2(b)는 기입 프레임 클럭 신호(WFCK)의 상승 엣지 검출 신호를 나타내고, 2(c)는 서브 코드 시작 신호를 나타내고, 2(d)는 기입 프레임 클럭 신호(WFCK)를 나타낸다.2 (a) to 2 (d) are waveform diagrams illustrating a process of generating a write frame clock signal WFCK from a frame sync signal, and 2 (a) is a windowed frame sync signal Win_Fsync or a counting frame sync. A signal CNT_Fsync, 2 (b) indicates a rising edge detection signal of the write frame clock signal WFCK, 2 (c) indicates a sub code start signal, and 2 (d) indicates a write frame clock signal WFCK ).

도 2를 참조하면, 도 2(a)에 도시된 프레임 동기 신호를 이용하여 기입 프레임 클럭 신호(WFCK)를 생성할 때, 프레임 동기 신호로부터 36T가 지난 지점에서 WFCK의 하강 엣지가 발생되고, 프레임 동기 신호로부터 330T가 지난 지점에서 WFCK의 상승 엣지가 발생된다. 따라서, WFCK의 로우 레벨 구간의 폭은 항상 일정하지만, 하이 레벨 구간의 폭은 프레임 동기 신호가 발생되는 위치에 따라서 달라진다. 만일 디스크의 회전 속도가 느리다면, 프레임 동기 신호는 정상 위치보다 소정 시간 늦게 발생되기 때문에, WFCK의 하이 레벨 구간의 폭이 커지게 된다. 반면, 디스크의 회전 속도가 빠르다면, 프레임 동기 신호는 정상 위치보다 소정 시간 빠르게 발생되기 때문에, WFCK의 하이 레벨 구간의 폭은 작아지게 된다. 즉, CDP 시스템 내부의 CLV서보에서는 기입 프레임 클럭 신호(WFCK)의 하이 레벨 구간의 폭을 카운팅하여 주파수 에러 성분(SMDS)을 발생시키게 된다.Referring to FIG. 2, when the write frame clock signal WFCK is generated using the frame sync signal shown in FIG. 2A, a falling edge of WFCK is generated at a point where 36T has passed from the frame sync signal, and the frame The rising edge of WFCK occurs at 330T after the sync signal. Therefore, the width of the low level section of the WFCK is always constant, but the width of the high level section varies depending on the position where the frame synchronization signal is generated. If the rotation speed of the disc is slow, the frame synchronization signal is generated a predetermined time later than the normal position, so that the width of the high level section of the WFCK becomes large. On the other hand, if the rotational speed of the disc is high, the frame synchronization signal is generated a predetermined time faster than the normal position, so that the width of the high level section of the WFCK becomes small. That is, in the CLV servo inside the CDP system, the frequency error component SMDS is generated by counting the width of the high level section of the write frame clock signal WFCK.

도 3(a) 및 3(b)는 기입 프레임 클럭 신호(WFCK)로부터 생성되는 주파수 에러 성분을 설명하기 위한 파형도들로서, 3(a)는 WFCK의 하이 레벨의 구간 폭이 작은 경우의 주파수 에러 성분을 나타내고, 3(b)는 WFCK의 하이 레벨 구간의 폭이 큰 경우의 주파수 에러 성분을 나타낸다. 여기에서, THW1는 약 287T라 가정하여 WFCK의 하이 레벨 구간의 폭이 작은 경우를 나타내고, THW2는 약 294T라 가정하여 WFCK의 하이 레벨 구간의 폭이 큰 경우를 나타낸다.3 (a) and 3 (b) are waveform diagrams for explaining the frequency error component generated from the write frame clock signal WFCK. 3 (a) is a frequency error when the section width of the high level of the WFCK is small. The component is shown, and 3 (b) shows the frequency error component when the width of the high level section of WFCK is large. Here, T HW1 represents a case where the width of the high level section of WFCK is small, assuming about 287T, and T HW2 represents a case where the width of the high level section of WFCK is large, assuming about 294T.

즉, 주파수 에러(SMDS)는 시스템 사양에 따라서 오프셋과 이득이 달라지며, 기입 프레임 클럭 신호(WFCK)의 하이 레벨 구간 폭에 비례하여 그 크기가 가변된다. 도 3(a)를 참조하면, WFCK의 하이 레벨 구간 폭이 작은 경우(THW1)에는 주파수 에러(SMDS)의 하이 레벨 구간 폭(T31)이 작아진다. 또한, 도 3(b)를 참조하면, WFCK의 하이 레벨 구간 폭이 큰 경우(THW2)에는 주파수 에러(SMDS)의 하이 레벨 구간 폭(T32)이 커진다.That is, the offset and gain of the frequency error SMDS vary according to system specifications, and the magnitude thereof varies in proportion to the width of the high level section of the write frame clock signal WFCK. Referring to FIG. 3A, when the high level section width of the WFCK is small (T HW1 ), the high level section width T31 of the frequency error SMDS is reduced. In addition, referring to FIG. 3B, when the high level section width of the WFCK is large (T HW2 ), the high level section width T32 of the frequency error SMDS increases.

만일, 디스크에 편심이 있는 경우에는 트래킹이 어긋나게 되어 EFM신호의 펄스 폭이 가변될 수 있다. 이로 인해, 프레임 동기 신호가 누락되어 프레임 동기 신호 삽입 방법을 이용하게 되면, 도 1(d)에서와 같이 카운팅 프레임 동기 신호는 항상 일정한 주기로 생성된다. 이로 인해, 주파수 에러 성분(SMDS)도 일정하게 발생되며, 디스크의 회전 속도를 변화시키는 것이 불가능하게 된다.If the disc is eccentric, tracking may be shifted and the pulse width of the EFM signal may vary. As a result, when the frame synchronization signal is omitted and the frame synchronization signal insertion method is used, the counting frame synchronization signal is always generated at a constant period as shown in FIG. Due to this, the frequency error component SMDS is also generated constantly, making it impossible to change the rotational speed of the disc.

즉, 종래의 프레임 동기 신호 삽입 방법은 다시 정확한 주기를 갖는 프레임 동기 신호가 인가될 때까지는 현재의 디스크 회전 속도를 에러 신호에 반영할 수 없기 때문에, 고정된 에러 신호만을 출력하게 되고 디스크의 회전 속도를 변화시킬 수 없다는 문제점이 있다.That is, in the conventional frame synchronization signal insertion method, since the current disk rotation speed cannot be reflected in the error signal until the frame synchronization signal having the correct period is applied again, only the fixed error signal is output and the rotation speed of the disk is output. There is a problem that can not be changed.

본 발명이 이루고자하는 기술적 과제는, EFM신호의 최대 펄스 폭을 검출하고, 상기 검출된 결과에 따라서 프레임 동기 신호의 삽입 위치를 변화시킴으로써 디스크의 회전 속도를 변화시킬 수 있는 광학 시스템의 프레임 동기 신호 삽입 장치를 제공하는데 있다.An object of the present invention is to insert a frame synchronization signal of an optical system that can change the rotational speed of a disc by detecting the maximum pulse width of the EFM signal and changing the insertion position of the frame synchronization signal according to the detected result. To provide a device.

본 발명이 이루고자하는 다른 기술적 과제는, 상기 프레임 동기 신호 삽입 장치에서 수행되는 프레임 동기 신호 삽입 방법을 제공하는데 있다.Another object of the present invention is to provide a frame synchronization signal insertion method performed in the frame synchronization signal insertion apparatus.

도 1(a)~1(e)는 종래의 프레임 동기 신호 삽입 방법을 설명하기 위한 파형도들이다.1 (a) to 1 (e) are waveform diagrams for explaining a conventional method for inserting a frame synchronization signal.

도 2(a)~2(d)는 일반적인 기입 프레임 클럭 신호(WFCK)를 생성하는 과정을 설명하기 위한 파형도들이다.2 (a) to 2 (d) are waveform diagrams for explaining a process of generating a general write frame clock signal WFCK.

도 3(a) 및 3(b)는 기입 프레임 클럭 신호(WFCK)로부터 생성되는 주파수 에러(SMDS)를 설명하기 위한 파형도들이다.3 (a) and 3 (b) are waveform diagrams for explaining the frequency error SMDS generated from the write frame clock signal WFCK.

도 4는 본 발명에 따른 광학 시스템의 프레임 동기 신호 삽입 장치를 설명하기 위한 바람직한 실시예의 블럭도이다.Figure 4 is a block diagram of a preferred embodiment for explaining the frame synchronization signal insertion apparatus of the optical system according to the present invention.

도 5는 도 4에 도시된 프레임 동기 신호 삽입 장치에서 이.에프.엠 신호(EFM)의 최대 펄스 폭을 검출하는 방법을 설명하기 위한 도면이다.FIG. 5 is a diagram for describing a method of detecting a maximum pulse width of an E.F. signal in the frame synchronization signal insertion apparatus shown in FIG. 4.

도 6은 도 4에 도시된 장치에서 수행되는 프레임 동기 신호 삽입 방법을 설명하기 위한 플로우차트이다.FIG. 6 is a flowchart for explaining a method of inserting a frame sync signal performed in the apparatus shown in FIG. 4.

도 7(a)~7(e)는 종래의 프레임 동기 신호 삽입과 본 발명에 따른 프레임 동기 신호 삽입 방법에 따른 기입 프레임 클럭 신호 생성 과정을 비교하기 위한 파형도들이다.7 (a) to 7 (e) are waveform diagrams for comparing a conventional frame synchronization signal insertion process and a write frame clock signal generation process according to the frame synchronization signal insertion method according to the present invention.

상기 과제를 이루기위해, 본 발명에 따른 광학 시스템의 프레임 동기 신호 삽입 장치는, 소정 주기를 갖고 입력되는 이.에프.엠 신호로부터 프레임 동기 신호를 검출하고, 검출된 결과를 프레임 동기 검출 신호로서 출력하는 프레임 동기 신호 검출 수단, 위상 동기 루프 클럭 신호를 카운팅한 값에 응답하여 윈도우 신호를 발생시키고, 카운팅한 값과 소정의 카운팅 제어 신호에 응답하여 그 위치가 가변되는 카운팅 프레임 동기 신호를 발생시키는 카운팅 수단, 위상 동기 루프 클럭 신호에 응답하여 이.에프.엠 신호의 최대 펄스 폭을 카운팅하고, 카운팅된 결과를 소정수와 비교하여 카운팅 제어 신호로서 출력하는 이.에프.엠 펄스폭 검출 수단, 윈도우 신호, 프레임 동기 검출 신호 및 카운팅 프레임 동기 신호를 입력하고, 윈도우 신호에 상응하는 프레임 동기 검출 신호가 누락된 지점에서 카운팅 프레임 동기 신호를 삽입하는 프레임 동기 신호 삽입 수단, 및 윈도우 신호에 상응하는 프레임 동기 검출 신호 및 삽입된 카운팅 프레임 동기 신호에 응답하여 기입 프레임 클럭 신호를 발생시키는 기입 프레임 클럭 발생 수단으로 구성되는 것이 바람직하다.In order to achieve the above object, the frame synchronization signal inserting apparatus of the optical system according to the present invention detects a frame synchronization signal from an E.F.M signal input with a predetermined period, and outputs the detected result as a frame synchronization detection signal. Counting means for generating a window signal in response to a frame synchronizing signal detecting means and a counting phase-locked loop clock signal, and generating a counting frame synchronizing signal whose position is variable in response to the counted value and a predetermined counting control signal. Means for counting the maximum pulse width of the E.M. signal in response to the phase locked loop clock signal, and comparing the counted result with a predetermined number and outputting the counted control signal as a counting control signal. Inputs a signal, a frame sync detection signal and a counting frame sync signal, and corresponds to a frame corresponding to the window signal. Frame synchronizing signal inserting means for inserting a counting frame synchronizing signal at a point where the random synchronizing detection signal is missing, and writing for generating a write frame clock signal in response to the frame synchronizing detection signal and the inserted counting frame synchronizing signal corresponding to the window signal; It is preferable that it is comprised by a frame clock generation means.

상기 다른 과제를 이루기위해, 본 발명에 따른 프레임 동기 신호 삽입 방법은, (a)이.에프.엠 신호로부터 프레임 동기 신호를 검출하는 단계, (b)프레임 동기 신호가 누락되었는가를 판단하는 단계, (c)프레임 동기 신호가 누락되었으면, 이.에프.엠 신호의 최대 펄스 폭이 제1소정 수(M)와 같은가를 판단하는 단계, (d)(c)단계에서 이.에프.엠 신호의 최대 펄스 폭이 제1소정 수(M)와 같으면, 위상 동기 루프 클럭 신호를 카운팅한 값이 제2소정수(K)가 되는 지점에 프레임 동기 신호를 삽입하는 단계, (e) (c)단계에서 이.에프.엠 신호의 최대 펄스 폭이 상기 제1소정 수(M)와 같지 않으면, 이.에프.엠 신호의 최대 펄스 폭이 제1소정 수(M)보다 큰가를 판단하는 단계, (f)(e)단계에서 이.에프.엠 신호의 최대 펄스 폭이 제1소정 수(M)보다 큰 것으로 판단되면, 위상 동기 루프 클럭 신호를 카운팅한 값이 제2소정 수(K)가 되는 지점보다 소정 시간 후에 프레임 동기 신호를 삽입하는 단계 및 (g)(e)단계에서 이.에프.엠 신호의 최대 펄스 폭이 제1소정 수(M)보다 작으면, 위상 동기 루프 클럭 신호를 카운팅한 값이 제2소정수(K)가 되는 지점보다 소정 시간 전에 프레임 동기 신호를 삽입하는 단계로 구성되는 것이 바람직하다.In order to achieve the above object, the frame synchronization signal insertion method according to the present invention comprises the steps of: (a) detecting the frame synchronization signal from the F. M signal, (b) determining whether the frame synchronization signal is missing, (c) if the frame synchronization signal is missing, determining whether the maximum pulse width of the E.M. signal is equal to the first predetermined number M, and (d) (c), If the maximum pulse width is equal to the first predetermined number (M), inserting the frame synchronization signal at a point where the value of counting the phase locked loop clock signal becomes the second constant (K), (e) step (c) If the maximum pulse width of the E-M signal is not equal to the first predetermined number (M), determining whether the maximum pulse width of the E.F.M signal is greater than the first predetermined number (M), ( f) If it is determined in step (e) that the maximum pulse width of the E.F.M signal is greater than the first predetermined number M, the phase locked loop Inserting a frame synchronization signal after a predetermined time after the point at which the clock signal counted becomes the second predetermined number K, and in step (g) (e), the maximum pulse width of the E.F. If less than the predetermined number (M), it is preferable that the step of inserting the frame synchronization signal a predetermined time before the point where the value of counting the phase-locked loop clock signal becomes the second predetermined constant (K).

이하, 본 발명에 따른 광학 시스템의 프레임 동기 신호 삽입 장치에 관하여 첨부된 도면을 참조하여 다음과 같이 설명한다.Hereinafter, a frame synchronization signal insertion apparatus of an optical system according to the present invention will be described with reference to the accompanying drawings.

도 4는 본 발명에 따른 광학 시스템의 프레임 동기 신호 삽입 장치를 설명 하기 위한 바람직한 실시예의 블럭도로서, 프레임 동기 신호 검출부(40), 카운터 (42), 프레임 동기 신호 삽입부(46) 및 기입 프레임 클럭 신호(WFCK) 발생부(48)를 포함한다.Figure 4 is a block diagram of a preferred embodiment for explaining the frame synchronization signal insertion apparatus of the optical system according to the present invention, the frame synchronization signal detection unit 40, the counter 42, the frame synchronization signal insertion unit 46 and the write frame A clock signal WFCK generator 48 is included.

프레임 동기 신호 검출부(40)는 위상 동기 루프(PLL)(미도시)에서 생성되는 PLL클럭 신호(PLCK)에 응답하여, 소정 주기를 갖고 입력되는 EFM신호로부터 프레임 동기 신호를 검출하고, 검출된 결과를 프레임 동기 검출 신호(DET_Fsync)로서 출력한다. 바람직하게는, 11T의 펄스가 2번 연속되는 EFM신호가 인가되었을 때 이를 프레임 동기 신호라 판단한다.The frame synchronizing signal detecting unit 40 detects the frame synchronizing signal from the EFM signal input with a predetermined period in response to the PLL clock signal PLCK generated in the phase synchronizing loop PLL (not shown), and the detected result. Is output as the frame synchronization detection signal DET_Fsync. Preferably, when the EFM signal in which 11 T pulses are applied twice is applied, it is determined that this is a frame synchronization signal.

카운터(42)는 PLL클럭 신호(PLCK)를 카운팅한 값에 응답하여 윈도우 신호(Window)를 발생시키고, PLCK를 카운팅한 값과 소정의 카운팅 제어 신호(CON)에 응답하여 그 위치가 가변되는 카운팅 프레임 동기 신호(CNT_Fsync)를 발생한다.The counter 42 generates a window signal in response to the value of counting the PLL clock signal PLCK, and counts the position of which is varied in response to the value of counting the PLCK and a predetermined counting control signal CON. Generates a frame sync signal (CNT_Fsync).

EFM펄스폭 검출부(44)는 PLL클럭 신호(PLCK)에 응답하여 EFM신호의 최대 펄스폭을 카운팅하고, 카운팅된 결과를 소정 수와 비교하여 상기 카운팅 제어 신호(CON)로서 출력한다. 여기에서, 소정 수는 22T로서 설정될 수 있다.The EFM pulse width detection unit 44 counts the maximum pulse width of the EFM signal in response to the PLL clock signal PLCK, and compares the counted result with a predetermined number as the counting control signal CON. Here, the predetermined number can be set as 22T.

프레임 동기 신호 삽입부(46)는 윈도우 신호와, 프레임 동기 신호 검출부(40)에서 출력되는 프레임 동기 검출 신호(DET_Fsync) 및 카운터(42)에서 출력되는 카운팅 프레임 동기 신호(CNT_Fsync)를 입력하고, 윈도우 신호에 상응 하는 프레임 동기 검출 신호 즉, 윈도윙된 프레임 동기 신호(Win_Fsync)가 누락된 지점에 카운팅 프레임 동기 신호(CNT_Fsync)를 삽입한다.The frame synchronization signal inserter 46 inputs a window signal, a frame synchronization detection signal DET_Fsync output from the frame synchronization signal detection unit 40, and a counting frame synchronization signal CNT_Fsync output from the counter 42, and inputs a window. The counting frame synchronization signal CNT_Fsync is inserted at a point where the frame synchronization detection signal corresponding to the signal, that is, the windowed frame synchronization signal Win_Fsync, is missing.

WFCK발생부(48)는 윈도윙된 프레임 동기 신호(Win_Fsync)와 삽입된 카운팅 프레임 동기 신호(CNT_Fsync)에 응답하여 기입 프레임 클럭 신호(WFCK)를 발생시킨다.The WFCK generation unit 48 generates the write frame clock signal WFCK in response to the windowed frame synchronization signal Win_Fsync and the inserted counting frame synchronization signal CNT_Fsync.

도 5는 도 4에 프레임 동기 신호 삽입 장치 중 EFM펄스폭 검출부(44)에서 EFM 신호의 최대 펄스폭을 검출하는 방법을 설명하기 위한 도면이다.5 is a view for explaining a method of detecting the maximum pulse width of the EFM signal by the EFM pulse width detection unit 44 of the frame synchronization signal insertion apparatus in FIG.

도 5를 참조하면, EFM펄스 폭 검출부(44)는 EFM신호의 하이 레벨 구간의 폭(Hw)과 로우 레벨 구간의 폭(Lw)을 카운팅하고, 상기 카운팅된 값을 더하여 그 결과(EFMw)가 22T가 되는가를 검출한다. 또한, EFM 신호의 펄스 폭을 카운팅할 때는 프레임 동기 신호인 것으로 추정되는 1사이클의 펄스 폭 만이 유효한 것으로 간주한다. 정상적인 EFM신호에서는 프레임 동기 신호가 최대폭을 갖게 된다. 그러나, 디펙트와 같은 결함이 발생할 경우에는 프레임 동기 신호보다 펄스폭이 더 커지는 경우가 발생할 수 있다. 만일, 이러한 신호를 프레임 동기 신호로 간주하여 CLV서보에서 디스크의 회전을 제어하게 되면 그 동작이 불안정해질 수 있다. 따라서, EFM 신호의 하이-로우 구간 또는 로우-하이 구간 1사이클의 펄스 폭을 카운팅하고, 로우 레벨 구간과 하이 레벨 구간의 폭을 카운팅한 값의 차가 소정의 오프셋 값 이내에 존재하는가를 판단한다. 즉, EFM 신호의 로우 레벨 구간과 하이 레벨 구간의 폭이 일정한 값 이내에서 대칭성을 갖는 경우에만 최대 펄스 폭으로 간주한다.Referring to FIG. 5, the EFM pulse width detector 44 counts the width Hw of the high level section and the width Lw of the low level section of the EFM signal, and adds the counted value to obtain the result (EFMw). It is detected whether it is 22T. In addition, when counting the pulse width of the EFM signal, only one cycle of the pulse width estimated to be the frame synchronization signal is considered valid. In the normal EFM signal, the frame sync signal has the maximum width. However, when a defect such as a defect occurs, the pulse width may be larger than that of the frame synchronization signal. If this signal is regarded as a frame synchronizing signal and the rotation of the disc is controlled in the CLV servo, its operation may become unstable. Accordingly, the pulse width of one cycle of the high-low section or the low-high section of the EFM signal is counted, and it is determined whether the difference between the value counting the width of the low-level section and the high-level section exists within a predetermined offset value. That is, the maximum pulse width is considered only when the width of the low level section and the high level section of the EFM signal have symmetry within a predetermined value.

도 6은 본 발명에 따른 프레임 동기 신호 삽입 방법을 설명하기 위한 플로우차트로서, EFM신호로부터 프레임 동기 신호를 검출하고 프레임 동기 신호가 누락되었는가를 판단하는 단계(제600~610단계), 프레임 동기 신호가 누락되었으면 EFM신호의 최대 펄스폭이 제1소정수(M)인가를 판단하는 단계(제620단계), EFM신호의 최대 펄스폭이 제1소정 수(M)이면, PLCK를 카운팅한 값이 제2소정 수(K)가 되는 지점에 프레임 동기 신호를 삽입하고, EFM신호의 최대 펄스 폭이 제1소정수(M)가 아닌 경우에는 PLCK를 카운팅한 값이 제2소정수(K)가 되는 지점보다 소정 시간 전 또는 후에 프레임 동기 신호를 삽입하는 단계(제625~ 640단계)를 포함한다.6 is a flowchart for explaining a method of inserting a frame sync signal according to the present invention, comprising: detecting a frame sync signal from an EFM signal and determining whether a frame sync signal is missing (steps 600 to 610), and a frame sync signal Is omitted, determining whether the maximum pulse width of the EFM signal is the first constant (M) (step 620). If the maximum pulse width of the EFM signal is the first predetermined number (M), the value counted by the PLCK is determined. When the frame synchronization signal is inserted at the point where the second predetermined number K becomes, and the maximum pulse width of the EFM signal is not the first predetermined number M, the value that counts the PLCK is the second predetermined number K. And inserting a frame synchronization signal before or after a predetermined time from the point where the signal is obtained (steps 625 to 640).

도 4, 5 및 도 6을 참조하여 본 발명에 따른 프레임 동기 신호 삽입 장치의 동작 및 삽입 방법에 관하여 상세히 설명한다.4, 5 and 6 will be described in detail with respect to the operation and insertion method of the frame synchronization signal insertion apparatus according to the present invention.

우선, 프레임 동기 신호 검출부(40)에서는 PLL클럭 신호(PLCK)에 응답하여 EFM신호로부터 프레임 동기 신호가 인가되었는가를 검출한다(제600단계). 제600 단계에서 프레임 동기 신호 검출부(40)에 의해 검출된 프레임 동기 신호는 프레임 동기 검출 신호(DET_Fsync)라 정의한다. 이 때, 카운터(42)는 윈도윙된 프레임 동기 신호(Win_Fsync)에 의해 리셋되어 카운팅된 값이 소정 수, 바람직하게는 588T가 되는 시점에 응답하여 하이 레벨로 인에이블되는 윈도우 신호(Window)를 발생시킨다. 실제적으로 윈도우 신호(Window)가 인에이블된 구간에서 프레임 동기 검출 신호(DET_Fsync)가 발생되면, 이를 윈도윙된 프레임 동기 신호(Win_Fsync)라 정의한다. 이 때 윈도윙된 프레임 동기 신호(Win_Fsync)는 프레임 동기 검출 신호(DET_Fsync)라 할 수 있다. 따라서, 프레임 동기 검출 신호(DET_Fsync)가 생성되지 않을 때는 새로운 프레임 동기 신호를 생성하여 적절한 위치에 삽입해주어야 한다.First, the frame synchronizing signal detector 40 detects whether a frame synchronizing signal is applied from the EFM signal in response to the PLL clock signal PLCK (step 600). The frame synchronization signal detected by the frame synchronization signal detection unit 40 in step 600 is defined as a frame synchronization detection signal DET_Fsync. At this time, the counter 42 resets the window signal Window that is enabled at a high level in response to the time when the counted value is reset by the windowed frame synchronization signal Win_Fsync and becomes a predetermined number, preferably 588T. Generate. When the frame synchronization detection signal DET_Fsync is generated in a period where the window signal Window is enabled, this is defined as a windowed frame synchronization signal Win_Fsync. In this case, the windowed frame synchronization signal Win_Fsync may be referred to as a frame synchronization detection signal DET_Fsync. Therefore, when the frame synchronization detection signal DET_Fsync is not generated, a new frame synchronization signal should be generated and inserted at an appropriate position.

즉, 제600단계 후에 프레임 동기 신호 검출부(40)는 프레임 동기 신호가 검출되지 않고 누락되었는가를 판단한다(제610단계). 제610단계에서 프레임 동기 신호가 누락된 것으로 판단되면, 새로운 프레임 동기 신호를 생성하여 삽입 해주어야 하며, 이를 위해 EFM펄스 폭 검출부(44)는 EFM신호의 최대 펄스 폭이 22T인가를 판단한다(제620단계). 여기에서, EFM신호의 최대 펄스 폭을 검출하는 것은 상기 도 5에서 설명한 과정에 의해 이루어진다. 제620단계에서 EFM신호의 최대 펄스 폭이 제1소정수(M), 바람직하게는 22T이면, PLCK를 카운팅한 값이 제2소정수(K), 바람직하게는 588T가 되는 지점에 프레임 동기 신호를 삽입한다 (제625단계). 다시 말해서, EFM신호의 최대 펄스폭이 22T이면 디스크의 회전 속도가 정상적인 경우이며, 이러한 경우에는 종래의 방법과 마찬가지로 PLCK를 카운팅한 값이 588T가 되는 지점에 프레임 동기 신호를 삽입할 수 있다. 여기에서, 프레임 동기 신호를 삽입하는 과정을 설명하면 다음과 같다.That is, after the operation 600, the frame synchronization signal detector 40 determines whether the frame synchronization signal is missing without being detected (operation 610). If it is determined in step 610 that the frame sync signal is missing, a new frame sync signal should be generated and inserted. For this purpose, the EFM pulse width detector 44 determines whether the maximum pulse width of the EFM signal is 22T (620). step). Here, the detection of the maximum pulse width of the EFM signal is performed by the process described with reference to FIG. 5. If the maximum pulse width of the EFM signal in step 620 is the first predetermined constant (M), preferably 22T, the frame synchronization signal at a point where the value of counting PLCK becomes the second predetermined constant (K), preferably 588T. (Step 625). In other words, if the maximum pulse width of the EFM signal is 22T, the disk rotation speed is normal. In this case, as in the conventional method, the frame synchronization signal can be inserted at the point where the PLCK count is 588T. Herein, a process of inserting the frame synchronization signal will be described.

즉, 카운터(42)는 PLCK를 카운팅한 값이 588T가 되는 지점에서 카운팅 프레임 동기 신호(CNT_Fsync)를 생성하고, 상기 카운팅 프레임 동기 신호 (CNT_Fsync)는 프레임 동기 신호 삽입부(46)를 통하여 프레임 동기 신호가 검출되는 않은 지점에 삽입된다. 따라서, 프레임 동기 신호 삽입부(46)에서는 실제로 검출된 프레임 동기 신호(Win_Fsync)와 삽입된 프레임 동기 신호 즉, 카운팅 프레임 동기 신호(CNT_Fsync)를 출력하여 WFCK발생부(48)로 인가한다. WFCK발생부(48)는 검출된 프레임 동기 신호(Win_Fsync)와 삽입된 카운팅 프레임 동기 신호(CNT_Fsync)를 이용하여 기입 프레임 클럭 신호(WFCK)를 생성한다.That is, the counter 42 generates a counting frame sync signal CNT_Fsync at a point where the value of counting PLCK becomes 588T, and the counting frame sync signal CNT_Fsync is frame synced through the frame sync signal inserter 46. The signal is inserted at the point where it is not detected. Therefore, the frame synchronizing signal inserting unit 46 outputs the detected frame synchronizing signal Win_Fsync and the inserted frame synchronizing signal, that is, the counting frame synchronizing signal CNT_Fsync, to the WFCK generating unit 48. The WFCK generation unit 48 generates the write frame clock signal WFCK using the detected frame synchronization signal Win_Fsync and the inserted counting frame synchronization signal CNT_Fsync.

한편, 제620단계에서 EFM신호의 최대 펄스폭이 22T가 아닌 것으로 판단되는 경우에는 EFM신호의 최대 펄스폭이 22T보다 큰가를 판단한다(제630단계). 만일, 제630단계에서 EFM신호의 최대 펄스폭이 22T보다 큰 것으로 판단되면, PLCK를 카운팅한 값이 588T가 되는 지점보다 소정 시간 후에 프레임 동기 신호를 삽입한다(제635단계). 이 때, 프레임 동기 신호를 삽입하는 구체적인 과정은 다음과 같이 이루어진다. 즉, EFM신호의 최대 펄스폭이 22T보다 큰 경우에는 디스크의 회전 속도가 느린 것이므로, EFM펄스 폭 검출부(40)에서 출력되는 카운팅 제어 신호(CON)에 의해, 카운터(42)는 PLCK를 카운팅한 값이 588T가 되는 지점에서 카운팅 프레임 동기 신호(CNT_Fsync)를 생성하지 않고, 588T가 되는 지점보다 소정 시간 후에 카운팅 프레임 동기 신호(CNT_Fsync)를 발생시킨다. 따라서, 프레임 동기 신호 삽입부(46)에서는 윈도윙된 프레임 동기 신호(Win_Fsync)와 삽입 시간이 조정된 프레임 동기 신호(CNT_Fsync)를 출력한다. 결국, WFCK 발생부(48)에서 발생되는 기입 프레임 클럭 신호(WFCK)는 하이 레벨 구간의 폭이 커지게 된다. 이로 인해, 주파수 에러 발생부(미도시)에서 발생되는 주파수 에러 신호(SMDS)도 그 폭이 커지게 되어 디스크의 회전 속도를 빠르게 변화시킬 수 있다.On the other hand, if it is determined in step 620 that the maximum pulse width of the EFM signal is not 22T, it is determined whether the maximum pulse width of the EFM signal is greater than 22T (step 630). If it is determined in step 630 that the maximum pulse width of the EFM signal is greater than 22T, the frame synchronization signal is inserted after a predetermined time from a point where the value of counting the PLCK becomes 588T (step 635). At this time, a specific process of inserting the frame synchronization signal is performed as follows. That is, when the maximum pulse width of the EFM signal is larger than 22T, the disk rotation speed is slow. Therefore, the counter 42 counts the PLCK by the counting control signal CON output from the EFM pulse width detection unit 40. The counting frame sync signal CNT_Fsync is not generated at a point where the value becomes 588T, but the counting frame sync signal CNT_Fsync is generated after a predetermined time after the point where the value becomes 588T. Therefore, the frame synchronization signal inserter 46 outputs the windowed frame synchronization signal Win_Fsync and the frame synchronization signal CNT_Fsync whose insertion time is adjusted. As a result, the width of the high level section of the write frame clock signal WFCK generated by the WFCK generator 48 becomes large. As a result, the width of the frequency error signal SMDS generated by the frequency error generating unit (not shown) is also increased, so that the rotational speed of the disk can be changed quickly.

한편, 제630단계에서 EFM신호의 최대 펄스폭이 22T보다 크지 않으면, EFM 신호의 최대 펄스폭이 22T보다 작은 경우이므로 이러한 경우에는 PLCK를 카운팅한 값이 588T가 되는 지점보다 소정 시간 전에 프레임 동기 신호를 삽입한다 (제640단계). 즉, 이 때는 디스크의 회전 속도가 빠른 상태이므로 EFM펄스 폭 검출부(40)에서 출력되는 카운팅 제어 신호(CON)에 의해, 카운터(42)는 PLCK를 카운팅한 값이 588T가 되는 지점보다 소정 시간 전에 카운팅 프레임 동기 신호 (CNT_Fsync)를 발생시키게 된다. 따라서, 프레임 동기 신호 삽입부(46)에서는 윈도윙된 프레임 동기 신호(Win_Fsync)와 삽입 시간이 조정된 프레임 동기 신호(CNT_Fsync)를 출력한다. 이로 인해, WFCK발생부(48)에서 발생되는 기입 프레임 클럭 신호(WFCK)는 하이 레벨 구간의 폭이 작아지게 되고, 주파수 에러 발생부(미도시)에서 발생되는 주파수 에러 성분(SMDS)의 하이 레벨 구간 폭도 줄어들게 되어 디스크의 회전 속도를 느리게 변화시킬 수 있다.On the other hand, if the maximum pulse width of the EFM signal is less than 22T in step 630, the maximum pulse width of the EFM signal is less than 22T. In this case, the frame synchronization signal is a predetermined time before the point where the PLCK counted becomes 588T. Insert (step 640). That is, at this time, since the rotation speed of the disk is high, the counting control signal CON output from the EFM pulse width detection unit 40 causes the counter 42 to move a predetermined time before the point at which the value of counting the PLCK becomes 588T. Generates a counting frame sync signal (CNT_Fsync). Therefore, the frame synchronization signal inserter 46 outputs the windowed frame synchronization signal Win_Fsync and the frame synchronization signal CNT_Fsync whose insertion time is adjusted. As a result, the width of the high level section of the write frame clock signal WFCK generated by the WFCK generator 48 is reduced, and the high level of the frequency error component SMDS generated by the frequency error generator (not shown) is reduced. The section width is also reduced, which can slow the rotation speed of the disc.

도 7(a)~7(e)는 종래의 프레임 동기 신호 삽입과 본 발명에 따른 프레임 동기 신호 삽입을 비교하기 위한 파형도들로서, 7(a)는 종래의 방법에 따라 삽입된 프레임 동기 신호를 나타내고, 7(b)는 EFM신호의 펄스 폭을 나타내고, 7(c)는 본 발명에 따라 삽입된 프레임 동기 신호를 나타내고, 7(d)는 7(c)에 도시된 프레임 동기 신호에 상응하는 기입 프레임 클럭 신호(WFCK)를 나타내고, 7(e)는 7(a)에 도시된 프레임 동기 신호에 상응하는 기입 프레임 클럭 신호(WFCK)를 나타낸다.7 (a) to 7 (e) are waveform diagrams for comparing the conventional frame synchronization signal insertion with the frame synchronization signal insertion according to the present invention, and FIG. 7 (a) shows the frame synchronization signal inserted according to the conventional method. 7 (b) indicates the pulse width of the EFM signal, 7 (c) indicates the frame synchronization signal inserted according to the present invention, and 7 (d) corresponds to the frame synchronization signal shown in 7 (c). The write frame clock signal WFCK is shown, and 7 (e) represents the write frame clock signal WFCK corresponding to the frame synchronization signal shown in 7 (a).

즉, 종래의 프레임 동기 신호 삽입 방법과 본 발명에 따른 프레임 동기 신호 삽입 방법을 비교하면, 종래에는 도 7(a)에 도시된 바와 같이, 이전 프레임 동기 신호로부터 588T가 되면 무조건 새로운 프레임 동기 신호를 삽입하였으나, 본 발명에서는 7(c)에 도시된 바와 같이, EFM 신호의 최대 펄스 폭을 카운팅한 값에 응답하여 프레임 동기 신호를 삽입하는 위치를 변경하는 것이 가능하다. 따라서, 종래에는 7(e)에 도시된 바와 같이 기입 프레임 클럭 신호의 주기가 항상 일정 하지만, 본 발명에서는 7(d)에 도시된 바와 같이, 기입 프레임 클럭 신호의 주기가 가변될 수 있기 때문에 디스크의 회전 속도를 변화시킬 수 있다.That is, comparing the conventional frame synchronization signal insertion method with the frame synchronization signal insertion method according to the present invention, as shown in FIG. 7 (a), when the 588T from the previous frame synchronization signal is unconditionally new frame synchronization signal is unconditionally generated. Although inserted, in the present invention, as shown in 7 (c), it is possible to change the position at which the frame synchronization signal is inserted in response to the value counting the maximum pulse width of the EFM signal. Thus, although the period of the write frame clock signal is always constant as shown in 7 (e) in the prior art, in the present invention, the period of the write frame clock signal can be varied as shown in 7 (d). Can change the rotation speed.

본 발명에 따르면, 프레임 동기 신호가 누락되는 경우에 EFM신호의 최대 펄스폭을 검출하여 디스크의 회전 속도를 추정할 수 있으며, 상기 추정된 회전 속도에 의해 프레임 동기 신호의 삽입 위치를 가변시킴으로써 디스크의 회전 속도를 제어할 수 있다는 효과가 있다.According to the present invention, when the frame synchronization signal is missed, the maximum pulse width of the EFM signal can be detected to estimate the rotational speed of the disk, and the insertion position of the frame synchronization signal is varied by the estimated rotational speed. There is an effect that the rotation speed can be controlled.

Claims (5)

소정 주기를 갖고 입력되는 이.에프.엠 신호로부터 프레임 동기 신호를 검출하고, 상기 검출된 결과를 프레임 동기 검출 신호로서 출력하는 프레임 동기 신호 검출 수단;Frame synchronization signal detection means for detecting a frame synchronization signal from an E.F.M signal input with a predetermined period and outputting the detected result as a frame synchronization detection signal; 위상 동기 루프 클럭 신호를 카운팅한 값에 응답하여 윈도우 신호를 발생시키고, 상기 카운팅한 값과 소정의 카운팅 제어 신호에 응답하여 그 위치가 가변되는 카운팅 프레임 동기 신호를 발생시키는 카운팅 수단;Counting means for generating a window signal in response to the counted phase locked loop clock signal, and generating a counting frame synchronizing signal whose position is changed in response to the counted value and a predetermined counting control signal; 상기 위상 동기 루프 클럭 신호에 응답하여 상기 이.에프.엠 신호의 최대 펄스 폭을 카운팅하고, 상기 카운팅된 결과를 소정수와 비교하여 상기 카운팅 제어 신호로서 출력하는 이.에프.엠 펄스폭 검출 수단;An E.M. pulse width detecting means for counting the maximum pulse width of the E.M. signal in response to the phase locked loop clock signal, and outputting the counted result as the counting control signal in comparison with a predetermined number. ; 상기 윈도우 신호, 상기 프레임 동기 검출 신호 및 상기 카운팅 프레임 동기 신호를 입력하고, 상기 윈도우 신호에 상응하는 상기 프레임 동기 검출 신호가 누락된 지점에서 상기 카운팅 프레임 동기 신호를 삽입하는 프레임 동기 신호 삽입 수단; 및Frame synchronization signal insertion means for inputting the window signal, the frame synchronization detection signal and the counting frame synchronization signal, and inserting the counting frame synchronization signal at a point where the frame synchronization detection signal corresponding to the window signal is missing; And 상기 윈도우 신호에 상응하는 프레임 동기 검출 신호 및 상기 삽입된 프레임 동기 신호에 응답하여 기입 프레임 클럭 신호를 발생시키는 기입 프레임 클럭 발생 수단을 포함하는 것을 특징으로 하는 프레임 동기 신호 삽입 장치.And a write frame clock generation means for generating a write frame clock signal in response to the frame synchronization detection signal corresponding to the window signal and the inserted frame synchronization signal. 제1항에 있어서, 상기 프레임 동기 신호 삽입 수단은,According to claim 1, wherein the frame synchronization signal inserting means, 상기 이.에프.엠 신호의 최대 펄스폭이 22T보다 큰 경우에, 상기 위상 동기루프 클럭 신호를 카운팅한 값이 588T가 되는 지점보다 소정 시간 후에 상기 카운팅 프레임 동기 신호를 발생시키는 것을 특징으로 하는 프레임 동기 신호 삽입 장치.When the maximum pulse width of the E.M.M signal is larger than 22T, the counting frame sync signal is generated after a predetermined time from a point where the value of counting the phase locked loop clock signal becomes 588T. Sync signal insertion device. 제2항에 있어서, 상기 프레임 동기 신호 삽입 수단은,The method of claim 2, wherein the frame synchronization signal inserting means is 상기 이.에프.엠 신호의 최대 펄스폭이 22T보다 작은 경우, 상기 위상 동기 루프 클럭 신호를 카운팅한 값이 588T가 되는 지점보다 소정 시간 전에 상기 카운팅 프레임 동기 신호를 발생시키는 것을 특징으로 하는 프레임 동기 신호 삽입 장치.And when the maximum pulse width of the E.M. signal is less than 22T, the frame synchronization signal is generated before the point where the value of counting the phase locked loop clock signal becomes 588T. Signal insertion device. (a)이.에프.엠 신호로부터 프레임 동기 신호를 검출하는 단계;(a) detecting a frame synchronization signal from the F.M signal; (b)상기 프레임 동기 신호가 누락되었는가를 판단하는 단계;(b) determining whether the frame synchronization signal is missing; (c)상기 프레임 동기 신호가 누락되었으면, 상기 이.에프.엠 신호의 최대 펄스 폭이 제1소정 수(M)와 같은가를 판단하는 단계;determining whether the maximum pulse width of the E.M. signal is equal to a first predetermined number M when the frame synchronization signal is missing; (d)상기 (c)단계에서 상기 이.에프.엠 신호의 최대 펄스 폭이 상기 제1소정 수(M)와 같으면, 위상 동기 루프 클럭 신호를 카운팅한 값이 제2소정수(K)가 되는 지점에 프레임 동기 신호를 삽입하는 단계;(d) If the maximum pulse width of the E.F.M signal in step (c) is equal to the first predetermined number (M), the value of counting the phase locked loop clock signal is equal to the second predetermined number (K). Inserting a frame synchronizing signal at a point to be made; (e) 상기 (c)단계에서 상기 이.에프.엠 신호의 최대 펄스 폭이 상기 제1소정 수(M)와 같지 않으면, 상기 이.에프.엠 신호의 최대 펄스 폭이 상기 제1소정 수(M)보다 큰가를 판단하는 단계;(e) If the maximum pulse width of the E.F.M signal in step (c) is not equal to the first predetermined number M, the maximum pulse width of the E.F.M signal is the first predetermined number. Determining whether greater than (M); (f)상기 (e)단계에서 상기 이.에프.엠 신호의 최대 펄스 폭이 상기 제1소정 수(M)보다 큰 것으로 판단되면, 상기 위상 동기 루프 클럭 신호를 카운팅한 값이 제2소정 수(K)가 되는 지점보다 소정 시간 후에 프레임 동기 신호를 삽입하는 단계; 및(f) If it is determined in step (e) that the maximum pulse width of the E.F.M signal is greater than the first predetermined number M, the value counting the phase locked loop clock signal is a second predetermined number. Inserting a frame synchronizing signal after a predetermined time after the point of (K); And (g)상기 (e)단계에서 상기 이.에프.엠 신호의 최대 펄스 폭이 상기 제1소정 수(M)보다 작으면, 상기 위상 동기 루프 클럭 신호를 카운팅한 값이 제2소정수(K)가 되는 지점보다 소정 시간 전에 프레임 동기 신호를 삽입하는 단계를 포함하는 것을 특징으로 하는 프레임 동기 신호 삽입 방법.(g) If the maximum pulse width of the E.F.M signal in step (e) is less than the first predetermined number (M), the value counting the phase locked loop clock signal is a second constant (K). And inserting a frame synchronizing signal a predetermined time before the point of (). 제4항에 있어서, 상기 (c)단계는,The method of claim 4, wherein step (c) comprises: 상기 이.에프.엠 신호의 하이 레벨과 로우 레벨 구간의 펄스 폭의 차가 소정 오프셋 값 이내에 들어올 때만 상기 최대 펄스폭으로 설정하는 단계임을 특징으로하는 프레임 동기 신호 삽입 방법.And setting the maximum pulse width only when a difference between a pulse width between a high level and a low level section of the E.F. signal falls within a predetermined offset value.
KR1019990004231A 1999-02-08 1999-02-08 Apparatus and method for inserting frame sync signal in optical system KR100555464B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990004231A KR100555464B1 (en) 1999-02-08 1999-02-08 Apparatus and method for inserting frame sync signal in optical system

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990004231A KR100555464B1 (en) 1999-02-08 1999-02-08 Apparatus and method for inserting frame sync signal in optical system

Publications (2)

Publication Number Publication Date
KR20000055559A true KR20000055559A (en) 2000-09-05
KR100555464B1 KR100555464B1 (en) 2006-03-03

Family

ID=19573709

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990004231A KR100555464B1 (en) 1999-02-08 1999-02-08 Apparatus and method for inserting frame sync signal in optical system

Country Status (1)

Country Link
KR (1) KR100555464B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160134144A (en) 2015-05-14 2016-11-23 존 우식 김 Method for Removing Urushiol of Lacquer

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2712212B2 (en) * 1987-12-23 1998-02-10 ソニー株式会社 Synchronous signal detection and protection circuit
KR0173952B1 (en) * 1995-12-29 1999-04-15 김광호 Spindle motor control circuit in speed variable type cd-rom

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160134144A (en) 2015-05-14 2016-11-23 존 우식 김 Method for Removing Urushiol of Lacquer

Also Published As

Publication number Publication date
KR100555464B1 (en) 2006-03-03

Similar Documents

Publication Publication Date Title
US4872155A (en) Clock generator circuit and a synchronizing signal detection method in a sampled format system and a phase comparator circuit suited for generation of the clock
JP3176331B2 (en) PLL circuit
US7205847B2 (en) Phase locked loop for controlling an optical recording device and method thereof
JP2845915B2 (en) Information reproducing method and information reproducing apparatus
JPH0795056A (en) Variable frequency standard clock formation device
KR950006811A (en) Disc reproducing apparatus, signal processing circuit, reproducing speed detecting circuit and reproducing method
US7564313B2 (en) Phase locked loop for controlling a recording device and method thereof
US6580775B1 (en) Method of detecting frequency of digital phase locked loop
JPH10106173A (en) Read-out method of data recorded on recording medium, read-out device for recording medium and phase control method for data window
JPH01159872A (en) Clock generating circuit for recording and reproducing
US5526333A (en) Optical disk recording device
KR100555464B1 (en) Apparatus and method for inserting frame sync signal in optical system
KR960035239A (en) Decode device and storage device
US7038987B2 (en) Optical disk device
KR20030080873A (en) Apparatus for detecting and correcting wobble error and Phase Locked Loop circuit thereby
US20050002299A1 (en) Clock generating device
JP2624776B2 (en) Reference clock signal generation circuit for optical disk device
KR100223883B1 (en) Rotation control device of recorder and reproducer for optic disc
CN101093676B (en) Optical disk recording device
KR100489414B1 (en) Servo clock signal stability discrimination device
KR0166211B1 (en) Apparatus for detecting sync-pulse for digital video disc
KR20010011117A (en) Clock recovery circuit having wide capture range
CA1132668A (en) Fast synchronization circuit for phase locked looped decoder
JP2000187946A (en) Synchronism detection protection circuit
JPH05182356A (en) Phase synchronizing circuit for information recording and reproducing device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100216

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee