KR20000054949A - Layout structure of capacitor electrode in semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 반도체 장치의 캐패시터를 형성하기 위한 사진 공정시 메모리 셀 어레이 내의 캐패시터 전극 패턴의 균일성(uniformity)을 향상시킬 수 있는 반도체 장치의 캐패시터 전극 레이아웃 구조에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a capacitor electrode layout structure of a semiconductor device capable of improving the uniformity of a capacitor electrode pattern in a memory cell array during a photolithography process for forming a capacitor of the semiconductor device. It is about.
메모리 셀 면적의 감소에 따른 셀 캐패시턴스의 감소는 다이나믹 랜덤 억세스 메모리(dynamic random access memory; DRAM)의 집적도 증가에 심각한 장애 요인이 되는데, 이는 메모리 셀의 독출능력을 저하시키고 소프트 에러율을 증가시킬 뿐만 아니라 저전압에서의 소자 동작을 어렵게 하여 작동시 전력 소모를 과다하게 한다. 따라서, 집적도의 증가와 더불어 단위 셀에 확보되는 셀 캐패시턴스를 증가시키는 것이 필수적이다.The reduction of cell capacitance due to the reduction of memory cell area is a serious obstacle to increasing the density of dynamic random access memory (DRAM), which not only reduces the readability of the memory cell and increases the soft error rate. Operation of the device at low voltages is difficult, resulting in excessive power consumption during operation. Therefore, it is essential to increase the cell capacitance secured in the unit cell together with the increase in the degree of integration.
통상, 약 0.25μm의 디자인 룰(design rule)을 가지는 256Mb급 DRAM에 있어서는, 일반적인 2차원 구조의 스택형 메모리셀을 사용한다면 오산화탄탈륨(Ta2O5)과 같은 고유전율 물질을 사용해도 충분한 셀 캐패시턴스를 얻기가 힘들기 때문에 3차원 구조의 스택형 캐패시터를 제안하여 셀 캐패시턴스의 증가를 도모하고 있다. 이중 스택(Double Stack) 구조, 핀(Fin) 구조, 스프레드 스택(Spread Stack) 구조, 원통 전극(Cylindrical Electrode) 구조 및 박스(box) 구조 등은 메모리 셀의 셀 캐패시턴스 증가를 위해 제안된 3차원 구조의 캐패시터 전극들이다.Usually, in a 256Mb class DRAM having a design rule of about 0.25 μm, a cell having sufficient high-k dielectric material such as tantalum pentoxide (Ta 2 O 5 ) is sufficient if a typical two-dimensional stacked memory cell is used. Since it is difficult to obtain capacitance, a stack capacitor of three-dimensional structure is proposed to increase cell capacitance. Double stack structure, fin structure, spread stack structure, cylindrical electrode structure and box structure are proposed three-dimensional structures for increasing cell capacitance of memory cells. Capacitor electrodes.
이러한 전극 구조 개선을 통한 셀 캐패시턴스의 증가는 메모리 셀의 특성 향상에 큰 영향을 주고 있는 것이 주지의 사실이다. 그러나, 캐패시터가 메모리 셀 어레이에만 형성되기 때문에, 캐패시터 전극을 패터닝하기 위한 사진 공정시 캐패시터가 형성되는 메모리 셀 어레이와 캐패시터가 형성되지 않는 주변 회로 영역과의 경계 부근에서 캐패시터 전극의 형성 유·무에 따른 마스크 패턴의 밀도 차이로 인하여 광원으로부터의 노광량이나 초점 심도(depth of focus; DOF)가 변함으로써 캐패시터 전극의 패턴에 로딩 효과(loading effect)가 나타나게 된다. 로딩 효과란 서브-마이크론급 이하의 반도체 공정에서 빈번하게 사용되는 용어로서, 밀집된 패턴 부위와 덜 밀집된 패턴 부위에서 건식 식각을 행할 때 플라즈마 상태의 에천트와 식각될 부위의 반응 생성물의 증기압이 밀집된 패턴 부위에서 현저하게 떨어짐으로써 식각 균일성을 악화시키는 현상을 의미한다. 특히, 이러한 로딩 효과는 캐패시터 전극의 두께가 후막화 되어가는 추세에 따라 더욱 심각하게 나타난다.It is well known that the increase of the cell capacitance through the improvement of the electrode structure has a great influence on the improvement of the characteristics of the memory cell. However, since the capacitor is formed only in the memory cell array, the capacitor electrode is formed at or near the boundary between the memory cell array where the capacitor is formed and the peripheral circuit region where the capacitor is not formed during the photolithography process for patterning the capacitor electrode. Due to the difference in density of the mask pattern, the loading amount or the depth of focus (DOF) from the light source is changed, thereby causing a loading effect on the pattern of the capacitor electrode. Loading effect is a term that is frequently used in sub-micron-class semiconductor processes. When dry etching is performed on a dense pattern region and a less dense pattern region, the vapor pressure of the reaction product of the etchant in the plasma state and the region to be etched is dense. It means a phenomenon that worsens the etching uniformity by falling off from the site. In particular, this loading effect is more serious as the thickness of the capacitor electrode is thickened.
또한, 셀 캐패시턴스의 증가를 위하여 비트라인 형성 이전에 캐패시터가 형성되는 CUB(Capacitor Under Bitline) 구조에서 비트라인 형성 이후에 캐패시터가 형성되는 COB(Capacitor Over Bitline) 구조로 변경됨에 따라, 캐패시터 전극을 형성하기 전에 이미 메모리 셀 어레이와 주변 회로 영역 간에 트랜지스터와 비트라인에 의한 수직 단차가 존재하게 된다. 따라서, 메모리 셀 어레이와 주변 회로 영역 간의 수직적 단차로 인하여 캐패시터 전극을 패터닝하기 위한 사진 공정시 균일한 초점 심도를 확보하기가 어렵게 된다.Also, as the capacitor under bitline (CUB) structure in which the capacitor is formed before the bit line is formed to increase the cell capacitance is changed from the capacitor over bitline (COB) structure in which the capacitor is formed after the bit line is formed, the capacitor electrode is formed. Before this, there is already a vertical step due to the transistor and the bit line between the memory cell array and the peripheral circuit area. Therefore, it is difficult to ensure a uniform depth of focus in the photolithography process for patterning the capacitor electrode due to the vertical step between the memory cell array and the peripheral circuit area.
도 1은 종래 방법에 의한 레이아웃이 적용된 캐패시터 전극의 마스크 패턴을 도시한 평면도이다. 도 2는 도 1의 K-K' 선에 따른, 도 1의 마스크 패턴을 적용한 사진 공정의 결과물을 도시한 단면도이다. 여기서, 참조 부호 20은 캐패시터 전극으로 이용되는 도전층을 나타내고, 22는 캐패시터 전극 패턴, 그리고 23은 마스크를 각각 나타낸다.1 is a plan view illustrating a mask pattern of a capacitor electrode to which a layout according to a conventional method is applied. FIG. 2 is a cross-sectional view illustrating a result of a photographic process to which the mask pattern of FIG. 1 is applied along the line K-K ′ of FIG. 1. Here, reference numeral 20 denotes a conductive layer used as a capacitor electrode, 22 denotes a capacitor electrode pattern, and 23 denotes a mask.
도 1 및 도 2를 참조하면, 종래 방법에 의한 캐패시터 전극의 패터닝을 위해 사용되는 마스크(23)는 메모리 셀 어레이 내의 제한된 아주 협소한 단위 셀 영역 내에 동일한 크기로 레이아웃되는 주 패턴들을 갖는다. 따라서, 이러한 마스크(23)을 이용하여 사진 공정을 진행하면, 메모리 셀 어레이와 주변 회로 영역 간의 마스크 패턴 밀도 차이 및 수직적 단차로 인한 로딩 효과에 의해 메모리 셀 어레이 중앙에서의 캐패시터 전극 패턴(22)들 사이의 간격(A)에 비해 메모리 셀 어레이 엣지에서의 캐패시터 전극 패턴들(22) 사이의 간격(A+α)이 커지는 문제가 발생한다. 이는 실제적으로 사진 공정을 완료한 후 형성되는 캐패시터 전극의 크기가 작아지는 것을 의미하므로, 전기적으로 셀 캐패시턴스의 절대치가 감소되는 양상을 확인할 수 있으며 이러한 현상은 메모리 소자에서의 셀 독출 능력 및 소프트 에러 등의 특성 열화를 초래한다.1 and 2, the mask 23 used for the patterning of the capacitor electrode by the conventional method has main patterns laid out in the same size in a limited very narrow unit cell area in the memory cell array. Therefore, when the photolithography process is performed using the mask 23, the capacitor electrode patterns 22 at the center of the memory cell array are caused by the loading effect due to the difference in the mask pattern density and the vertical step between the memory cell array and the peripheral circuit region. A problem arises in that the distance A + α between the capacitor electrode patterns 22 at the memory cell array edge becomes larger than the distance A between them. This actually means that the size of the capacitor electrode formed after the completion of the photo process becomes smaller, so that the absolute value of the cell capacitance can be reduced electrically. This phenomenon is related to the cell readability and soft error in the memory device. Results in deterioration of the properties.
이러한 캐패시터 전극 패턴 상에서의 로딩 효과를 개선하기 위하여 사진 공정의 응용 기술, 예컨대 변형 조명 기술의 이용, 혹은 빛의 난반사를 억제하기 위한 질화막(SiN) 계열의 반사 방지막을 이용하는 방법 등이 적용되고 있으나, 이러한 방법들은 공정수가 추가되는 등 생산적 측면에서 비효율성을 초래한다.In order to improve the loading effect on the capacitor electrode pattern, an application technology of a photolithography process, for example, the use of modified illumination technology, or a method of using a nitride film (SiN) -based anti-reflection film to suppress diffuse reflection of light, has been applied. These methods lead to inefficiencies in terms of productivity, including the addition of process water.
따라서, 본 발명의 목적은 반도체 장치의 캐패시터를 형성하기 위한 사진 공정시 메모리 셀 어레이 내의 캐패시터 전극 패턴의 균일성(uniformity)을 향상시킬 수 있는 반도체 장치의 캐패시터 전극 레이아웃 구조를 제공하는데 있다.Accordingly, an object of the present invention is to provide a capacitor electrode layout structure of a semiconductor device capable of improving the uniformity of a capacitor electrode pattern in a memory cell array during a photolithography process for forming a capacitor of the semiconductor device.
도 1은 종래 방법에 의한 레이아웃이 적용된 캐패시터 전극의 마스크 패턴을 도시한 평면도이다.1 is a plan view illustrating a mask pattern of a capacitor electrode to which a layout according to a conventional method is applied.
도 2는 도 1의 K-K' 선에 따른, 마스크 패턴을 이용하여 패터닝된 캐패시터 전극 패턴을 도시한 단면도이다.FIG. 2 is a cross-sectional view illustrating a capacitor electrode pattern patterned using a mask pattern along the line K-K ′ of FIG. 1.
도 3은 본 발명에 의한 레이아웃이 적용된 캐패시터 전극의 마스크 패턴에 있어서, 메모리 셀 어레이의 엣지 부근을 도시한 평면도이다.3 is a plan view showing the vicinity of the edge of the memory cell array in the mask pattern of the capacitor electrode to which the layout according to the present invention is applied.
도 4는 본 발명에 의한 레이아웃이 적용된 캐패시터 전극의 마스크 패턴에 있어서, 메모리 셀 어레이 전체를 도시한 평면도이다.4 is a plan view showing the entire memory cell array in the mask pattern of the capacitor electrode to which the layout according to the present invention is applied.
도 5는 도 3의 K-K' 선에 따른, 마스크 패턴을 이용하여 패터닝된 캐패시터 전극 패턴을 도시한 단면도이다.FIG. 5 is a cross-sectional view illustrating a capacitor electrode pattern patterned using a mask pattern along the line K-K ′ of FIG. 3.
＜도면의 주요 부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>
100 : 도전층101, 102 : 캐패시터 전극 패턴100: conductive layer 101, 102: capacitor electrode pattern
104 : 마스크195 : 주 패턴104: mask 195: main pattern
200 : 더미 패턴200: dummy pattern
상기 목적을 달성하기 위하여 본 발명은, 다수의 메모리 셀이 형성되는 메모리 셀 어레이와, 셀을 구동시키기 위한 주변 회로 영역을 갖는 반도체 장치의 캐패시터 전극 레이아웃 구조에 있어서, 캐패시터 전극을 패터닝하기 위한 주 패턴이 형성되어 있는 마스크 상의 메모리 셀 어레이 외곽의 주변 회로 영역에 셀의 전기적 동작에 영향을 미치지 않는 더미 패턴이 형성된 것을 특징으로 하는 반도체 장치의 캐패시터 전극 레이아웃 구조를 제공한다.In order to achieve the above object, the present invention provides a main pattern for patterning capacitor electrodes in a capacitor electrode layout structure of a semiconductor device having a memory cell array in which a plurality of memory cells are formed and a peripheral circuit region for driving the cells. A capacitor electrode layout structure of a semiconductor device is provided, wherein a dummy pattern is formed in a peripheral circuit region outside a memory cell array on a mask formed thereon, which does not affect electrical operation of a cell.
바람직하게는, 더미 패턴은 펜스(fence) 형태로 메모리 셀 어레이의 외곽을 완전히 감싸도록 레이아웃된다.Preferably, the dummy pattern is laid out so as to completely surround the periphery of the memory cell array in the form of a fence.
바람직하게는, 더미 패턴은 아일랜드(island) 형태로 메모리 셀 어레이의 외곽을 완전히 감싸도록 레이아웃된다.Preferably, the dummy pattern is laid out to completely surround the periphery of the memory cell array in island form.
바람직하게는, 더미 패턴은 한계 해상도 이하의 크기로 레이아웃된다.Preferably, the dummy pattern is laid out to a size below the limit resolution.
본 발명에 의하면, 사진 공정상 유발되어지는 메모리 셀 어레이 내의 캐패시터 전극 패턴의 비균일성으로 인한 셀 캐패시턴스의 감소 및 그로 인해 유발되는 제반 소자의 특성 열화를 개선하기 위하여, 캐패시터 전극을 패터닝하기 위한 주 패턴이 형성되어 있는 마스크 상의 메모리 셀 어레이 외곽 영역에 셀의 전기적 동작에 영향을 미치지 않는 더미 패턴을 형성한다. 따라서, 더미 패턴에 의한 레이아웃 상의 보강을 통해 메모리 셀 어레이의 엣지 부근에서의 캐패시터 전극 패턴의 크기를 메모리 셀 어레이의 중앙과 동일한 크기로 유지할 수 있으므로, 균일한 셀 캐패시턴스를 구현할 수 있다.According to the present invention, in order to improve the reduction of the cell capacitance due to the nonuniformity of the capacitor electrode pattern in the memory cell array caused by the photolithography process and the deterioration of the characteristic of the overall device caused thereby, A dummy pattern which does not affect the electrical operation of the cell is formed in a region outside the memory cell array on the mask on which the pattern is formed. Accordingly, since the size of the capacitor electrode pattern near the edge of the memory cell array can be maintained at the same size as the center of the memory cell array through reinforcement on the layout by the dummy pattern, a uniform cell capacitance can be realized.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 발명에 의한 레이아웃이 적용된 캐패시터 전극의 마스크 패턴에 있어서, 메모리 셀 어레이의 엣지 부근을 도시한 평면도이고, 도 4는 메모리 셀 어레이 전체를 도시한 마스크 패턴의 평면도이다.3 is a plan view showing the edge vicinity of the memory cell array in the mask pattern of the capacitor electrode to which the layout according to the present invention is applied, and FIG. 4 is a plan view of the mask pattern showing the entire memory cell array.
도 3 및 도 4를 참조하면, 캐패시터 전극을 패터닝하기 위한 주 패턴(195)이 형성되어 있는 마스크(104) 상의 메모리 셀 어레이 외곽 영역에 셀의 전기적 동작에 영향을 미치지 않는 더미 패턴(200)이 형성된다. 바람직하게는, 더미 패턴(200)은 펜스 형태 또는 아일랜드 형태로 메모리 셀 어레이의 외곽을 완전히 감싸도록 레이아웃된다.Referring to FIGS. 3 and 4, the dummy pattern 200 which does not affect the electrical operation of the cell is formed in the area outside the memory cell array on the mask 104 on which the main pattern 195 for patterning the capacitor electrode is formed. Is formed. Preferably, the dummy pattern 200 is laid out so as to completely surround the outside of the memory cell array in a fence form or an island form.
바람직하게는, 더미 패턴(200)은 사진 공정의 한계 해상도 이하의 크기로 레이아웃된다. 따라서, 더미 패턴(200)은 마스크(104) 상에서는 존재하지만 실제 사진 공정을 진행할 때에는 전면 노광되어 제거된다.Preferably, the dummy pattern 200 is laid out to a size below the limit resolution of the photographic process. Thus, although the dummy pattern 200 is present on the mask 104, the dummy pattern 200 is removed by exposing the entire surface during the actual photographic process.
본 발명에 의하면, 실제 사진 공정을 진행할 때 캐패시터 전극으로 패터닝되지 않는 더미 패턴(200)을 메모리 셀 어레이의 외곽 영역, 바람직하게는 메모리 셀 어레이 외곽의 주변 회로 영역에 펜스 형태 또는 아일랜드 형태로 레이아웃함으로써, 광원으로부터의 노광량 차이나 초점 심도의 변화로 인해 메모리 셀 어레이의 엣지 부근에서 캐패시터 전극 패턴의 크기가 변하는 것을 개선할 수 있다.According to the present invention, the dummy pattern 200 which is not patterned by the capacitor electrode during the actual photographing process is laid out in a fence form or an island form in an outer region of the memory cell array, preferably in a peripheral circuit region outside the memory cell array. The change in the size of the capacitor electrode pattern near the edge of the memory cell array can be improved due to the difference in the exposure amount or the depth of focus from the light source.
본 발명에 의한 더미 패턴(200)의 역할을 광학 근접 효과의 측면에서 설명하면 다음과 같다.Referring to the role of the dummy pattern 200 according to the present invention in terms of the optical proximity effect as follows.
즉, 노광 공정시 포토레지스트막은 모든 주변 영역으로부터 에너지를 제공받아 집적시킨다. 이는 웨이퍼의 한 영역에서의 노광량이 이웃한 영역들에서의 노광량에 영향을 받음을 의미한다. 이러한 현상을 광학 근접 효과(optical promixity effect)라 하는데, 광학 근접 효과는 투사 시스템에서 광학 회절에 의해 야기되는 것으로 알려져 있다. 광학 회절은 인접하는 패턴들이 서로 상호 작용하도록 함으로써, 패턴 의존성을 갖는 변동을 야기한다. 메모리 셀 어레이의 엣지 부근은 메모리 셀 어레이의 중앙에 비해 이웃하는 영역들의 수가 작으므로, 패턴 밀도차에 의해 엣지 부근에서의 노광량이 중앙에 도달하는 노광량에 비해 과다해진다. 이러한 과다한 노광량에 의해 메모리 셀 어레이의 엣지 부근에서의 캐패시터 전극 패턴의 크기가 메모리 셀 어레이의 중앙에서의 크기보다 작아지게 된다.That is, during the exposure process, the photoresist film receives energy from all peripheral regions and integrates it. This means that the exposure in one area of the wafer is affected by the exposure in neighboring areas. This phenomenon is called the optical promixity effect, which is known to be caused by optical diffraction in the projection system. Optical diffraction causes adjacent patterns to interact with each other, resulting in variations with pattern dependency. Since the number of regions adjacent to the edge of the memory cell array is smaller than the center of the memory cell array, the exposure amount near the edge is excessive compared to the exposure amount reaching the center due to the pattern density difference. This excessive exposure amount causes the size of the capacitor electrode pattern near the edge of the memory cell array to be smaller than the size at the center of the memory cell array.
따라서, 본 발명에서는 광학 근접 효과를 보정하기 위해 메모리 셀 어레이의 외곽 영역에 펜스 형태 또는 아일랜드 형태의 더미 패턴(200)을 형성하여 메모리 셀 어레이의 엣지 부근에서의 과다한 노광량을 효율적으로 감소시킴으로써, 메모리 셀 어레이 내의 캐패시터 전극 패턴들의 크기를 균일하게 만들 수 있다.Accordingly, in the present invention, a dummy pattern 200 having a fence shape or an island shape is formed in the outer region of the memory cell array to correct the optical proximity effect, thereby efficiently reducing an excessive exposure amount near the edge of the memory cell array. The size of the capacitor electrode patterns in the cell array can be made uniform.
도 5는 도 3의 K-K' 선에 따른, 마스크 패턴을 이용하여 패터닝된 캐패시터 전극 패턴을 도시한 단면도이다. 여기서, 참조 부호 100은 도전층이고, 101 및 102는 캐패시터 전극 패턴을 각각 나타낸다.FIG. 5 is a cross-sectional view illustrating a capacitor electrode pattern patterned using a mask pattern along the line K-K ′ of FIG. 3. Here, reference numeral 100 denotes a conductive layer, and 101 and 102 denote capacitor electrode patterns, respectively.
도 5를 참조하면, 캐패시터 전극을 패터닝하기 위한 주 패턴(195)과, 메모리 셀 어레이 외곽의 주변 회로 영역에 형성된 더미 패턴(200)을 갖는 마스크(104)를 이용하여 사진 공정을 진행하면, 더미 패턴(200)으로 인한 레이아웃 보강에 의해 메모리 셀 어레이의 엣지 부근에서 발생하는 로딩 효과로 인한 캐패시터 전극(102)의 면적 손실이 보상되어진다. 따라서, 메모리 셀 어레이 중앙에서의 캐패시터 전극 패턴(101)들 사이의 간격(A)과 메모리 셀 어레이 엣지에서의 캐패시터 전극 패턴들(102) 사이의 간격(A)이 동일해지므로, 메모리 셀 어레이 내의 캐패시터 전극 패턴의 균일성이 향상된다.Referring to FIG. 5, when a photo process is performed using a mask 104 having a main pattern 195 for patterning a capacitor electrode and a dummy pattern 200 formed in a peripheral circuit region outside the memory cell array, the dummy process is performed. The layout reinforcement due to the pattern 200 compensates for the loss of the area of the capacitor electrode 102 due to the loading effect occurring near the edge of the memory cell array. Therefore, the spacing A between the capacitor electrode patterns 101 at the center of the memory cell array and the spacing A between the capacitor electrode patterns 102 at the edge of the memory cell array become the same, and therefore, within the memory cell array. The uniformity of the capacitor electrode pattern is improved.
여기서, 마스크(104) 상의 더미 패턴(200)에 의해 실제 사진 공정시 메모리 셀 어레이 외곽의 주변 회로 영역에 형성되는 더미 캐패시터 전극 패턴은 완전 노광되어 제거되는 것이 바람직하다. 그러나, 불완전 노광 현상으로 인해 주변 회로 영역에 더미 캐패시터 전극 패턴이 잔존할 경우에도, 더미 캐패시터 전극 패턴이 전기적으로 완전히 고립되어 있기 때문에 메모리 셀 어레이 내의 셀 동작에 전혀 영향을 미치지 않는다.Here, the dummy capacitor electrode pattern formed in the peripheral circuit region outside the memory cell array by the dummy pattern 200 on the mask 104 may be completely exposed and removed. However, even when the dummy capacitor electrode pattern remains in the peripheral circuit region due to the incomplete exposure phenomenon, since the dummy capacitor electrode pattern is electrically isolated completely, there is no influence on the cell operation in the memory cell array.
도시하지는 않았으나, 메모리 셀 어레이의 엣지 부근에서 캐패시터 전극 패턴의 크기가 커지는 경우에도 본 발명을 적용할 수 있음은 명백하다.Although not shown, it is apparent that the present invention can be applied even when the size of the capacitor electrode pattern increases near the edge of the memory cell array.
상술한 바와 같이 본 발명에 따른 반도체 장치의 캐패시터 전극 레이아웃 구조에 의하면, 사진 공정상 유발되어지는 메모리 셀 어레이 내의 캐패시터 전극 패턴의 비균일성으로 인한 셀 캐패시턴스의 감소 및 그로 인해 유발되는 제반 소자의 특성 열화를 개선하기 위하여, 캐패시터 전극을 패터닝하기 위한 주 패턴이 형성되어 있는 마스크 상의 메모리 셀 어레이 외곽 영역에 셀의 전기적 동작에 영향을 미치지 않는 더미 패턴을 형성한다. 따라서, 더미 패턴에 의한 레이아웃 상의 보강을 통해 메모리 셀 어레이의 엣지 부근에서의 캐패시터 전극 패턴의 크기를 메모리 셀 어레이의 중앙과 동일한 크기로 유지할 수 있으므로, 균일한 셀 캐패시턴스를 구현할 수 있다.As described above, according to the capacitor electrode layout structure of the semiconductor device according to the present invention, the cell capacitance is reduced due to the non-uniformity of the capacitor electrode pattern in the memory cell array caused in the photolithography process, and the characteristics of the overall device caused thereby. In order to improve deterioration, a dummy pattern is formed in a region outside the memory cell array on the mask on which the main pattern for patterning the capacitor electrode is formed, which does not affect the electrical operation of the cell. Accordingly, since the size of the capacitor electrode pattern near the edge of the memory cell array can be maintained at the same size as the center of the memory cell array through reinforcement on the layout by the dummy pattern, a uniform cell capacitance can be realized.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.
Claims (4)
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| KR1019990003336A KR20000054949A (en) | 1999-02-02 | 1999-02-02 | Layout structure of capacitor electrode in semiconductor device |
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| KR101068327B1 (en) * | 2008-12-19 | 2011-09-28 | 주식회사 하이닉스반도체 | Exposure mask and method for forming semiconductor device by using the same |
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1999
- 1999-02-02 KR KR1019990003336A patent/KR20000054949A/en not_active Application Discontinuation
Cited By (2)
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| US8080349B2 (en) | 2008-12-19 | 2011-12-20 | Hynix Semiconductor, Inc. | Exposure mask and method for manufacturing semiconductor device using the same |
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