KR20000050743A - Back-bias voltage generating circuit - Google Patents

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KR20000050743A KR1019990000820A KR19990000820A KR20000050743A KR 20000050743 A KR20000050743 A KR 20000050743A KR 1019990000820 A KR1019990000820 A KR 1019990000820A KR 19990000820 A KR19990000820 A KR 19990000820A KR 20000050743 A KR20000050743 A KR 20000050743A
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Abstract

PURPOSE: A circuit for generating back-bias voltage is provided to minimize a power consumption by preventing an unnecessary driving of a back-bias pump and to improve an overall operation speed by minimizing a standby current consumption. CONSTITUTION: A voltage level detector(100) detects a back-bias voltage(VBB) and outputs a control signal if the detected back-bias voltage is of more than a desired voltage level. An oscillator(110) receives the control signal of the voltage level detector(100) and generates an oscillation signal. A selector(130) selects and outputs a booster voltage and a power supply voltage by a power-up signal. A pump(120) receives the oscillation signal of the oscillator(110) and pumps it negatively by using the output voltage of the selector (130).

Description

백-바이어스 전압 발생회로{BACK-BIAS VOLTAGE GENERATING CIRCUIT}BACK-BIAS VOLTAGE GENERATING CIRCUIT}

본 발명은 백-바이어스 전압 발생회로에 관한 것으로, 특히 백-바이어스 전압(Back-Bias Voltage : VBB)을 사용하는 반도체에 있어서 파워업 수행 이전에는 전원전압을 사용하고, 그 후에는 승압전압을 사용하여 상기 백-바이어스 전압을 펌핑함으로써, 상기 승압전압과 백-바이어스 전압 간의 간섭(coupling)을 최소화되도록 한 백-바이어스 전압 발생회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a back-bias voltage generation circuit. In particular, in a semiconductor using a back-bias voltage (VBB), a power supply voltage is used before power-up and a boost voltage is used thereafter. The present invention relates to a back-bias voltage generation circuit configured to minimize the coupling between the boosted voltage and the back-bias voltage by pumping the back-bias voltage.

도 1은 종래 백-바이어스 전압 발생회로의 구성을 보인 블록도로서, 이에 도시된 바와 같이 백-바이어스 전압(VBB)을 검출하여 원하는 전압 레벨이상이면 제어 신호(CTL)를 출력하는 전압레벨 검출부(10)와; 상기 전압레벨 검출부(10)의 제어 신호(CTL)를 입력받아 그에 따라 발진 신호(Oscillation Signal)(OSC)를 생성하는 발진기(20)와; 상기 발진기(20)의 발진 신호(OSC)를 입력받아 음(-)으로 펌핑하는 펌프(30)로 구성된다.FIG. 1 is a block diagram illustrating a configuration of a conventional back-bias voltage generation circuit. As illustrated in FIG. 1, a voltage level detection unit detecting a back-bias voltage VBB and outputting a control signal CTL when the voltage is higher than or equal to a desired voltage level is shown in FIG. 10); An oscillator 20 which receives a control signal CTL of the voltage level detector 10 and generates an oscillation signal OSC accordingly; It is composed of a pump 30 that receives the oscillation signal (OSC) of the oscillator 20 and pumps the negative (-).

상기 펌프(30)의 구성은 도 2와 같이 전원전압(VCC)과 접지전압(VSS)사이에 직렬연결되어 상기 발진기(20)의 발진 신호(OSC)를 게이트에 공통으로 입력받아 도통제어되는 피모스 및 엔모스 트랜지스터(PM1),(NM1)와; 상기 피모스 및 엔모스 트랜지스터(PM1)(NM1)의 공통 드레인인 제1 노드(N1)에 접속한 펌핑 커패시터(Cp)와; 상기 펌핑 커패시터(Cp)의 타측인 제2 노드(N2)를 제2 신호(CNT2)에 의해 접지시키는 엔모스 트랜지스터(NM2)와; 상기 제2 노드(N2)를 제1 신호(CNT2)에 의해 백-바이어스 전압(VBB)으로 연결하는 엔모스 트랜지스터(NM3)로 구성되며, 이와 같이 구성된 종래 기술에 따른 동작과정을 첨부한 도 3을 참조하여 상세히 설명한다.The configuration of the pump 30 is connected in series between the power supply voltage (VCC) and the ground voltage (VSS) as shown in FIG. 2 to receive the oscillation signal (OSC) of the oscillator 20 to the gate in common to control the conduction MOS and NMOS transistors PM1 and NM1; A pumping capacitor Cp connected to a first node N1 which is a common drain of the PMOS and NMOS transistors PM1 and NM1; An NMOS transistor NM2 for grounding the second node N2, which is the other side of the pumping capacitor Cp, by a second signal CNT2; The NMOS transistor NM3 connects the second node N2 to the back-bias voltage VBB by the first signal CNT2, and FIG. 3 attaches an operation process according to the related art. It will be described in detail with reference to.

우선, 전압레벨 검출부(10)는 펌프(30)에서 출력되는 백-바이어스 전압(VBB)의 전압 레벨을 검출하여 원하는 전압 레벨 이상인 경우, 제어신호(CTL)을 고전위로 발진기(20)로 인가하게 된다.First, the voltage level detector 10 detects the voltage level of the back-bias voltage VBB output from the pump 30 and applies the control signal CTL to the oscillator 20 at high potential when the voltage level is higher than or equal to a desired voltage level. do.

따라서, 상기 고전위 제어신호(CTL)을 인가받은 상기 발진기(20)는 그에 따라 발진신호(OSC)를 출력하게 되고, 이에 펌프(30)는 펌핑준비기간인 상기 발진 신호(OSC)가 저전위구간에서 피모스 트랜지스터(PM1)은 턴온되나 엔모스 트랜지스터(NM1)은 턴오프되므로, 제1 노드(N1)의 전압은 상기 피모스 트랜지스터(PM1)를 통해 전원전압(VCC)이 된다.Accordingly, the oscillator 20 receiving the high potential control signal CTL outputs the oscillation signal OSC accordingly, so that the pump 30 has the low potential of the oscillation signal OSC, which is a pumping preparation period. Since the PMOS transistor PM1 is turned on in the interval, but the NMOS transistor NM1 is turned off, the voltage of the first node N1 becomes the power supply voltage VCC through the PMOS transistor PM1.

이때, 제2 신호(CNT2)가 고전위로 인가되어 엔모스 트랜지스터(NM2)가 턴온되나, 제1 신호(CNT1)은 저전위로 인가하여 엔모스 트랜지스터(NM3)는 턴오프시킴에 따라 제2 노드(N2)의 전압은 상기 엔모스 트랜지스터(NM2)를 통해 접지전압(VSS)이 된다.At this time, the second signal CNT2 is applied at a high potential to turn on the NMOS transistor NM2, but the first signal CNT1 is applied at a low potential so that the NMOS transistor NM3 is turned off so that the second node CNT2 is turned off. The voltage of N2) becomes the ground voltage VSS through the NMOS transistor NM2.

즉, 펌핑 커패시터(Cp)의 양단 전압은 각각 전원전압(VCC)와 접지전압(VSS)이 된다.That is, the voltages across the pumping capacitor Cp become the power supply voltage VCC and the ground voltage VSS, respectively.

그리고, 동작구간으로 들어가면, 상기 제2 신호(CNT2)는 저전위로 인가하여 상기 엔모스 트랜지스터(NM2)는 턴오프시키고 상기 제1 신호(CNT1)은 고전위로 인가하여 상기 엔모스 트랜지스터(NM3)는 턴온시켜 상기 제2 노드(N2)의 전압 레벨을 접지전압(VSS)에서 백-바이어스 전압(VBB)로 만든다.When entering the operation period, the second signal CNT2 is applied at a low potential to turn off the NMOS transistor NM2 and the first signal CNT1 is applied at a high potential, thereby providing the NMOS transistor NM3. The voltage level of the second node N2 is turned on to make the back-bias voltage VBB from the ground voltage VSS.

그 후, 상기 발진신호(OSC)가 고전위가 되면, 상기 엔모스 트랜지스터(NM1)를 통해 제1 노드(N1)가 접지전압(VSS)으로 하강됨에 따라 상기 펌핑커패시터(Cp)를 통해 커플링(coupling) 영향을 받은 상기 제2 노드(N2)의 전압도 하강하게 된다.Thereafter, when the oscillation signal OSC becomes high potential, the first node N1 is lowered to the ground voltage VSS through the NMOS transistor NM1 and coupled via the pumping capacitor Cp. The voltage of the second node N2 affected by the coupling is also decreased.

따라서, 상기 제2 노드(N2)의 전압이 하강됨에 따라 상기 백-바이어스 전압(VBB)은 더 낮은 전압 레벨로 펌핑된다.Thus, as the voltage of the second node N2 drops, the back-bias voltage VBB is pumped to a lower voltage level.

이때, 상기 제2 노드(N2)와 백-바이어스 전압(VBB)의 레벨 변화 폭은 상기 백-바이어스 전압(VBB)에 걸린 게이트 커패시턴스(Gate capacitance) 및 접합 커패시턴스(Junction Capacitance)등의 로드 커패시턴스값(Road Capacitance)과 상기 펌핑커패시터(Cp)의 용량에 의한 차지 쉐어(charge share)에 의해 결정된다.At this time, the level change width of the second node N2 and the back-bias voltage VBB is a load capacitance value such as a gate capacitance and a junction capacitance applied to the back-bias voltage VBB. (Road Capacitance) and the charge share (charge share) by the capacity of the pumping capacitor (Cp).

그리고, 상기 전압 레벨 검출부(10)는 상기 백-바이어스 전압(VBB)이 소정 전압 레벨이하로 떨어지면, 펌핑동작이 완료되었다고 판단하여 상기 제어신호(CTL)를 저전위로 출력하게 되고, 이에 상기 발진기(20)의 발진 동작을 중단함에 따라 상기 펌프(30)는 펌핑동작을 중단하게 된다.When the back-bias voltage VBB falls below a predetermined voltage level, the voltage level detector 10 determines that the pumping operation is completed, and outputs the control signal CTL at a low potential. As the oscillation operation of 20 is stopped, the pump 30 stops the pumping operation.

상기와 같이 종래의 기술에 있어서 트리플 웰(Triple Well) 구조가 되었을 경우, 코어 회로의 엔-웰(N-Well)의 래치업(latch-up)을 방지하기 위하여 사용하는 승압전압과 피-웰(P-Well)의 바이어스인 백-바이어스 전압간의 접합커패시턴스값이 증가되는 문제점이 있었다.As described above, in the conventional technology, when a triple well structure is used, a boost voltage and a p-well used to prevent latch-up of an N-well of a core circuit are used. There was a problem in that the junction capacitance value between the back-bias voltage which is a bias of (P-Well) is increased.

또한, 상기 승압전압과 백-바이어스 전압이 내부 전압으로 인가되어 동작시 상기 승압전압이 상승시 상기 백-바이어스 전압도 함께 상승함과 아울러 상기 백-바이어스 전압이 하강함에 따라 상기 승압전압이 함께 하강하는 커플링 현상에 따라 계속적으로 백바이어스 펌프와 승압전압 펌프가 구동됨에 따라 불필요한 전력을 소모하고, 또한, 대기 전류(stndby-current) 소모로 인하여 동작이 빠른 전압 검출 수단을 사용할 수 없으므로 전체적인 동작속도가 늦어지는 문제점이 있었다.In addition, the boosted voltage and the back-bias voltage are applied as an internal voltage, and when the boosted voltage rises during operation, the back-bias voltage also increases, and as the back-bias voltage falls, the boosted voltage decreases together. According to the coupling phenomenon, the back bias pump and the boosted voltage pump are continuously driven, consuming unnecessary power. Also, the fast operation of the voltage detection means cannot be used due to the consumption of standby current (stndby-current). There was a problem of being delayed.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창안한 것으로, 파워업 수행 이전에는 전원전압을 사용하고, 그 후에는 승압전압을 사용하여 상기 백-바이어스 전압을 펌핑함으로써, 상기 승압전압과 백-바이어스 전압 간의 간섭을 최소화되도록 한 백-바이어스 전압 발생회로를 제공함에 그 목적이 있다.Accordingly, the present invention has been devised to solve the above-mentioned conventional problems, by using a power supply voltage before performing power-up, and then boosting the back-bias voltage by using a boost voltage, thereby boosting the boost voltage. It is an object of the present invention to provide a back-bias voltage generating circuit which minimizes interference between the back-bias voltage and the back-bias voltage.

도 1은 종래 백-바이어스 전압 발생회로의 구성을 보인 블록도.1 is a block diagram showing the configuration of a conventional back-bias voltage generation circuit.

도 2는 도 1에서 펌프의 구성을 보인 회로도.2 is a circuit diagram showing a configuration of a pump in FIG.

도 3은 도 1에서 승압전압과 백-바이어스 전압의 파형을 보인 파형도.FIG. 3 is a waveform diagram illustrating waveforms of a boosted voltage and a back-bias voltage in FIG. 1. FIG.

도 4는 본 발명 백-바이어스 전압 발생회로의 구성을 보인 블록도.Figure 4 is a block diagram showing the configuration of the back-bias voltage generation circuit of the present invention.

도 5는 도 4에서 펌프의 구성을 보인 회로도.5 is a circuit diagram showing the configuration of a pump in FIG.

도 6은 도 4에서 스위칭부의 구성을 보인 회로도.6 is a circuit diagram illustrating a configuration of a switching unit in FIG. 4.

***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***

100 : 전압 레벨 검출부110 : 발진기100: voltage level detection unit 110: oscillator

120 : 펌프130 : 선택부120: pump 130: selection

상기와 같은 목적을 달성하기 위한 본 발명의 구성은 백-바이어스 전압을 검출하여 원하는 전압 레벨이상이면 제어 신호를 출력하는 전압레벨 검출부와; 상기 전압레벨 검출부의 제어 신호를 입력받아 그에 따라 발진 신호를 생성하는 발진기와; 파워업 신호에 의해 승압전압과 전원전압을 선택하여 출력하는 선택부와; 상기 발진기의 발진 신호를 입력받아 상기 선택부의 출력전압을 이용하여 음으로 펌핑하는 펌프로 구성하여 된 것을 특징으로 한다.The configuration of the present invention for achieving the above object comprises a voltage level detection unit for detecting the back-bias voltage and outputs a control signal if the desired voltage level or more; An oscillator for receiving a control signal of the voltage level detector and generating an oscillation signal accordingly; A selection unit which selects and outputs a boosted voltage and a power supply voltage according to a power-up signal; It is characterized by consisting of a pump for receiving the oscillation signal of the oscillator and pumping negatively using the output voltage of the selector.

상기 선택부는 각각 승압전압과 파워업 신호를 게이트에 인가받아 전원전압을 공급하는 엔모스 및 피모스 트랜지스터로 구성하여 된 것을 특징으로 한다.The selector may include an NMOS and a PMOS transistor configured to supply a power supply voltage by applying a boosted voltage and a power-up signal to the gate, respectively.

이하, 본 발명에 따른 일실시예에 대한 동작과 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings, the operation and effect of an embodiment of the present invention will be described in detail.

도 4는 본 발명 백-바이어스 전압 발생회로의 구성을 보인 블록도로서, 이에 도시한 바와 같이 백-바이어스 전압(VBB)을 검출하여 원하는 전압 레벨이상이면 제어 신호(CTL)를 출력하는 전압레벨 검출부(100)와; 상기 전압레벨 검출부(100)의 제어 신호(CTL)를 입력받아 그에 따라 발진 신호(Oscillation Signal)(OSC)를 생성하는 발진기(110)와; 파워업 신호(PWRUP)에 의해 승압전압(VPP)과 전원전압(VCC)을 선택하여 출력하는 선택부(130)와; 상기 발진기(110)의 발진 신호(OSC)를 입력받아 상기 선택부(130)의 출력전압을 이용하여 음(-)으로 펌핑하는 펌프(120)로 구성한다.4 is a block diagram showing the configuration of the back-bias voltage generation circuit of the present invention. As shown in FIG. 4, the voltage-level detection unit detects the back-bias voltage VBB and outputs a control signal CTL when the voltage is above a desired voltage level. 100; An oscillator 110 which receives a control signal CTL of the voltage level detector 100 and generates an oscillation signal OSC accordingly; A selection unit 130 for selecting and outputting a boosted voltage VPP and a power supply voltage VCC according to a power-up signal PWRUP; The pump 120 is configured to receive an oscillation signal OSC of the oscillator 110 and pump the pump negatively using the output voltage of the selector 130.

상기 펌프(120)의 구성은 도 5와 같이 상기 선택부(130)의 출력전압과 접지전압(VSS)사이에 직렬연결되어 상기 발진기(110)의 발진 신호(OSC)를 게이트에 공통으로 입력받아 도통제어되는 피모스 및 엔모스 트랜지스터(PM1)(NM1)와; 상기 피모스 및 엔모스 트랜지스터(PM1)(NM1)의 공통 드레인인 제1 노드(N1)에 접속한 펌핑 커패시터(Cp)와; 상기 펌핑 커패시터(Cp)의 타측인 제2 노드(N2)를 제2 신호(CNT2)에 의해 접지시키는 엔모스 트랜지스터(NM2)와; 상기 제2 노드(N2)를 제1 신호(CNT2)에 의해 백-바이어스 전압(VBB)으로 연결하는 엔모스 트랜지스터(NM3)로 구성한다.The configuration of the pump 120 is connected in series between the output voltage of the selector 130 and the ground voltage (VSS) as shown in Figure 5 to receive the oscillation signal (OSC) of the oscillator 110 in common PMOS and NMOS transistors PM1 and NM1 that are electrically controlled; A pumping capacitor Cp connected to a first node N1 which is a common drain of the PMOS and NMOS transistors PM1 and NM1; An NMOS transistor NM2 for grounding the second node N2, which is the other side of the pumping capacitor Cp, by a second signal CNT2; The second node N2 is configured as an NMOS transistor NM3 that connects the second node N2 to the back-bias voltage VBB by the first signal CNT2.

상기 선택부(130)는 도 6에 도시한 바와 같이 병렬 연결되어 각각 승압전압(VPP)과 파워업 신호(PWRUP)를 게이트에 인가받아 도통 제어되는 엔모스 및 피모스 트랜지스터(NM4)(PM2)로 구성하며, 이와 같이 구성한 본 발명에 따른 동작과정을 상세히 설명한다.As shown in FIG. 6, the selector 130 is connected in parallel to each other so that the NMOS and PMOS transistors NM4 and PM2 are electrically controlled by applying a boost voltage VPP and a power-up signal PWRUP to the gate, respectively. The operation process according to the present invention configured as described above will be described in detail.

우선, 전압레벨 검출부(100)는 펌프(120)에서 출력되는 백-바이어스 전압(VBB)의 전압 레벨을 검출하여 원하는 전압 레벨 이상인 경우, 제어신호(CTL)을 고전위로 발진기(110)로 인가하고, 상기 고전위 제어신호(CTL)을 인가받은 상기 발진기(110)는 그에 따라 발진신호(OSC)를 출력한다.First, the voltage level detector 100 detects a voltage level of the back-bias voltage VBB output from the pump 120 and applies the control signal CTL to the oscillator 110 at high potential when the voltage level is higher than or equal to a desired voltage level. The oscillator 110 receiving the high potential control signal CTL outputs an oscillation signal OSC accordingly.

그리고, 상기 발진기(110)의 발진 신호(OSC)가 저전위인 구간에서 펌프(130)내 피모스 트랜지스터(PM1)은 턴온되나 엔모스 트랜지스터(NM1)은 턴오프되므로, 제1 노드(N1)의 전압은 상기 피모스 트랜지스터(PM1)를 통해 선택부(130)에서 인가되는 전압이 된다.In addition, the PMOS transistor PM1 in the pump 130 is turned on but the NMOS transistor NM1 is turned off in the period where the oscillation signal OSC of the oscillator 110 has a low potential, so that the first node N1 The voltage becomes a voltage applied by the selector 130 through the PMOS transistor PM1.

여기서, 상기 선택부(130)는 파워업(power up)이 끝나기 전에는 승압전압(VPP)이 전원전압(VCC)보다 낮기 때문에 파워업 신호(PWRUP)를 저전위로 인가하여 상기 전원전압(VCC)을 상기 피모스 트랜지스터(PM1)를 통해 상기 제1 노드(N1)으로 공급하고, 상기 승압전압(VPP)이 전원전압(VCC)보다 높아지면, 상기 파워업 신호(PWRUP)를 고전위로 인가하여 상기 승압전압(VPP)를 상기 제1 노드(N1)으로 공급한다.Here, since the voltage booster voltage VPP is lower than the power supply voltage VCC, the selector 130 applies a power-up signal PWRUP at a low potential to apply the power supply voltage VCC before the power-up ends. When the voltage supply voltage VPP is higher than the power supply voltage VCC, the power-up signal PWRUP is applied at high potential to supply voltage to the first node N1 through the PMOS transistor PM1. The voltage VPP is supplied to the first node N1.

그리고, 제2 신호(CNT2)가 고전위로 인가받은 엔모스 트랜지스터(NM2)가 턴온되나, 제1 신호(CNT1)를 저전위로 인가받은 엔모스 트랜지스터(NM3)는 턴오프됨에 따라 제2 노드(N2)의 전압은 상기 엔모스 트랜지스터(NM2)를 통해 접지전압(VSS)이 된다.The NMOS transistor NM2 to which the second signal CNT2 is applied at high potential is turned on, but the NMOS transistor NM3 to which the first signal CNT1 is applied to the low potential is turned off, thereby turning on the second node N2. ) Becomes a ground voltage VSS through the NMOS transistor NM2.

그리고, 동작구간으로 들어가면, 상기 제2 신호(CNT2)는 저전위로 인가하여 상기 엔모스 트랜지스터(NM2)는 턴오프시키고 상기 제1 신호(CNT1)은 고전위로 인가하여 상기 엔모스 트랜지스터(NM3)는 턴온시켜 상기 제2 노드(N2)의 전압 레벨을 접지전압(VSS)에서 백-바이어스 전압(VBB)로 만든다.When entering the operation period, the second signal CNT2 is applied at a low potential to turn off the NMOS transistor NM2 and the first signal CNT1 is applied at a high potential, thereby providing the NMOS transistor NM3. The voltage level of the second node N2 is turned on to make the back-bias voltage VBB from the ground voltage VSS.

그 후, 상기 발진신호(OSC)가 고전위가 되면, 상기 엔모스 트랜지스터(NM1)를 통해 제1 노드(N1)가 접지전압(VSS)으로 하강됨에 따라 펌핑커패시터(Cp)에 의한 커플링 영향을 받은 상기 제2 노드(N2)의 전압도 하강한다.Thereafter, when the oscillation signal OSC becomes a high potential, the coupling effect of the pumping capacitor Cp as the first node N1 falls to the ground voltage VSS through the NMOS transistor NM1. The voltage of the second node N2 that is received is also lowered.

따라서, 상기 제2 노드(N2)의 전압이 하강됨에 따라 상기 백-바이어스 전압(VBB)은 더 낮은 전압 레벨로 펌핑한다.Therefore, as the voltage of the second node N2 decreases, the back-bias voltage VBB pumps to a lower voltage level.

이때, 상기 제1 노드(N1)의 전압 차가 클수록 상기 백-바이어스 전압(VBB)이 더 낮은 전압 레벨로 펌핌되므로, 상기 선택부(130)에서 상기 피모스 트랜지스터(PM1)를 통해 제1 노드(N1)에 공급되는 전압이 높을수록 상기 백-바이어스 전압(VBB)은 더 낮은 전압 레벨로 펌핑한다In this case, as the voltage difference between the first node N1 increases, the back-bias voltage VBB is pumped to a lower voltage level, and thus, the selector 130 makes the first node (P1) through the PMOS transistor PM1. The higher the voltage supplied to N1), the lower the back-bias voltage VBB pumps to a lower voltage level.

그러므로, 상기 선택부(130)에서 공급되는 승압 전압(VPP)의 레벨이 높을 때는 백-바이어스 전압 발생 회로의 펌핑 동작이 크게 일어나서 상기 승압 전압(VPP)이 커플링을 강하게 받아 레벨 강하가 크게 발생하고, 상기 승압 전압(VPP)의 레벨이 낮을 때는 펌핑 동작이 작게 일어나서 커플링을 적게 받아 레벨 강하가 작아진다.Therefore, when the level of the boosted voltage VPP supplied from the selector 130 is high, the pumping operation of the back-bias voltage generation circuit occurs largely so that the boosted voltage VPP receives the coupling strongly and a large level drop occurs. In addition, when the level of the boosted voltage VPP is low, the pumping operation occurs small, so that the coupling decreases and the level drop becomes small.

그리고, 상기 전압 레벨 검출부(100)는 상기 백-바이어스 전압(VBB)이 소정 전압 레벨이하로 떨어지면, 펌핑동작이 완료되었다고 판단하여 상기 제어신호(CTL)를 저전위로 출력하고, 이에 상기 발진기(110)의 발진 동작을 중단함에 따라 상기 펌프(120)는 펌핑동작을 중단한다.When the back-bias voltage VBB falls below a predetermined voltage level, the voltage level detector 100 determines that the pumping operation is completed, and outputs the control signal CTL at a low potential, thereby the oscillator 110. The pump 120 stops the pumping operation by stopping the oscillation operation of.

상기에서 상세히 설명한 바와 같이, 본 발명은 파워업 수행 이전에는 전원전압을 사용하고, 그 후에는 승압전압을 사용하여 상기 백-바이어스 전압을 펌핑함에 따라 상기 승압전압과 백-바이어스 전압 간의 간섭을 최소화하여 백바이어스 펌프의 불필요한 구동을 방지하여 전력 소모를 최소화하고, 이에 따라 대기 전류 소모를 최소화하여 전체적인 동작속도가 향상되는 효과가 있다.As described in detail above, the present invention minimizes the interference between the boosted voltage and the back-bias voltage by using a power supply voltage before performing power-up and then pumping the back-bias voltage using a boosted voltage. Therefore, the power consumption is minimized by preventing unnecessary driving of the back bias pump, and thus the overall operating speed is improved by minimizing standby current consumption.

Claims (3)

백-바이어스 전압을 검출하여 원하는 전압 레벨이상이면 제어 신호를 출력하는 전압레벨 검출부와; 상기 전압레벨 검출부의 제어 신호를 입력받아 그에 따라 발진 신호를 생성하는 발진기와; 파워업 신호에 의해 승압전압과 전원전압을 선택하여 출력하는 선택부와; 상기 발진기의 발진 신호를 입력받아 상기 선택부의 출력전압을 이용하여 음으로 펌핑하는 펌프로 구성하여 된 것을 특징으로 하는 백-바이어스 전압 발생 회로.A voltage level detector for detecting a back-bias voltage and outputting a control signal when the voltage is higher than or equal to a desired voltage level; An oscillator for receiving a control signal of the voltage level detector and generating an oscillation signal accordingly; A selection unit which selects and outputs a boosted voltage and a power supply voltage according to a power-up signal; And a pump configured to receive an oscillation signal of the oscillator and to pump the pump negatively using the output voltage of the selector. 제1항에 있어서, 상기 선택부는 병렬 연결되어 각각 승압전압과 파워업 신호를 게이트에 인가받아 도통제어되는 엔모스 및 피모스 트랜지스터로 구성하여 된 것을 특징으로 하는 백-바이어스 전압 발생 회로.2. The back-bias voltage generator circuit of claim 1, wherein the selector comprises an NMOS and PMOS transistor connected in parallel to each other to receive a boosted voltage and a power-up signal to the gate to control conduction. 제1항에 있어서, 상기 펌프는 파워업 수행 이전에는 전원전압을 입력받아 백-바이어스 전압을 음으로 펌핑하고, 그 후에는 승압전압을 입력받아 상기 백-바이어스 전압을 음으로 펌핑하도록 한 것을 특징으로 하는 백-바이어스 전압 발생 회로.The pump of claim 1, wherein the pump receives a power supply voltage to negatively pump a back-bias voltage, and then receives a boosted voltage to negatively pump the back-bias voltage. Back-bias voltage generation circuit.
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