KR20000047259A - Apparatus for mapping identically structured block addresses in communication system - Google Patents
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Abstract
Description
본 발명은 통신시스템에서 프로세서의 어드레스 매핑에 관한 것으로, 특히 다수의 기능블록이 동일한 구조로 된 시스템에서 각 기능블럭의 장치별로 동일한 어드레스를 할당함으로써 제어데이터 코딩시에 다수의 기능블록에 대하여 동일한 코드를 사용할 수 있도록 된 통신시스템에서 동일구조의 블록 어드레스 매핑장치에 관한 것이다.The present invention relates to an address mapping of a processor in a communication system. In particular, in a system having a plurality of functional blocks having the same structure, the same code is assigned to a plurality of functional blocks when coding control data by allocating the same address for each device of each functional block. It relates to a block address mapping apparatus of the same structure in a communication system that can be used.
현재에는 산업발달등으로 인한 자동화 및 고속화 추세에 부응하여 데이터통신 분야의 부가기능 요구가 점차 다양해지고 있으며, 이러한 데이터통신의 서비스질을 향상시키기 위해 연구가 다각도로 이루어지고 있다.At present, in response to the trend of automation and high speed due to industrial development, the demand for additional functions in the data communication field is gradually diversified, and researches are being conducted at various angles to improve the service quality of the data communication.
또한, 일반적으로 하나의 시스템 또는 단말기를 구동하기 위해서는 각 구성들을 유기적으로 결합시키기 위한 별도의 제어요소를 구비하게 되는 바, 이는 통상적으로 프로세서를 통해서 관장처리되게 된다.Also, in general, in order to drive one system or terminal, a separate control element for organically combining the components is provided, which is typically managed through a processor.
도1은 일반적인 통신시스템의 구성을 나타낸 블록구성도로서, 참조번호 11은 다수의 기능블록(13) 각 장치(131)에 대하여 서로 다른 어드레스를 지정함과 더불어 각 장치(131)를 선택 및 제어하기 위한 제어데이터와 데이터를 송출하는 프로세서이고, 12는 상기 프로세서(11)를 통해 지정되는 다수의 기능블록(13) 각 장치(131)에 대한 어드레스를 도2에 도시된 바와 같이 각 데이터 영역을 저장함과 더불어 프로세서(11)로부터 송출되는 소정의 장치(131)를 선택 제어하기 위한 제어데이터를 인가받아 디코딩하여 해당 장치(131)를 어드레싱하는 어드레스 디코더이다.1 is a block diagram showing the configuration of a general communication system. Reference numeral 11 designates a different address for each device 131 of a plurality of functional blocks 13 and selects and controls each device 131. 12 is a processor for transmitting control data and data, and 12 denotes an address for each device 131 of the plurality of functional blocks 13 designated by the processor 11, as shown in FIG. It is an address decoder that receives and decodes control data for selectively controlling a predetermined device 131 transmitted from the processor 11 and stores the addressed device 131.
또한, 참조번호 13은 동일한 구조로 된 다수의 기능블록(13: 131∼13N)으로서, 상기 어드레스 디코더(12)에 의해 어드레싱되며 프로세서(11)에 의해 송출되는 데이터를 근거로 해당 기능을 수행하는 다수의 장치(131: 1311∼131N)로 구성되어 있다. 그리고, 상기 프로세서(11)와 어드레스 디코더(12) 및 다수의 장치(131) 등은 콘트롤버스(Control)버스, 어드레스(Address)버스, 데이터(Data)버스를 통해서 각각 연결되어 구성된다.Further, reference numeral 13 denotes a plurality of functional blocks 13: 13 1 to 13 N having the same structure, and the corresponding function is based on data addressed by the address decoder 12 and transmitted by the processor 11. It consists of a plurality of devices 131 (131 1 to 131 N ) to perform. The processor 11, the address decoder 12, the plurality of devices 131, and the like are connected to each other through a control bus, an address bus, and a data bus.
상기 구성으로 된 통신시스템에 의하면 프로세서(11)는 초기화 과정을 통해 상기 각 장치(131)에 대하여 어드레스를 지정하여 어드레스 디코더(12)의 각 데이터 영역으로 지정된 어드레스를 저장함과 더불어 자체적으로 도시되지 않은 소정의 메모리 맵 테이블을 통해 저장하게 된다.According to the communication system having the above configuration, the processor 11 assigns an address to each device 131 through an initialization process, stores an address assigned to each data area of the address decoder 12, and is not shown by itself. It is stored through a predetermined memory map table.
이후, 상기한 상태에서 프로세서(11)는 동작프로그램을 근거로 상기 각 장치(131)의 동작을 제어하기 위한 제어데이터 및 데이터를 콘트롤버스와 데이터버스를 통해 송출하게 된다. 여기서, 상기 프로세서(11)는 소정의 장치(131)를 어드레싱하기 위해 해당 장치(131)의 어드레스를 제어데이터 예컨대 코드데이터로 송출하게 된다.Then, in the above state, the processor 11 transmits control data and data for controlling the operation of each device 131 based on the operation program through the control bus and the data bus. In this case, the processor 11 transmits the address of the device 131 as control data, for example, code data, to address the predetermined device 131.
이어, 상기 어드레스 디코더(12)는 콘트롤버스를 통해 프로세서(11)로부터 송출된 소정의 장치(131)를 선택하기 위한 제어데이터를 인가받아 이 제어데이터를 디코딩하여 해당 장치(131)를 어드레싱하게 된다. 그리고, 상기 각 장치(131)는 어드레스 디코더(12)로부터 어드레싱되는 경우에는 데이터버스를 통해 송출되는 데이터를 인가받아 해당 기능을 수행하게 된다.Subsequently, the address decoder 12 receives control data for selecting a predetermined device 131 sent from the processor 11 through the control bus, decodes the control data, and addresses the corresponding device 131. . When the device 131 is addressed from the address decoder 12, the device 131 receives the data transmitted through the data bus to perform a corresponding function.
한편, 일반적인 통신시스템은 상기한 바와 같이 다수의 기능블록(13) 각 장치(131)의 구조가 동일한 경우에도 프로세서(11)는 각 장치(131)마다 서로 다른 어드레스를 매핑하여 해당 장치(131)를 선택 및 제어하도록 되어 있다.On the other hand, in the general communication system, even when the structure of each device 131 of the plurality of functional blocks 13 is the same as described above, the processor 11 maps a different address for each device 131 to correspond to the corresponding device 131. To select and control.
그런데, 상기 통신시스템의 기능 추가로 인한 해당 기능블록(13)이 추가되거나 해당 각 장치(13)가 추가되는 경우에는 어드레스 디코더(12)의 데이터 영역을 확장하게 됨은 물론이고, 각 장치(131)마다 서로 다른 어드레스가 매핑되어 있기 때문에 통신시스템의 개발단계에서 각 장치(131)의 잦은 변경이 발생하는 경우에는 어드레스 디코더(12)의 어드레스 할당된 내용을 계속해서 변경하게 되는 불편함이 있었다.However, when the corresponding function block 13 is added or the respective devices 13 are added due to the addition of the function of the communication system, the data area of the address decoder 12 is extended, as well as each device 131. Since different addresses are mapped to each other, it is inconvenient to continuously change the address assignment of the address decoder 12 when frequent changes of the devices 131 occur in the development stage of the communication system.
이에, 본 발명은 상기한 사정을 감안하여 창출된 것으로 다수의 기능블록이 동일한 구조로 된 시스템에서 각 기능블록의 장치별로 동일한 어드레스를 할당함으로써 제어데이터 코딩시에 기능블럭 별로 동일한 코드를 사용할 수 있도록 된 통신시스템에서 동일구조의 블록 어드레스 매핑장치를 제공함에 그 목적이 있다.Accordingly, the present invention was created in view of the above-described circumstances, so that in the system having a plurality of functional blocks having the same structure, the same code is assigned to each device of each functional block so that the same code can be used for each functional block when coding control data. It is an object of the present invention to provide a block address mapping apparatus having the same structure in a conventional communication system.
도1은 일반적인 동일한 구조의 기능블록이 구비된 통신시스템의 내부구성을 개략적으로 나타낸 블록구성도.Figure 1 is a block diagram schematically showing the internal configuration of a communication system having a functional block of the same general structure.
도2는 도1에 도시된 어드레스 디코더(12)의 어드레스 맵도.FIG. 2 is an address map diagram of the address decoder 12 shown in FIG.
도3은 본 발명의 1 실시예에 따른 통신시스템에서 동일구조의 블록 어드레스 매핑장치의 구성을 나타낸 블록구성도.3 is a block diagram showing the configuration of a block address mapping apparatus of the same structure in a communication system according to an embodiment of the present invention;
도4는 도3에 도시된 기능블록 어드레스 디코더(32)의 어드레스 맵도.4 is an address map diagram of the functional block address decoder 32 shown in FIG.
*** 도면의 주요 부분에 대한 부호의 설명 ****** Explanation of symbols for the main parts of the drawing ***
11, 31 : 프로세서, 12 : 어드레스 디코더,11, 31: processor, 12: address decoder,
131∼13N, 341∼34N: 기능블록, 13 1 ~13 N, 34 1 ~34 N: a functional block,
131A∼131E, 341A∼341E: 장치,131 A- 131 E , 341 A- 341 E : Apparatus,
32 : 프로세서 어드레스 디코더, 33 : 기능블록선택기,32: processor address decoder, 33: function block selector,
351∼35N: 기능블록 어드레스 디코더.35 1 to 35 N : Function block address decoder.
상기한 목적을 실현하기 위한 본 발명에 따른 통신시스템에서 동일구조의 블록 어드레스 매핑장치는 동일한 구조로 된 다수의 기능블록을 구비하는 통신시스템에 있어서; 상기 다수의 기능블록 각 장치들에 대하여 동일한 어드레스를 할당하여 기능블록 어드레스 디코더의 데이터 영역에 저장함과 더불어 기능블록선택수단의 어드레스를 할당하여 프로세서 어드레스 디코더의 데이터 영역에 저장하고 소정의 기능블록을 선택하기 위한 제어데이터와 기능블록 번호데이터를 송출한 후 소정의 장치를 선택 제어하기 위한 제어데이터를 송출제어하는 프로세서와, 상기 프로세서로부터 기능블록선택수단을 선택하기 위한 제어데이터를 인가받아 이를 디코딩하여 기능블록선택수단을 어드레싱하는 프로세서 어드레스 디코더, 상기 프로세서 어드레스 디코더에 의해 어드레싱되며 프로세서로부터 송출되는 기능블록 번호데이터를 근거로 기능블록선택신호를 송출하는 기능블록선택수단 및, 상기 기능블록선택수단으로부터 송출되는 기능블록선택신호에 의해 인에이블되고 프로세서로부터 송출되는 소정의 장치를 선택 제어하기 위한 제어데이터가 인가되면 이를 디코딩하여 선택된 장치를 어드레싱하는 다수의 기능블록 어드레스 디코더를 포함하여 구성된 것을 특징으로 한다.In the communication system according to the present invention for realizing the above object, a block address mapping apparatus having the same structure includes a communication system having a plurality of functional blocks having the same structure; The same address is allocated to each of the plurality of functional block devices and stored in the data area of the functional block address decoder, and the address of the functional block selecting means is allocated and stored in the data area of the processor address decoder to select a predetermined functional block. A processor for transmitting and controlling control data for selecting and controlling a predetermined device after transmitting control data and function block number data for receiving the control data, and receiving control data for selecting a function block selecting means from the processor and decoding the same. From a processor address decoder for addressing block selection means, function block selection means for sending a function block selection signal based on the function block number data addressed by the processor address decoder, and from the function block selection means; And a plurality of functional block address decoders which decode the control data for selecting and controlling a predetermined device which is enabled by the transmitted functional block selection signal and is controlled from the processor. .
또한, 다수의 기능블록 어드레스 디코더는 기능블록선택수단과 각각 직렬로 결합된 것을 특징으로 한다. 그리고, 프로세서 어드레스 디코더는 프로세서에 의해 할당된 기능블록선택수단의 어드레스를 데이터 영역에 저장하고, 상기 기능블록 어드레스 디코더는 프로세서에 의해 할당된 다수의 기능블록 각 장치들의 동일한 어드레스를 각 데이터 영역에 저장하는 것을 특징으로 한다.In addition, the plurality of functional block address decoders may be coupled in series with the functional block selecting means. The processor address decoder stores the address of the functional block selection means allocated by the processor in the data area, and the functional block address decoder stores the same addresses of the respective functional block devices allocated by the processor in each data area. Characterized in that.
즉, 상기한 구성으로 된 본 발명에 의하면, 프로세서가 동일한 기능을 수행하는 다수의 기능블록의 각 장치들에 대하여 동일한 어드레스를 할당하고 소정의 기능블록을 인에이블시키는 기능블록선택기를 어드레싱함과 더불어 소정의 장치를 선택 제어하는 제어데이터를 송출하게 된다. 이후, 다수의 기능블록 내에 구비된 기능블록 어드레스 디코더는 기능블록선택기로부터 인에이블되며 프로세서로부터 송출되는 소정의 장치를 선택 제어하기 위한 제어데이터를 디코딩하여 해당 장치를 어드레싱하게 된다. 그리고, 상기 선택된 기능블록의 해당 장치는 기능블록 어드레스 디코더로부터 어드레싱되면 프로세서로부터 송출되는 각종 데이터를 수신하여 이를 근거로 해당 기능을 수행하게 된다.That is, according to the present invention having the above-described configuration, the processor allocates the same address to each device of the plurality of functional blocks performing the same function and addresses the functional block selector for enabling the predetermined functional block. Control data for selectively controlling a predetermined device is transmitted. Subsequently, the functional block address decoder provided in the plurality of functional blocks decodes control data for selectively controlling a predetermined device which is enabled from the functional block selector and is sent from the processor to address the corresponding device. When the corresponding device of the selected functional block is addressed from the functional block address decoder, the apparatus receives various data transmitted from the processor and performs the corresponding function based on the data.
따라서, 동일한 구조로 된 다수의 기능블록을 제어하는 프로세서는 해당 기능블록의 각 장치별로 동일한 어드레스를 할당함으로써 제어데이터의 코딩에 있어 기능블록별로 동일한 코드를 사용할 수 있게 된다.Therefore, a processor controlling a plurality of functional blocks having the same structure may use the same code for each functional block in coding control data by allocating the same address for each device of the functional block.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention.
도3은 본 발명의 1 실시예에 따른 통신시스템에서 동일한 구조의 기능블록에 대한 어드래스 매핑장치의 구성을 나타낸 블록구성도로서, 도3에서 도1에 도시된 장치와 동일한 기능을 수행하는 부분에 대해서는 동일한 참조부호를 부여하고 그 상세한 설명은 생략한다.FIG. 3 is a block diagram showing a configuration of an address mapping apparatus for a functional block having the same structure in a communication system according to an embodiment of the present invention. FIG. 3 shows a part performing the same function as the apparatus shown in FIG. Are denoted by the same reference numerals and detailed description thereof will be omitted.
도3에서, 참조번호 31은 시스템 전반을 제어하는 프로세서로서, 시스템 초기화시 다수의 기능블록(34) 각 장치(341)에 대하여 동일한 어드레스를 지정하고 이를 각 기능블록 어드레스 디코더(35)의 각 데이터 영역에 저장함과 더불어 동작프로그램에 따라 소정의 장치(131)를 제어하기 위한 제어데이터 및 데이터를 송출제어하게 된다. 그리고, 프로세서(31)는 시스템 초기화시 기능선택기(33) 및 도시되지 않은 다른 장치들에 대하여 각각 어드레스를 지정함과 이를 더불어 프로세서 어드레스 디코더(32)의 각 데이터 영역에 저장하게 된다.In FIG. 3, reference numeral 31 denotes a processor for controlling the system as a whole, and designates the same address for each device 341 of the plurality of function blocks 34 at system initialization and assigns the same address to each data of each function block address decoder 35. In addition to storing in the area, control data and data for controlling the predetermined device 131 are transmitted and controlled according to an operation program. The processor 31 assigns addresses to the function selector 33 and other devices not shown in the system initialization, and stores them in each data area of the processor address decoder 32.
또한, 도3에서 참조번호 32는 시스템 초기화시에 상기 프로세서(31)에 의해 지정되는 기능블록선택기(33)에 대한 어드레스를 데이터 영역에 저장함과 더불어 이를 근거로 프로세서(31)로부터 출력되는 기능블록선택기(33)를 선택 제어하기 위한 제어데이터 예컨대 코드데이터를 디코딩하여 기능블록선택기(33)를 어드레싱하는 프로세서 레지스터 디코더이고, 33은 상기 프로세서 레지스터 디코더(32)로부터 어드레싱되며 프로세서로부터 송출되는 소정의 기능블록(34)을 선택 제어하기 위한 데이터 예컨대 기능블록 번호를 인가받아 이를 근거로 해당 기능블록(34)을 인에이블시키기 위한 예컨대 기능블록선택신호를 송출하는 기능블록선택기로서, 이후에 설명할 각 기능블록 어드레스 디코더(35)가 직렬로 각각 결합되어 구성된다.In addition, in FIG. 3, reference numeral 32 denotes a function block output from the processor 31 on the basis of storing the address of the function block selector 33 designated by the processor 31 in the data area upon system initialization. A processor register decoder which decodes control data for selecting and controlling the selector 33, for example code data, to address the function block selector 33, and 33 is a predetermined function addressed from the processor register decoder 32 and transmitted from the processor. A function block selector that receives data for selecting and controlling a block 34, for example, a function block number, and transmits, for example, a function block selection signal for enabling the corresponding function block 34 on the basis of the function. The block address decoders 35 are configured in series with each other.
또한, 참조번호 34는 동일한 구조로 된 다수의 기능블록(34: 341∼34N)으로서, 상기 기능블록 어드레스 디코더(35)에 의해 어드레싱되며 프로세서(31)에 의해 송출되는 데이터를 근거로 해당 기능을 수행하는 다수의 장치(341: 3411∼341N)로 구성된다.Further, reference numeral 34 denotes a plurality of functional blocks 34: 34 1 to 34 N having the same structure, which are addressed based on data addressed by the functional block address decoder 35 and transmitted by the processor 31. It is composed of a plurality of devices 341: 341 1 to 341 N that perform a function.
그리고, 도3에서 참조번호 35는 상기 기능블록선택기(33)으로부터 송출되는 기능블록선택신호에 따라 인에이블되는 기능블록 레지스터 디코더로서, 시스템 초기화시 상기 프로세서(31)에 의해 지정되는 각 장치(35)에 대한 어드레스를 도4에 되시된 바와 같이 각 데이터 영역에 저장함고 더불어 프로세서(31)로부터 출력되는 소정의 장치(35)를 선택 제어하기 위한 제어데이터를 디코딩하여 해당 장치(35)를 어드레싱하게 된다. 또한, 기능블록 레지스터 디코더(33)의 최하위 데이터 영역에는 상기 기능블록선택기(33)로부터 송출되는 기능블록선택정보가 저장되게 된다.In FIG. 3, reference numeral 35 denotes a function block register decoder enabled according to a function block selection signal transmitted from the function block selector 33, and each device 35 designated by the processor 31 at system initialization. In addition to storing an address for each device in the data area as shown in FIG. 4, control data for selectively controlling a predetermined device 35 output from the processor 31 is decoded to address the corresponding device 35. do. In addition, the functional block selection information transmitted from the functional block selector 33 is stored in the lowest data area of the functional block register decoder 33.
이어, 상기한 구성으로 된 장치의 동작을 설명한다.Next, the operation of the device having the above configuration will be described.
우선, 상기 프로세서(31)는 시스템 초기화 과정을 통해 동일한 기능을 수행하는 각 기능블록(34)의 장치(341)들에 대하여 동일한 어드레스를 지정하고, 각 기능블록 어드레스 디코더(35)의 데이터 영역에 각 장치(341)의 어드레스를 저장함과 더불어 프로세서 어드레스 디코더(32)의 데이터 영역에 기능선택기(33)의 어드레스를 데이터 영역에 저장하는 등의 시스템 초기화를 실행하게 된다.First, the processor 31 assigns the same addresses to the devices 341 of each of the functional blocks 34 performing the same function through a system initialization process, and assigns the same addresses to the data area of each functional block address decoder 35. In addition to storing the address of each device 341, system initialization such as storing the address of the function selector 33 in the data area of the processor address decoder 32 is executed.
이후, 시스템 초기화가 완료된 상태에서 프로세서(31)는 동작프로그램을 근거로 다수의 기능블록(34) 각 장치(341)의 동작을 제어하게 되는 바, 프로세서(31)는 기능블록선택기(33)를 선택 제어하기 위한 제어데이터와 예컨대 기능블록 번호데이터를 송출한 후, 소정의 장치(341)를 선택 제어하기 위한 제어데이터 예컨대 코드데이터와 각 장치(341)의 해당 기능을 수행하는 각종 데이터를 송출하게 된다.Subsequently, in the state in which the system initialization is completed, the processor 31 controls the operation of each device 341 of the plurality of function blocks 34 based on the operation program, and the processor 31 selects the function block selector 33. After transmitting control data for selective control and function block number data, for example, control data for selective control of a predetermined device 341, for example code data, and various data for performing a corresponding function of each device 341 are transmitted. do.
이어, 프로세서 어드레스 디코더(32)는 상기 프로세서(31)로부터 송출되는 제어데이터를 인가받아 디코딩하여 기능블록선택기(33)를 어드레싱하고, 기능블록선택기(33)는 상기 프로세서 어드레스 디코더(32)로부터 어드레싱되면 프로세서(31)로부터 송출되는 예컨대 기능블록 번호데이터를 인가받아 이를 근거로 해당 기능블록(34) 내에 기능블록 어드레스 디코더(35)로 기능블록선택신호를 예컨대 로우 또는 하이레벨의 인에이블신호를 송출하게 된다.Subsequently, the processor address decoder 32 receives and decodes the control data transmitted from the processor 31 to address the functional block selector 33, and the functional block selector 33 is addressed from the processor address decoder 32. When the function block number data transmitted from the processor 31 is received, the function block selection signal is transmitted to the function block address decoder 35 in the corresponding function block 34 based on the function block number data. Done.
한편, 상기 기능블록선택기(33)에 의해 선택된 해당 기능블록(34)의 기능블록 어드레스 디코더(35)는 기능블록선택기(33)로부터 송출된 기능블록선택신호에 의해 인에이블되며 이 기능블록선택신호 즉, 프로세서(31)에 의해 송출된 예컨대 기능블록의 번호데이터를 최하위 데이터 영역에 기능블록선택정보로 저장하게 된다. 그리고, 상기 프로세서(31)로부터 송출되는 소정의 장치(341)를 선택 제어하기 위한 제어데이터를 인가받아 디코딩하여 해당 장치(241)를 어드레싱하게 된다.On the other hand, the functional block address decoder 35 of the corresponding functional block 34 selected by the functional block selector 33 is enabled by the functional block selection signal sent from the functional block selector 33, and this functional block selection signal That is, for example, the number data of the functional blocks sent by the processor 31 is stored as the functional block selection information in the lowest data area. Then, control data for selectively controlling the predetermined device 341 transmitted from the processor 31 is received and decoded to address the corresponding device 241.
이후, 상기 선택된 기능블록(34)의 해당 장치(341)는 기능블록 어드레스 디코더(35)로부터 어드레싱되면 상기 프로세서(31)로부터 송출되는 각종 데이터를 수신하여 이를 근거로 해당 기능을 수행하게 된다.Subsequently, when the corresponding device 341 of the selected functional block 34 is addressed from the functional block address decoder 35, the apparatus 341 receives various data transmitted from the processor 31 and performs the corresponding function based on the data.
즉, 상기한 실시예에 의하면 프로세서(31)는 동일한 기능을 수행하는 다수의 기능블록(34)의 각 장치(341)들에 대하여 동일한 어드레스를 할당하고 소정의 기능블록(34)을 인에이블시키는 기능블록선택기(33)를 어드레싱함과 더불어 소정의 장치(341)를 선택 제어하는 제어데이터를 송출하게 된다. 이후, 다수의 기능블록(34)내에 구비된 기능블록 어드레스 디코더(35)는 기능블록선택기(33)로부터 인에이블되며 프로세서(31)로부터 송출되는 소정의 장치(341)를 선택 제어하기 위한 제어데이터를 디코딩하여 해당 장치(341)를 어드레싱하게 된다. 그리고, 상기 선택된 기능블록(34)의 해당 장치(341)는 기능블록 어드레스 디코더(35)로부터 어드레싱되면 프로세서(31)로부터 송출되는 각종 데이터를 수신하여 이를 근거로 해당 기능을 수행하는 것을 특징으로 한다.That is, according to the above embodiment, the processor 31 allocates the same address to each device 341 of the plurality of function blocks 34 performing the same function and enables the predetermined function block 34. In addition to addressing the functional block selector 33, control data for selectively controlling a predetermined device 341 is transmitted. Thereafter, the function block address decoder 35 provided in the plurality of function blocks 34 is control data for selectively controlling a predetermined device 341 which is enabled from the function block selector 33 and is transmitted from the processor 31. The device 341 is decoded to address the corresponding device 341. In addition, when the corresponding device 341 of the selected functional block 34 is addressed from the functional block address decoder 35, the apparatus 341 receives various data transmitted from the processor 31 and performs a corresponding function based on the data. .
따라서, 본 발명은 동일한 구조로 된 다수의 기능블록을 제어하는 프로세서는 해당 기능블록의 각 장치별로 동일한 어드레스를 할당함으로써 제어데이터 코딩에 있어 기능블록별로 동일한 코드를 사용할 수 있게 된다.Therefore, according to the present invention, a processor controlling a plurality of functional blocks having the same structure can use the same code for each functional block in coding control data by allocating the same address for each device of the functional block.
또한, 본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형 실시할 수 있다.In addition, this invention is not limited to the said Example, It can variously deform and implement within the range which does not deviate from the technical summary of this invention.
이상 설명한 바와 같이 본 발명에 의하면, 다수의 기능블록이 동일한 구조로 된 시스템에서 프로세서는 각 기능블록의 장치들에 대하여 동일한 어드레스를 할당함으로써 제어데이터의 코딩에 있어 기능블록별로 동일한 코드를 사용할 수 있도록 된 통신시스템에서 동일구조의 블록 어드레스 매핑장치에 관한 것이다.As described above, according to the present invention, in a system having multiple functional blocks having the same structure, the processor allocates the same address to devices of each functional block so that the same code can be used for each functional block in coding control data. It relates to a block address mapping apparatus of the same structure in the communication system.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980064052A KR20000047259A (en) | 1998-12-31 | 1998-12-31 | Apparatus for mapping identically structured block addresses in communication system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980064052A KR20000047259A (en) | 1998-12-31 | 1998-12-31 | Apparatus for mapping identically structured block addresses in communication system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000047259A true KR20000047259A (en) | 2000-07-25 |
Family
ID=19570565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980064052A KR20000047259A (en) | 1998-12-31 | 1998-12-31 | Apparatus for mapping identically structured block addresses in communication system |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000047259A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100471616B1 (en) * | 2001-06-08 | 2005-03-08 | 유티스타콤코리아 유한회사 | Method and apparatus for providing high-speed packet data service via supplemental channel in is-95c cdma system |
-
1998
- 1998-12-31 KR KR1019980064052A patent/KR20000047259A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100471616B1 (en) * | 2001-06-08 | 2005-03-08 | 유티스타콤코리아 유한회사 | Method and apparatus for providing high-speed packet data service via supplemental channel in is-95c cdma system |
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| N231 | Notification of change of applicant | ||
| WITN | Withdrawal due to no request for examination |