KR20000046520A - Received digital data monitoring method - Google Patents

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Abstract

PURPOSE: A received digital data monitoring method is provided to precisely monitor whether input digital data is normal by using oscillation clocks of transition states of the input digital data. CONSTITUTION: A method comprises the steps of: initializing inner coefficient values(S1); inputting external clocks after initializing the inner coefficient values(S2); judging whether a logic value of the input digital value and a logic value of an inner variable is the same(S3); changing the logic value of the inner variable into the logic value of the input digital data if the logic value of the input digital data and the logic value of the inner variable are different(S4); and judging whether the inner coefficient value is higher than a certain coefficient reference value(S5).

Description

수신 디지탈 데이타의 감시 방법(METHOD FOR ERROR CHECKING RECEIVING DIGITAL SYGNAL)METHOD FOR ERROR CHECKING RECEIVING DIGITAL SYGNAL

본 발명은 디지탈 데이타를 수신하는 장치에 관한 것으로서, 더욱 상세하게는 디지탈 데이타의 수신 상태를 감시하는 방법에 관한 것이다.The present invention relates to an apparatus for receiving digital data, and more particularly, to a method for monitoring a reception state of digital data.

통상의 전송 시스템에서 수신측은 송신측의 디지탈 데이타가 정상적으로 수신되고 있는가를 감시할 필요가 있다. 이를 위하여 종래에는 멀티바이브레이터 등을 사용하고 있다. 즉, 입력 데이타들은 최소한의 데이타 변화 주기를 가지고 로우 또는 하이 레벨로 변화하므로 이 입력 데이타들을 멀티 바이브레이터의 클럭 단자에 인가하였다. 멀티 바이브레이터는 클럭 단자에 인가되는 데이타에 의하여 트리거되며, 트리거된 상태를 유지하는 시간은 내부 시정수에 따라 설정된다. 여기서, 클럭 단자에 인가되는 디지탈 데이타의 이상 예컨데 무입력 등의 상태가 설정된 내부 시정수 이상인 경우에는 멀티바이브레이터가 트리거되지 않는 바, 멀티바이브레이터의 출력 단자의 신호를 이용하여 디지탈 데이타의 이상 여부를 감지할 수 있다.In a normal transmission system, the receiving side needs to monitor whether the digital data of the transmitting side is normally received. To this end, a multivibrator or the like is conventionally used. That is, since the input data change to a low or high level with a minimum data change period, the input data is applied to the clock terminal of the multivibrator. The multivibrator is triggered by data applied to the clock terminal, and the time for maintaining the triggered state is set according to the internal time constant. Here, if the digital data applied to the clock terminal is abnormal, for example, when the state of no input or the like is higher than the set internal time constant, the multivibrator is not triggered. can do.

그러나, 이러한 종래의 방법은 멀티바이브레이터내의 시정수를 이용하기 때문에 디지탈 데이타의 이상 여부를 정확히 감시할 수 없다는 문제가 있다.However, this conventional method has a problem in that it is impossible to accurately monitor whether digital data is abnormal because the time constant in the multivibrator is used.

본 발명은 이러한 문제를 해결하기 위한 것으로서, 본 발명의 목적은 입력 디지탈 데이타의 이상 여부를 정확히 감시할 수 있는 방법을 제공하는데에 있다.SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and an object of the present invention is to provide a method for accurately monitoring an abnormality of input digital data.

이러한 목적을 달성하기 위하여 본 발명은, 입력 디지탈 데이타의 이상 여부를 감지하는 방법으로서, 내부 계수값을 초기화하는 단계와; 내부 계수값을 초기화한 후에 외부 클럭을 입력하는 단계와; 입력 디지탈 데이타의 로직값과 내부 변수의 로직값이 동일한가를 판단하는 단계와; 입력 디지탈 데이타의 로직값과 내부 변수의 로직값이 상이하면, 내부 변수의 로직값을 입력 디지탈 데이타의 로직값으로 변경하고, 내부 계수값을 초기화하는 단계로 진행하는 단계와; 입력 디지탈 데이타의 로직값과 내부 변수의 로직값이 동일하면, 내부 계수값을 증가시키는 단계와; 내부 계수값이 소정 계수 기준값 이상인가를 판단하는 단계와; 내부 계수값이 계수 기준값 이상이면, 입력 디지탈 데이타의 이상을 표시하고, 내부 계수값이 계수 기준값 이하이면, 외부 클럭을 입력하는 단계로 귀환하는 단계를 구비한다.In order to achieve the above object, the present invention provides a method for detecting an abnormality of input digital data, comprising: initializing an internal count value; Inputting an external clock after initializing the internal count value; Determining whether the logic value of the input digital data and the logic value of the internal variable are the same; If the logic value of the input digital data is different from the logic value of the internal variable, changing the logic value of the internal variable to the logic value of the input digital data and initializing the internal coefficient value; If the logic value of the input digital data is equal to the logic value of the internal variable, increasing the internal count value; Determining whether the internal count value is equal to or greater than a predetermined count reference value; And if the internal count value is equal to or greater than the count reference value, an abnormality of the input digital data is displayed.

도 1은 본 발명에 따른 수신 디지탈 데이타의 감지 방법을 행하는 장치의 개략 블록도,1 is a schematic block diagram of an apparatus for performing a method of sensing received digital data according to the present invention;

도 2는 본 발명에 따른 수신 디지탈 데이타의 데이타 감지 방법을 도시한 흐름도,2 is a flowchart illustrating a data sensing method of received digital data according to the present invention;

도 3은 본 발명에 따른 수신 디지탈 데이타의 데이타 감지 방법의 수행중에 주요 상태를 도시한 파형도.Fig. 3 is a waveform diagram showing the main states during the performance of the method for detecting data of received digital data according to the present invention.

〈도면의 주요부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

10 : 제어부 11 : 발진부10 control unit 11 oscillation unit

12 : 표시부12: display unit

이하, 본 발명의 일실시예를 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명에 따른 블록도로서, 도시된 바와 같이 수신 디지탈 데이타는 감시 회로(10)에 제공되며, 감시 회로(10)에는 발진기(11) 및 표시부(12)가 연결되어 있다.1 is a block diagram according to the present invention, in which the received digital data is provided to the supervisory circuit 10, and the oscillator 11 and the display unit 12 are connected to the supervisory circuit 10.

감시 회로(10)에 인가되는 디지탈 데이타는 최소한의 데이타 변화 주기를 가지며, 감시 회로(10)내에는 이러한 최소 데이타 변화 주기에 대응하는 내부 계수 기준값이 저장된다.The digital data applied to the monitoring circuit 10 has a minimum data change period, and the internal coefficient reference value corresponding to this minimum data change period is stored in the monitoring circuit 10.

또한, 감시 회로(10)에는 발진기(11)의 발진 클럭이 제공되며, 발진기(11)의 발진 클럭은 수신 디지탈 데이타보다 최소한 3배의 주파수를 가지고 발진한다. 후술하는 설명으로부터 알 수 있는 바와 같이 발진 클럭이 디지탈 데이타보다 3배 이상의 주파수를 갖는 경우에는 더욱 정밀한 감시를 행할 수 있다.In addition, the supervisor circuit 10 is provided with an oscillation clock of the oscillator 11, and the oscillation clock of the oscillator 11 oscillates with at least three times the frequency of the received digital data. As can be seen from the description below, when the oscillation clock has a frequency three times or more than the digital data, more precise monitoring can be performed.

감시 회로(10)는 후술하는 바와 같이 발진기(11)의 발진 클럭 및 내부 계수 기준값을 이용하여 디지탈 데이타의 이상 상태를 감시하고, 이상 상태시에는 표시부(12)를 통하여 이상 상태임을 표시한다.The monitoring circuit 10 monitors the abnormal state of the digital data by using the oscillation clock and the internal coefficient reference value of the oscillator 11, and indicates that the abnormal state is displayed through the display unit 12 in the abnormal state.

발진기(11)로부터의 발진 클럭을 이용하여 수신 디지탈 데이타의 이상 상태를 감하는 감시 회로(10)의 작동 방법의 흐름도가 도 2에 도시되어 있다.A flowchart of a method of operating the monitoring circuit 10 for subtracting an abnormal state of the received digital data using the oscillation clock from the oscillator 11 is shown in FIG.

먼저, 감시 회로(10)는 작동이 개시되면, 단계(S1)에서 내부 계수값을 초기화하고, 발진기(11)로부터의 발진 클럭을 입력한다(S2).First, when the operation is started, the monitoring circuit 10 initializes the internal count value in step S1 and inputs the oscillation clock from the oscillator 11 (S2).

그리고, 감시 회로(10)는 단계(S3)로 진행하여 입력된 디지탈 데이타의 상태 즉, 하이 또는 로우 레벨의 상태가 내부 변수와 동일한가를 판단한다. 여기서, 내부 변수는 후술하는 단계(S4)에 의하여 설정되는 것이다. 이를 구체적으로 설명하면, 도 3에서와 같이 내부 변수의 초기 상태가 0이고, 입력 디지탈 데이타가 하이 레벨 즉 "1"상태인 경우에 입력 디지탈 데이타의 상태와 내부 변수가 상이하므로 감시 회로(10)는 단계(S4)로 진행한다.Then, the monitoring circuit 10 proceeds to step S3 to determine whether the state of the input digital data, that is, the state of high or low level is equal to the internal variable. Here, the internal variable is set by step S4 described later. Specifically, as shown in FIG. 3, when the initial state of the internal variable is 0 and the input digital data is at a high level, that is, a "1" state, the state of the input digital data and the internal variable are different, so that the monitoring circuit 10 Proceeds to step S4.

단계(S4)에서 감시 회로(10)는 내부 변수값을 입력 디지탈 데이타의 상태 즉, "1"상태로 전환시킨 후에 단계(S1)로 귀환한다.In step S4, the monitoring circuit 10 returns the internal variable value to the state of the input digital data, that is, the " 1 " state, and then returns to step S1.

이러한 과정을 통하여 내부 변수값과 입력 디지탈의 상태값이 동일한 경우에 감시 회로(10)는 단계(S5)로 진행하여 후술하는 계수값이 소정의 기준값 이상인가를 판단하고, 계수값이 기준값 이하일 때에는 단계(S6)로 진행한다.Through this process, when the internal variable value and the input digital state value are the same, the monitoring circuit 10 proceeds to step S5 to determine whether the count value described later is greater than or equal to the predetermined reference value. Proceed to step S6.

단계(S6)에서 감시 회로(10)는 발진부(10)의 발진 클럭을 계수하여 계수값을 1 증가시킨다. 도 3의 예에서는 계수 기준값을 4로 설정하였다. 즉, 내부 변수값은 입력 디지탈 데이타의 로직 상태 즉, "0", 또는 "1"의 상태가 "1" 또는 "0'의 상태로 변환되었는가를 감시하기 위한 것이고, 발진 클럭을 계수하는 것은 입력 디지탈 데이타가 변환된 로직 상태를 유지하는 시간을 측정하기 위한 것이다.In step S6, the monitoring circuit 10 counts the oscillation clock of the oscillator 10 to increase the count value by one. In the example of FIG. 3, the coefficient reference value was set to four. That is, the internal variable value is for monitoring whether the logic state of the input digital data, that is, "0", or "1" has been converted to "1" or "0", and counting the oscillation clock is input. This is to measure the time that digital data maintains the converted logic state.

여기서, 감시 회로(10)는 단계(S5)의 판단 결과, 발진 클럭의 계수값이 내부 기준값 이하인 경우에 계수값을 1증가시키고 단계(S2)로 귀환한다. 이때, 단계(S2)로 귀환하여 단계(S3)를 재수행할 때에 입력 디지탈 데이타의 상태가 도 3에서와 같이 "0"로 변화되면 감시 회로(10)는 단계(S4)를 수행하여 내부 변수를 0로 설정하게 될 것이다.Here, the monitoring circuit 10 increases the count value by one and returns to step S2 when the count value of the oscillation clock is equal to or less than the internal reference value as a result of the determination in step S5. At this time, when returning to step S2 and performing step S3 again, if the state of the input digital data changes to "0" as shown in FIG. 3, the monitoring circuit 10 performs step S4 to reset the internal variable. Will be set to zero.

한편, 단계(S5)의 판단 결과, 발진기(11)의 클럭 계수값이 계수 기준값 이상일 때에는 단계(S7)로 진행하여 표시부(12)에 수신된 디지탈 데이타에 에러가 발생하였음을 표시하고, 내부 계수값을 1감소시킨다. 즉, 도 3에서와 같이 내부 기준값이 4로 설정된 경우에 비정상 신호 즉, 입력 디지탈 데이타의 최소 데이타 변화 주기 이상으로 입력 디지탈 데이타의 상태가 반전되지 않는 상태에서 클럭의 계수값이 4이상이 될 것이며, 클럭의 계수값이 4이상일 될 때에 데이타 에러 신호를 표시부(12)에 인가하므로써 입력 디지탈 데이타에 에러가 발생하였음을 표시하는 것이다. 여기서, 도 3에서의 계수값이 5인 상태는 에러 신호를 출력하는 시점임을 알 수 있다.On the other hand, if the clock count value of the oscillator 11 is equal to or greater than the count reference value as a result of the determination in step S5, the flow advances to step S7 to indicate that an error has occurred in the digital data received by the display unit 12, and the internal count Decreases the value by one. That is, when the internal reference value is set to 4 as shown in FIG. 3, the count value of the clock will be greater than or equal to 4 when the state of the input digital data is not inverted by more than a minimum data change period of the input digital data. When the count value of the clock becomes 4 or more, the data error signal is applied to the display unit 12 to indicate that an error has occurred in the input digital data. Here, it can be seen that the state in which the count value in FIG. 3 is 5 is a time point at which an error signal is output.

즉, 본 발명에서는 내부 기준 계수값을 이용하여 입력 디지탈 데이타의 상태 변환을 감지하고, 변환된 입력 디지탈 데이타가 소정 시간 이상으로 계속 유지되는가를 감시하여, 소정 시간 이상으로 유지되는 경우에는 입력 디지탈 데이타의 이상으로 판단하여 표시부(12)에 표시하는 것이다.That is, the present invention detects the state change of the input digital data using the internal reference coefficient value, monitors whether the converted input digital data is maintained for more than a predetermined time, and if the input digital data is maintained for more than the predetermined time, It is judged that the abnormality is and is displayed on the display unit 12.

이와 같이 본 발명에서는 입력 디지탈 데이타의 상태 변환 상태를 발진 클럭을 이용하여 감시하므로서 입력 디지탈 데이타의 이상 여부를 정확히 감시할 수 있는 효과가 있다.As described above, in the present invention, the state of the state transition state of the input digital data is monitored by using the oscillation clock, so that the abnormality of the input digital data can be accurately monitored.

Claims (3)

입력 디지탈 데이타의 이상 여부를 감지하는 방법으로서,As a method of detecting an abnormality of input digital data, 내부 계수값을 초기화하는 단계와;Initializing an internal count value; 상기 내부 계수값을 초기화한 후에 외부 클럭을 입력하는 단계와;Inputting an external clock after initializing the internal count value; 상기 입력 디지탈 데이타의 로직값과 내부 변수의 로직값이 동일한가를 판단하는 단계와;Determining whether a logic value of the input digital data is equal to a logic value of an internal variable; 상기 입력 디지탈 데이타의 로직값과 내부 변수의 로직값이 상이하면, 상기 내부 변수의 로직값을 상기 입력 디지탈 데이타의 로직값으로 변경하고, 상기 내부 계수값을 초기화하는 단계로 진행하는 단계와;If the logic value of the input digital data is different from the logic value of the internal variable, changing the logic value of the internal variable to a logic value of the input digital data, and initializing the internal coefficient value; 상기 입력 디지탈 데이타의 로직값과 내부 변수의 로직값이 동일하면, 상기 내부 계수값을 증가시키는 단계와;Increasing the internal count value if the logic value of the input digital data and the logic value of an internal variable are the same; 상기 내부 계수값이 소정 계수 기준값 이상인가를 판단하는 단계와;Determining whether the internal count value is equal to or greater than a predetermined count reference value; 상기 내부 계수값이 상기 계수 기준값 이상이면, 상기 입력 디지탈 데이타의 이상을 표시하고, 상기 내부 계수값이 상기 계수 기준값 이하이면, 상기 외부 클럭을 입력하는 단계로 귀환하는 단계를 구비하는 수신 디지탈 데이타의 감시 방법.If the internal count value is equal to or greater than the count reference value, an abnormality of the input digital data is displayed; and if the internal count value is equal to or less than the count reference value, returning to the external clock is input. Surveillance Method. 제 1 항에 있어서, 상기 외부 클럭은 상기 입력 디지탈 데이타의 데이타 변화 주기에 대하여 최소 1/3의 주기를 갖는 수신 디지탈 데이타의 감시 방법.The method of claim 1, wherein the external clock has a period of at least 1/3 of a data change period of the input digital data. 제 1 항 또는 제 2 항에 있어서, 상기 계수 기준값은, 입력 디지탈 데이타의 최소 데이타 변화 주기 이상으로 상기 외부 클럭이 계수되는 값이상으로 설정되는 수신 디지탈 데이타의 감시 방법.The method of monitoring received digital data according to claim 1 or 2, wherein the coefficient reference value is set to be equal to or greater than a value at which the external clock is counted at least a minimum data change period of input digital data.
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