KR20000045884A - Method for forming capacitor of semiconductor device - Google Patents

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Abstract

PURPOSE: A method for forming a capacitor of a semiconductor device is to suppress occurrence of crack by using a silicate glass in which P, PH3 or B is implanted instead of a USG(undoped silicate glass) as a sacrificing film. CONSTITUTION: A method for forming a capacitor of a semiconductor device comprises the steps of: forming a lower insulating layer(15) having a bit line contact plug(13) and a storage electrode contact plug(17) on the semiconductor device; forming a bit line(19) connected to the contact plug and forming a spacer(21); forming a silicate glass layer(23) acting as a sacrificing insulating film; implanting ions to the silicate glass layer and heat treating the silicate glass layer; forming a reflection preventing film on the silicate glass layer; forming a storage electrode contact hole to expose the contact plug; forming a conductor for the storage electrode on entire surface; forming a cylinder type conductor for the storage electrode by exposing the silicate glass layer with chemical-mechanical polishing the conductor for storage electrode; wet etching the silicate glass layer to have a height lower than that of the conductor for storage electrode; and forming a hemispherical conductor selectively on the conductor.

Description

반도체소자의 캐패시터 형성방법Capacitor Formation Method of Semiconductor Device

본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 특히 실린더형의 저장전극 상부에 반구형 다결정실리콘을 형성하여 반도체소자의 고집적화에 충분한 정전용량을 갖도록 하는 반도체소자의 캐패시터 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a capacitor of a semiconductor device, and more particularly, to a method of forming a capacitor of a semiconductor device having a hemispherical polycrystalline silicon formed on a cylindrical storage electrode to have a sufficient capacitance for high integration of the semiconductor device.

반도체소자가 고집적화되어 셀 크기가 감소됨에따라 저장전극의 표면적에 비례하는 정전용량을 충분히 확보하기가 어려워지고 있다.As semiconductor devices are highly integrated and cell size is reduced, it is difficult to secure a capacitance that is proportional to the surface area of the storage electrode.

특히, 단위셀이 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.In particular, in a DRAM device having a unit cell composed of one MOS transistor and a capacitor, it is important to reduce the area while increasing the capacitance of a capacitor that occupies a large area on a chip, which is an important factor for high integration of the DRAM device.

그래서, ( εο × εγ × A ) / T ( 단, 상기 εο는 진공유전율, 상기 εγ은 유전막의 유전율, 상기 A 는 캐패시터의 면적 그리고 상기 T 는 유전막의 두께 ) 로 표시되는 캐패시터의 정전용량 C 를 증가시키기 위하여, 유전상수가 높은 물질을 유전체막으로 사용하거나, 유전체막을 얇게 형성하거나 또는 저장전극의 표면적을 증가시키는 등의 방법을 사용하였다.Therefore, the capacitance C of the capacitor represented by (εο × εγ × A) / T (where, εο is the vacuum dielectric constant, εγ is the dielectric constant of the dielectric film, A is the area of the capacitor and T is the thickness of the dielectric film). In order to increase, a method of using a material having a high dielectric constant as a dielectric film, forming a thin dielectric film, or increasing the surface area of a storage electrode has been used.

그러나, 이러한 방법들은 모두 각각의 단점을 가지고 있다.However, these methods all have their drawbacks.

도시되진 않았으나, 유.에스.지. ( undoped silicate glass, 이하에서 USG 라 함 ) 를 희생산화막으로 사용하는 캐패시터 형성하는 종래기술을 도시하면 다음과 같다.Although not shown, U.S. A conventional technique for forming a capacitor using (undoped silicate glass, hereinafter referred to as USG) as a sacrificial oxide film is as follows.

먼저, 반도체기판 상부에 하부절연층을 형성한다. 이때, 상기 하부절연층은 소자분리절연막, 게이트산화막, 게이트전극 또는 비트라인이 형성하고, 비.피.에스.지. ( BPSG : Boro Phospho Silicate Glass, 이하에서 BPSG 라 함 ) 와 같이 플로우가 잘되는 절연물질로 형성한다.First, a lower insulating layer is formed on the semiconductor substrate. In this case, the lower insulating layer is formed of a device isolation insulating film, a gate oxide film, a gate electrode or a bit line, and the B.P.G. (BPSG: Boro Phospho Silicate Glass, hereinafter BPSG)

그 다음에, 콘택마스크를 이용한 식각공정으로 상기 반도체기판의 예정된 부분, 즉 불순물 확산영역을 노출시키는 비트라인 콘택홀과 저장전극 콘택홀을 형성한다.Next, an etching process using a contact mask forms a bit line contact hole and a storage electrode contact hole exposing a predetermined portion of the semiconductor substrate, that is, an impurity diffusion region.

그리고, 상기 콘택홀을 매립하는 비트라인 콘택플러그와 저장전극 콘택플러그를 형성한다.A bit line contact plug and a storage electrode contact plug are formed to fill the contact hole.

그리고, 상기 비트라인 콘택플러그에 접속되는 비트라인을 형성한다. 그리고, 상기 비트라인 측벽에 질화막으로 스페이서를 형성한다.A bit line connected to the bit line contact plug is formed. A spacer is formed on the sidewalls of the bit line using a nitride film.

그 다음에, 전체표면상부에 USG 박막을 도포하고 이를 화학기계연마하여 평탄화시킨다.Then, a USG thin film is applied on the entire surface and chemically polished to planarize it.

그리고, 상기 USG 박막 상부에 반사방지막을 일정두께 형성하고, 후속 식각공정으로 상기 저장전극 콘택플러그를 노출시킬 수 있는 저장전극 마스크를 이용하여 감광막패턴을 형성한다.The anti-reflection film is formed on the USG thin film at a predetermined thickness, and a photoresist pattern is formed using a storage electrode mask capable of exposing the storage electrode contact plug by a subsequent etching process.

그리고, 상기 감광막패턴을 마스크로하여 상기 반사방지막과 USG 박막을 식각하여 상기 저장전극 콘택플러그를 노출시킨다.The anti-reflection film and the USG thin film are etched using the photoresist pattern as a mask to expose the storage electrode contact plug.

그 다음에, 상기 저장전극 콘택플러그에 접속되는 다결정실리콘막을 전체표면상부에 일정두께 형성하고 상기 USG 박막이 노출될때까지 화학기계연마하여 상기 USG 박막 상층의 상기 다결정실리콘막을 식각한다.Then, a polycrystalline silicon film connected to the storage electrode contact plug is formed to have a predetermined thickness on the entire surface and chemically mechanically polished until the USG thin film is exposed to etch the polycrystalline silicon film on the upper layer of the USG thin film.

그리고, 상기 USG 박막을 습식방법으로 일정두께 식각한다.Then, the USG thin film is etched by a predetermined thickness by a wet method.

그 다음에, 상기 다결정실리콘막의 표면에 반구형 다결정실리콘층을 형성한다.Next, a hemispherical polysilicon layer is formed on the surface of the polysilicon film.

후속공정으로 유전체막과 플레이트전극을 형성하고 그 다음의 후속공정을 진행한다.In a subsequent step, a dielectric film and a plate electrode are formed, followed by the subsequent step.

이때, 상기 열처리공정은 상기 비트라인 측벽 스페이서인 질화막과 USG 의 열팽창계수 차이와 오존을 이용한 USG 막 자체의 응력으로 인하여 상기 USG 자체에 크랙 ( crack ) 을 유발한다.At this time, the heat treatment process causes cracks in the USG itself due to the difference in thermal expansion coefficient between the nitride film, which is the bitline sidewall spacer, and the USG film, and the stress of the USG film itself using ozone.

그리고, 열팽창계수 차이로 인한 스트레스를 감소시키기 위하여 다이 ( die ) 내의 주변회로부에 형성된 질화막을 제거하기 위해 한 번의 식각공정을 추가로 실시하는 경우도 크랙이 발생된다.In addition, in order to reduce the stress due to the difference in thermal expansion coefficient, a crack is generated even if one etching process is further performed to remove the nitride film formed in the peripheral circuit part in the die.

이상에서 설명한 바와같이 종래기술에 따른 반도체소자의 캐패시터 형성방법은, 비트라인 측벽 스페이서인 질화막과 희생절연막인 USG 박막 간의 열팽창 계수 차이와 USG 박막 자체의 응력으로 인하여 크랙이 유발되고 그에 따라 반도체소자의 패일 ( fail ) 이 유발됨으로써 반도체소자의 수율 및 생산성을 저하시키고 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.As described above, in the method of forming a capacitor of a semiconductor device according to the related art, a crack is caused by a difference in thermal expansion coefficient between a nitride film, which is a bit line sidewall spacer, and a USG thin film, which is a sacrificial insulating film, and a stress of the USG thin film itself. There is a problem in that a fail is caused to lower the yield and productivity of the semiconductor device, thereby making it difficult to integrate the semiconductor device.

본 발명은 상기한 바와 같은 종래기술의 문제점을 해결하기 위하여, 희생절연막으로 USG 를 사용하는 대신 P, PH3또는 B 이 주입된 실리케이트 글래스를 사용함으로써 크랙의 유발을 억제하여 반도체소자의 고집적화에 충분한 정전용량을 확보할 수 있는 반도체소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.In order to solve the problems of the prior art as described above, the use of silicate glass implanted with P, PH 3 or B is used instead of USG as a sacrificial insulating film to suppress the occurrence of cracks, which is sufficient for high integration of semiconductor devices. It is an object of the present invention to provide a method for forming a capacitor of a semiconductor device capable of securing a capacitance.

도 1 내지 도 3 은 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 나타낸 단면도.1 to 3 are cross-sectional views showing a capacitor forming method of a semiconductor device according to an embodiment of the present invention.

〈도면의 주요주분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

11 : 반도체기판 13 : 비트라인 콘택플러그11: semiconductor substrate 13: bit line contact plug

15 : 하부절연층 17 : 저장전극 콘택플러그15: lower insulating layer 17: storage electrode contact plug

19 : 비트라인19: bit line

21 : 비트라인 측벽 스페이서 23 : 실리케이트 글래스층21 bit line sidewall spacer 23 silicate glass layer

25 : 반사방지막 27 : 다결정실리콘막25 antireflection film 27 polysilicon film

29 : 반구형 다결정실리콘층29: hemispherical polysilicon layer

상기 목적 달성을 위해 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 반도체기판 상부에 비트라인 콘택플러그와 저장전극 콘택플러그가 구비된 하부절연층을 형성하는 공정과, 상기 비트라인 콘택플러그에 접속되는 비트라인을 형성하고 그 측벽에 질화막으로 스페이서를 형성하는 공정과, 전체표면상부에 희생절연막인 실리케이트 글래스층을 형성하는 공정과, 상기 실리케이트 글래스층에 P 을 이온주입하는 공정과, 상기 실리케이트 글래스층을 열처리하는 공정과, 상기 실리케이트 글래스층 상부에 반사방지막을 형성하는 공정과, 상기 반사방지막과 실리케이트 글래스층을 식각하여 상기 저장전극 콘택플러그를 노출시키는 자기정렬적인 저장전극 콘택홀을 형성하는 공정과, 전체표면상부에 저장전극용 도전체를 형성하는 공정과, 상기 저장전극용 도전체를 화학기계연마하여 상기 실리케이트 글래스층을 노출시킴으로써 상기 저장전극 콘택플러그에 접속되는 실린더형 저장전극용 도전체를 형성하는 공정과, 상기 실리더형 저장전극용 도전체보다 낮은 높이가 되도록 상기 실리케이트 글래스층을 일정두께 습식식각하는 공정과, 상기 저장전극용 도전체에 선택적으로 반구형 도전체를 형성하는 공정과, 후속공정으로 유전체막과 플레이트전극을 형성하는 공정을 포함하는 것을 특징으로한다.In order to achieve the above object, a method of forming a capacitor of a semiconductor device according to the present invention includes forming a lower insulating layer having a bit line contact plug and a storage electrode contact plug on a semiconductor substrate, and connected to the bit line contact plug. Forming a bit line and forming a spacer on the sidewalls with a nitride film; forming a silicate glass layer as a sacrificial insulating film on the entire surface; ion implanting P into the silicate glass layer; Heat-treating the process, forming an anti-reflection film on the silicate glass layer, etching the anti-reflection film and the silicate glass layer, and forming a self-aligned storage electrode contact hole exposing the storage electrode contact plug. Forming a conductor for a storage electrode on the entire surface thereof; Chemically polishing the long electrode conductor to expose the silicate glass layer to form a cylindrical storage electrode conductor connected to the storage electrode contact plug, and having a lower height than that of the cylinder-type storage electrode conductor Wet etching the silicate glass layer to a predetermined thickness, forming a hemispherical conductor selectively in the storage electrode conductor, and forming a dielectric film and a plate electrode in a subsequent process. Should be.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도 1 내지 도 3 은 본 발명의 실시예에 따른 반도체소자의 캐패시터 형성방법을 도시한 단면도이다.1 to 3 are cross-sectional views illustrating a method of forming a capacitor of a semiconductor device according to an embodiment of the present invention.

먼저, 도 1에서 보는 바와 같이 반도체 기판(11) 상부에 비트라인 콘택플러그(13) 및 저장전극 콘택플러그(17)가 구비된 하부절연층(15)을 형성한다.First, as shown in FIG. 1, the lower insulating layer 15 having the bit line contact plug 13 and the storage electrode contact plug 17 is formed on the semiconductor substrate 11.

이때, 상기 하부절연층(15)은 소자분리절연막, 게이트산화막, 게이트전극을 형성하고, 비.피.에스.지. ( BPSG : Boro Phospho Silicate Glass, 이하에서 BPSG 라 함 ) 와 같이 플로우가 잘되는 절연물질로 형성한다.In this case, the lower insulating layer 15 forms a device isolation insulating film, a gate oxide film, and a gate electrode. (BPSG: Boro Phospho Silicate Glass, hereinafter BPSG)

그 다음에, 상기 반도체기판의 예정된 부분, 즉 불순물 확산영역에 접속되는 비트라인 콘택플러그(13)와 저장전극 콘택플러그(17)를 형성한다.Next, a bit line contact plug 13 and a storage electrode contact plug 17 connected to a predetermined portion of the semiconductor substrate, that is, an impurity diffusion region, are formed.

그리고, 상기 비트라인 콘택플러그(13)에 접속되는 비트라인(19)을 형성하고 그 측벽에 질화막으로 스페이서(21)를 형성한다.A bit line 19 connected to the bit line contact plug 13 is formed, and a spacer 21 is formed on the sidewall of the bit line 19.

그리고, 전체표면상부를 도포하는 실리케이트 글래스층(23)을 PECVD 방법으로 형성하고 상기 실리케이트 글래스층(23)에 P 또는 PH3등의 불순물이온을 주입시킨다. 이때, 상기한 불순물 외에 B 를 추가로 첨가하여 실시할 수도 있다.Then, the silicate glass layer 23 for applying the entire upper surface portion is formed by PECVD, and impurity ions such as P or PH 3 are injected into the silicate glass layer 23. At this time, in addition to the above-mentioned impurities, B may be further added.

여기서, 상기 불순물이온은 이온주입공정으로 외부로 부터 상기 실리케이트 글래스층(23)에 주입할 수 있다. 그리고, PH3가스 분위기의 확산로 ( furnace ) 나 챔버 ( chamber ) 에서 실리케이트 글래스층(23)에 PH3불순물 이온을 확산시킬 수 있다.The impurity ions may be implanted into the silicate glass layer 23 from the outside by an ion implantation process. The PH 3 impurity ions can be diffused into the silicate glass layer 23 in a diffusion furnace or chamber of the PH 3 gas atmosphere.

그 다음 산소, 질소 또는 이들의 혼합가스 분위기에서 750 - 1300 ℃ 의 고온으로 열처리한다.Then, heat treatment is carried out at a high temperature of 750-1300 DEG C in an atmosphere of oxygen, nitrogen or a mixed gas thereof.

이때, 상기 열처리공정은 RTA ( rapid thermal annealing ) 장비나 확산로에서 실시할 수 있다. 그리고, 상기 확산로에서 실시하는 경우는 로딩 ( loading ) 이나 언로딩 ( unloading ) 시 실온 - 700 ℃ 온도에서 진행하여 실리케이트 글래스층(23)의 응력을 감소킬 수 있다.In this case, the heat treatment process may be carried out in a rapid thermal annealing (RTA) equipment or a diffusion furnace. In the case of the diffusion furnace, the stress of the silicate glass layer 23 may be reduced by proceeding at a room temperature of 700 ° C. during loading or unloading.

그 다음에, 상기 실리케이트 글래스층(23) 상부에 반사방지막(25)을 형성한다.Next, an antireflection film 25 is formed on the silicate glass layer 23.

그리고, 상기 저장전극 콘택플러그(17)를 노출시키는 저장전극 마스크(도시안됨)를 이용한 식각공정으로 상기 반사방지막(25)과 실리케이트 글래스층(23)을 식각하여 상기 저장전극 콘택플러그(17)를 노출시키는 자기정렬적인 콘택홀을 형성한다.In addition, the anti-reflection film 25 and the silicate glass layer 23 are etched by an etching process using a storage electrode mask (not shown) exposing the storage electrode contact plug 17 so that the storage electrode contact plug 17 is etched. A self-aligning contact hole is formed to expose.

그 다음에, 도 2에서와 같이 상기 저장전극 콘택플러그(17)에 접속되는 다결정실리콘막(27)을 전체표면상부에 일정두께 형성한다.Next, as shown in FIG. 2, a polysilicon film 27 connected to the storage electrode contact plug 17 is formed on the entire surface at a constant thickness.

그리고, 상기 실리케이트 글래스층(23)이 노출될때까지 화학기계연마하여 저장전극 콘택플러그(17)에 접속되는 실린더형의 다결정실리콘막(27)을 형성한다.Then, chemical mechanical polishing is performed until the silicate glass layer 23 is exposed to form a cylindrical polycrystalline silicon film 27 connected to the storage electrode contact plug 17.

그리고, 상기 실리더형의 다결정실리콘막(27)내부의 상기 실리케이트 글래스층(23)을 일정두께 습식식각하여 낮은 높이가 되도록 한다.Then, the silicate glass layer 23 inside the silicon polysilicon film 27 of the silicon type is wet-etched at a predetermined thickness so as to have a low height.

그 다음에, 도 3과 같이 다결정실리콘막(27) 표면에 선택적으로 반구형 다결정실리콘층(29)을 형성한다.Next, as shown in FIG. 3, a semispherical polysilicon layer 29 is selectively formed on the surface of the polysilicon film 27.

그리고, 후속공정으로 상기 유전체막(도시안됨)과 플레이트전극을 형성한다.Subsequently, the dielectric film (not shown) and the plate electrode are formed in a subsequent process.

여기서, 상기 유전체막은 ONO 구조를 사용하며, 로딩과 언로딩 온도를 실온 - 700 ℃ 로 하여 형성한다.Here, the dielectric film uses an ONO structure and is formed with a loading and unloading temperature of room temperature-700 ° C.

이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 실리케이트 글래스층에 P 또는 PH3불순물을 주입하고 후속열처리하여 희생절연막을 형성하되, 불순물 주입시와 유전체막의 형성공정시 로딩과 언로딩 온도를 실온 - 700 ℃ 온도이하로 하여 상기 희생절연막의 응력을 감소시킬 수 있고 후속 열처리공정시 크랙의 유발을 방지할 수 있음으로써 반도체소자의 고집적화에 충분한 정전용량을 갖는 캐패시터를 형성할 수 있도록 하여 반도체소자의 고집적화를 가능하게 하는 효과가 있다.As described above, in the method of forming a capacitor of a semiconductor device according to the present invention, a P or PH 3 impurity is injected into a silicate glass layer and subsequently heat treated to form a sacrificial insulating film, which is loaded and unloaded at the time of impurity injection and during the formation of a dielectric film. The loading temperature can be lower than room temperature-700 ℃ to reduce the stress of the sacrificial insulating film and to prevent the occurrence of cracks during the subsequent heat treatment process to form a capacitor having a sufficient capacitance for high integration of the semiconductor device Therefore, there is an effect of enabling high integration of the semiconductor device.

Claims (6)

반도체기판 상부에 비트라인 콘택플러그와 저장전극 콘택플러그가 구비된 하부절연층을 형성하는 공정과,Forming a lower insulating layer having a bit line contact plug and a storage electrode contact plug on the semiconductor substrate; 상기 비트라인 콘택플러그에 접속되는 비트라인을 형성하고 그 측벽에 질화막으로 스페이서를 형성하는 공정과,Forming a bit line connected to the bit line contact plug and forming a spacer with a nitride film on a sidewall thereof; 전체표면상부에 희생절연막인 실리케이트 글래스층을 형성하는 공정과,Forming a silicate glass layer as a sacrificial insulating film on the entire surface; 상기 실리케이트 글래스층에 이온주입하는 공정과,Ion implanting the silicate glass layer; 상기 실리케이트 글래스층을 열처리하는 공정과,Heat-treating the silicate glass layer; 상기 실리케이트 글래스층 상부에 반사방지막을 형성하는 공정과,Forming an anti-reflection film on the silicate glass layer; 상기 반사방지막과 실리케이트 글래스층을 식각하여 상기 저장전극 콘택플러그를 노출시키는 자기정렬적인 저장전극 콘택홀을 형성하는 공정과,Etching the anti-reflection film and the silicate glass layer to form a self-aligned storage electrode contact hole exposing the storage electrode contact plug; 전체표면상부에 저장전극용 도전체를 형성하는 공정과,Forming a conductor for a storage electrode on the entire surface; 상기 저장전극용 도전체를 화학기계연마하여 상기 실리케이트 글래스층을 노출시킴으로써 상기 저장전극 콘택플러그에 접속되는 실린더형 저장전극용 도전체를 형성하는 공정과,Chemically polishing the conductor for storage electrode to expose the silicate glass layer to form a conductor for cylindrical storage electrode connected to the storage electrode contact plug; 상기 실리더형 저장전극용 도전체보다 낮은 높이가 되도록 상기 실리케이트 글래스층을 일정두께 습식식각하는 공정과,Wet etching the silicate glass layer by a predetermined thickness so as to have a height lower than that of the conductor for the storage electrode; 상기 저장전극용 도전체에 선택적으로 반구형 도전체를 형성하는 공정과,Selectively forming a hemispherical conductor on the storage electrode conductor; 후속공정으로 유전체막과 플레이트전극을 형성하는 공정을 포함하는 반도체소자의 캐패시터 형성방법.A method for forming a capacitor of a semiconductor device comprising the step of forming a dielectric film and a plate electrode in a subsequent step. 제 1 항에 있어서, 상기 실리케이트 글래스층은The method of claim 1, wherein the silicate glass layer PECVD 방법으로 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.A method for forming a capacitor of a semiconductor device, characterized in that formed by a PECVD method. 제 1 항에 있어서, 상기 이온주입공정은The method of claim 1, wherein the ion implantation process P , PH3, B 중 적어도 어느하나 이상의 이온을 주입하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.A method for forming a capacitor of a semiconductor device, characterized by implanting at least one ion of P, PH 3 , B. 제 1 항에 있어서, 상기 열처리공정은The method of claim 1, wherein the heat treatment step RTA 장비나 확산로에서 산소, 질소 또는 이들의 혼합가스 분위기에서 750 - 1300 ℃ 의 고온으로 실시하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.A method for forming a capacitor of a semiconductor device, characterized in that carried out at a high temperature of 750-1300 ℃ in an oxygen, nitrogen or a mixed gas atmosphere of the RTA equipment or diffusion furnace. 제 4 항에 있어서, 상기 확산로에서 실시하는 경우는 로딩이나 언로딩 온도를 실온 ∼ 700 ℃ 에서 진행하여 실리케이트 글래스층의 응력을 감소시키는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.5. The method of forming a capacitor according to claim 4, wherein in the diffusion furnace, the loading or unloading temperature is performed at room temperature to 700 DEG C to reduce the stress of the silicate glass layer. 제 1 항에 있어서, 상기 유전체막은The method of claim 1, wherein the dielectric film ONO 구조를 사용하며, 로딩과 언로딩 온도를 실온 - 700 ℃ 로 하여 형성하는 것을 특징으로하는 반도체소자의 캐패시터 형성방법.A method of forming a capacitor of a semiconductor device, comprising an ONO structure, wherein the loading and unloading temperatures are formed at room temperature-700 ° C.
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