KR20000041139A - Method for fabricating mos transistor - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 36
- 238000009792 diffusion process Methods 0.000 claims abstract description 21
- 239000012535 impurity Substances 0.000 claims abstract description 21
- 238000005468 ion implantation Methods 0.000 claims abstract description 20
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 5
- 238000004519 manufacturing process Methods 0.000 claims description 14
- 230000004888 barrier function Effects 0.000 claims description 12
- -1 nitrogen ions Chemical class 0.000 claims description 11
- 150000002500 ions Chemical class 0.000 claims description 7
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 6
- 229910052757 nitrogen Inorganic materials 0.000 claims description 5
- 229910052796 boron Inorganic materials 0.000 abstract description 9
- 230000000694 effects Effects 0.000 abstract description 7
- 238000002955 isolation Methods 0.000 abstract 1
- 150000004767 nitrides Chemical class 0.000 description 4
- 238000000151 deposition Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 125000001475 halogen functional group Chemical group 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
Abstract
Description
본 발명은 모스 트랜지스터 제조방법에 관한 것으로, 특히 소스 및 드레인의 하부에 질소이온을 주입하여 소스 및 드레인 형성시 불순물 이온의 확산을 감소시켜 숏채널효과를 개선하고, 모스 트랜지스터가 오프되었을때의 누설전류를 줄이는데 적당하도록 한 모스 트랜지스터 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a MOS transistor, in particular, by implanting nitrogen ions into the lower portion of the source and drain to reduce the diffusion of impurity ions when forming the source and drain to improve the short channel effect, leakage when the MOS transistor is off The present invention relates to a MOS transistor manufacturing method suitable for reducing the current.
도1a 및 도1b는 종래 모스 트랜지스터의 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)에 필드산화막(2)을 형성하여, 소자형성영역을 정의하고, 그 기판(1)의 상부에 게이트산화막과 다결정실리콘을 순차적으로 증착하고, 패터닝하여 게이트(3)를 형성한 후, 불순물 이온을 주입하여 상기 게이트(3)의 측면 기판(1) 하부에 저농도 소스 및 드레인(4)을 형성하는 단계(도1a)와; 상기 게이트(3)와 저농도 소스 및 드레인(4)이 형성된 기판(1)의 상부에 질화막을 증착하고, 건식식각하여 게이트(3)의 측면에 측벽(5)을 형성한 후, 불순물 이온주입을 통해 상기 측벽(5)의 측면 기판(1) 하부에 고농도 소스 및 드레인(6)을 형성하는 단계(도1b)로 구성된다.1A and 1B are cross-sectional views of a manufacturing process of a conventional MOS transistor. As shown therein, a field oxide film 2 is formed on a substrate 1 to define an element formation region, and an upper portion of the substrate 1 is formed. After depositing and patterning a gate oxide film and polycrystalline silicon in sequence, and forming a gate 3, implanting impurity ions to form a low concentration source and drain 4 under the side substrate 1 of the gate 3. Step (Fig. 1A); After depositing a nitride film on the substrate 1 on which the gate 3 and the low concentration source and drain 4 are formed, and dry etching, the sidewall 5 is formed on the side of the gate 3, and then impurity ion implantation is performed. Forming a high concentration source and drain 6 under the side substrate 1 of the side wall 5 (FIG. 1B).
상기와 같은 제조방법으로 제조되는 모스 트랜지스터는 그 모스 트랜지스터가 피모스 트랜지스터인 경우, 상기 저농도 소스 및 드레인(4)과 고농도 소스 및 드레인(6)을 형성하기 위해 붕소이온(B)을 주입한다.In the MOS transistor manufactured by the manufacturing method as described above, when the MOS transistor is a PMOS transistor, boron ions B are injected to form the low concentration source and drain 4 and the high concentration source and drain 6.
그러나, 상기 붕소이온(B)은 실리콘 기판(1) 내에서 열적확산거리가 길기 때문에 이온주입후 열처리에 의해 상기 게이트(3)의 하부측으로 쉽게 확산되며, 이에 따라 채널길이가 짧아지게 되고, 이에 따라 열전하가 발생하는 숏채널효과(short channel effect)가 발생하게 되어 소자의 특성이 열화된다.However, since the boron ion (B) has a long thermal diffusion distance in the silicon substrate (1), it is easily diffused to the lower side of the gate (3) by heat treatment after ion implantation, thereby shortening the channel length, thereby As a result, a short channel effect occurs in which thermal charge occurs, thereby deteriorating characteristics of the device.
이와 같이 붕소이온의 확산을 방지하기 위해서 할로(HALO) 이온주입을 통해 상기 저농도 소스 및 드레인(4)의 하부측에 할로이온주입층을 형성하기도 하지만 이는 리버스 숏채널효과(reverse short channel effect)를 발생시킬 수 있다.In order to prevent the diffusion of boron ions, a halo ion implantation layer may be formed on the lower side of the low concentration source and drain 4 through HALO ion implantation, but this may cause a reverse short channel effect. Can be generated.
상기한 바와 같이 종래 모스 트랜지스터 제조방법은 소스 및 드레인의 형성을 위해 붕소이온을 이온주입할 경우, 열적 확산 거리가 긴 붕소이온의 특성상 그 주입된 붕소이온이 게이트 하부의 기판으로 확산되어 채널길이가 짧아짐으로써, 숏채널효과가 발생하는 문제점이 있었다.As described above, in the conventional MOS transistor manufacturing method, when boron ions are implanted to form a source and a drain, the implanted boron ions diffuse into the substrate under the gate due to the characteristics of the long thermal diffusion distance. By shortening, there was a problem that a short channel effect occurs.
이와 같은 문제점을 감안한 본 발명은 모스 트랜지스터의 소스 및 드레인 형성을 위해 붕소이온을 주입하는 경우, 그 붕소이온이 확산을 차단할 수 있는 모스 트랜지스터 제조방법을 제공함에 그 목적이 있다.It is an object of the present invention to provide a MOS transistor manufacturing method capable of blocking diffusion of boron ions when injecting boron ions to form a source and a drain of a MOS transistor.
도1a 및 도1b는 종래 모스 트랜지스터의 제조공정 수순단면도.1A and 1B are cross-sectional views of a manufacturing process of a conventional MOS transistor.
도2a 내지 도2c는 본 발명 모스 트랜지스터의 제조공정 수순단면도.2A to 2C are cross-sectional views of a manufacturing process of the MOS transistor of the present invention.
***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***
1:기판 2:필드산화막1: Substrate 2: Field Oxide
3:게이트 4:저농도 소스 및 드레인3: gate 4: low concentration source and drain
5:측벽 6:고농도 소스 및 드레인5: sidewall 6: high concentration source and drain
7:확산방지층7: Diffusion prevention layer
상기와 같은 목적은 필드산화막의 형성에 의해 소자형성영역이 정의된 기판의 상부에 게이트를 형성하는 게이트 형성단계와; 불순물 이온주입공정을 통해 상기 게이트의 측면 기판하부에 저농도 소스 및 드레인을 형성하는 저농도 소스 및 드레인 형성단계와; 상기 게이트의 측면에 측벽을 형성한 후, 불순물 이온주입을 통해 상기 측벽의 측면 기판하부에 고농도 소스 및 드레인을 형성하는 단계로 이루어지는 모스 트랜지스터 제조방법에 있어서, 상기 저농도 소스 및 드레인 형성단계를 수행한 후, 불순물 이온주입을 통해 상기 저농도 소스 및 드레인의 하부 기판영역에 확산방지층을 형성하는 확산방지층 형성단계를 더 포함하여 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The above object is a gate forming step of forming a gate on an upper portion of the substrate in which the device formation region is defined by the formation of the field oxide film; A low concentration source and drain forming step of forming a low concentration source and a drain under the side substrate of the gate through an impurity ion implantation process; In the MOS transistor manufacturing method comprising the step of forming a sidewall on the side of the gate, and then forming a high concentration source and drain under the side substrate of the sidewall through the impurity ion implantation, the low concentration source and drain forming step After that, it is achieved by further comprising a diffusion barrier layer forming step of forming a diffusion barrier layer in the lower substrate region of the low concentration source and drain through the impurity ion implantation, described in detail with reference to the accompanying drawings As follows.
도2a 내지 도2c는 종래 모스 트랜지스터 제조공정 수순단면도로서, 이에 도시한 바와 같이 기판(1)에 필드산화막(2)을 형성하고, 상기 필드산화막(2)이 형성된 기판(1)의 중앙상부에 게이트(3)를 형성한 후, 불순물 이온주입을 통해 상기 게이트(3) 측면 기판(1)의 하부에 저농도 소스 및 드레인(4)을 형성하는 단계(도2a)와; 질소이온을 고에너지로 주입하여 상기 저농도 소스 및 드레인(4)의 하부 기판(1)영역에 확산방지층(7)을 형성하는 단계(도2b)와; 상기 게이트(3)와 저농도 소스 및 드레인(4)의 상부전면에 질화막을 증착하고 건식식각하여 상기 게이트(3)의 측면에 측벽(5)을 형성한 후, 불순물 이온주입을 통해 상기 측벽(5)의 측면 기판(1)의 하부에 고농도 소스 및 드레인(6)을 형성하는 단계(도2c)로 구성된다.2A through 2C are cross-sectional views of a conventional MOS transistor fabrication process, in which a field oxide film 2 is formed on a substrate 1 and a center portion of the substrate 1 on which the field oxide film 2 is formed. After forming the gate (3), forming a low concentration source and drain (4) under the gate (3) side substrate (1) through impurity ion implantation (FIG. 2A); Implanting nitrogen ions at high energy to form a diffusion barrier layer 7 in the region of the lower substrate 1 of the low concentration source and drain 4 (FIG. 2B); A nitride film is deposited on the upper surface of the gate 3 and the low concentration source and drain 4 and dry-etched to form the sidewall 5 on the side of the gate 3, and then implant the impurity ion into the sidewall 5. Forming a high concentration source and drain 6 at the bottom of the side substrate 1 (Fig. 2C).
이하, 상기와 같은 본 발명 모스 트랜지스터 제조방법을 좀 더 상세히 설명한다.Hereinafter, the method of manufacturing the MOS transistor of the present invention as described above will be described in more detail.
먼저, 도2a에 도시한 바와 같이 기판(1)에 사진식각공정을 통해 트랜치구조를 형성하고, 그 트랜치구조가 형성된 기판(1)의 상부전면에 산화막을 증착하고, 평탄화하여 상기 트랜치내에 위치하는 필드산화막(2)을 형성한다.First, as shown in FIG. 2A, a trench structure is formed on the substrate 1 through a photolithography process, an oxide film is deposited on the upper surface of the substrate 1 on which the trench structure is formed, and planarized to be positioned in the trench. The field oxide film 2 is formed.
그 다음, 상기 필드산화막(2)이 형성된 기판(1)의 상부전면에 게이트산화막과 다결정실리콘을 순차적으로 증착하고, 사진식각공정을 통해 패터닝하여 상기 기판(1)의 중앙상부에 위치하는 게이트(3)를 형성한다.Next, a gate oxide film and polysilicon are sequentially deposited on the upper surface of the substrate 1 on which the field oxide film 2 is formed, and patterned by a photolithography process to form a gate positioned on the center of the substrate 1. 3) form.
그 다음, 상기 게이트(3)를 이온주입 마스크로 사용하는 불순물 이온주입공정으로 상기 게이트(3)의 측면 기판(1) 하부에 불순물 이온을 이온주입하여 저농도 소스 및 드레인(4)을 형성한다.Next, in the impurity ion implantation process using the gate 3 as an ion implantation mask, impurity ions are implanted under the side substrate 1 of the gate 3 to form a low concentration source and drain 4.
그 다음, 도2b에 도시한 바와 같이 상기 저농도 소스 및 드레인(4)의 이온주입공정에 비해 상대적으로 고에너지를 사용하는 불순물 이온주입공정으로, 상기 저농도 소스 및 드레인(4)의 하부기판(1) 영역에 질소이온을 이온주입하여 상기 저농도 소스 및 드레인(4) 형성을 위해 주입된 불순물 이온이 상기 게이트(3)의 하부 기판(1) 영역으로 확산되는 것을 방지하는 확산방지층(7)을 형성한다.Next, as shown in FIG. 2B, the lower substrate 1 of the low concentration source and drain 4 is an impurity ion implantation process using relatively high energy compared to the ion implantation process of the low concentration source and drain 4. To form a diffusion barrier layer (7) that prevents the implantation of impurity ions implanted to form the low concentration source and drain (4) into the lower substrate (1) region of the gate (3) do.
그 다음, 도2c에 도시한 바와 같이 상기 게이트(3), 저농도 소스 및 드레인(4), 필드산화막(2)의 상부전면에 질화막을 증착하고, 건식식각공정을 통해 상기 질화막을 식각하여 상기 게이트(3)의 측면에 측벽(5)을 형성한다.Next, as shown in FIG. 2C, a nitride film is deposited on the upper surface of the gate 3, the low concentration source and drain 4, and the field oxide film 2, and the nitride film is etched through a dry etching process to etch the gate. The side wall 5 is formed in the side surface of (3).
그 다음, 불순물 이온주입공정을 통해 상기 측벽(5)의 측면 기판(1) 하부에 고농도 소스 및 드레인(6)을 형성한다.Next, a high concentration source and drain 6 are formed under the side substrate 1 of the sidewall 5 through an impurity ion implantation process.
상기와 같은 과정을 수행한 후에 다시 고농도 소스 및 드레인(6)의 하부영역에 질소이온을 이온주입하여 다시 확산방지층을 형성할 수 있으며, 이와 같은 공정으로 확산방지효과는 더욱 커지게 된다.After performing the above process, the ion barrier may be ion-implanted into the lower region of the high concentration source and drain 6 again to form a diffusion barrier layer, and the diffusion prevention effect is further increased by such a process.
상기한 바와 같이 본 발명 모스 트랜지스터 제조방법은 저농도 소스 및 드레인을 형성한 후, 그 저농도 소스 및 드레인의 하부 기판영역에 질소이온주입을 통한 확산방지층을 형성하여, 소스 및 드레인 형성을 위해 주입한 불순물이 게이트의 하부 기판영역으로 확산되는 것을 방지하여, 숏채널효과의 발생을 방지하는 효과가 있다.As described above, in the method of manufacturing the MOS transistor of the present invention, after forming a low concentration source and a drain, an impurity implanted to form a source and drain by forming a diffusion barrier layer through nitrogen ion implantation in the lower substrate region of the low concentration source and drain. The diffusion of the gate into the lower substrate region is prevented, thereby preventing the occurrence of the short channel effect.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980056922A KR100280535B1 (en) | 1998-12-21 | 1998-12-21 | MOS transistor manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980056922A KR100280535B1 (en) | 1998-12-21 | 1998-12-21 | MOS transistor manufacturing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000041139A true KR20000041139A (en) | 2000-07-15 |
| KR100280535B1 KR100280535B1 (en) | 2001-02-01 |
Family
ID=19564375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980056922A KR100280535B1 (en) | 1998-12-21 | 1998-12-21 | MOS transistor manufacturing method |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100280535B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100854574B1 (en) * | 2003-12-30 | 2008-08-26 | 동부일렉트로닉스 주식회사 | Method For Manufacturing Semiconductor Devices |
-
1998
- 1998-12-21 KR KR1019980056922A patent/KR100280535B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100854574B1 (en) * | 2003-12-30 | 2008-08-26 | 동부일렉트로닉스 주식회사 | Method For Manufacturing Semiconductor Devices |
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| Publication number | Publication date |
|---|---|
| KR100280535B1 (en) | 2001-02-01 |
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