KR20000040591A - Method for manufacturing multi chip scale package on wafer level - Google Patents
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Abstract
Description
본 발명은 웨이퍼 상태에서 멀티 칩 스케일 패키지(MCSP ; Multi Chip Scale Package)를 제조하는 방법에 관한 것이며, 더욱 구체적으로는 종래의 모듈기판(Module PCB)과 같은 부가적인 부재를 필요로 하지 않으면서 웨이퍼 상태에서 서로 이웃한 다수의 반도체 칩을 연결함으로써 고밀도의 신뢰성 있는 멀티 칩 스케일 패키지를 제조하는 방법에 관한 것이다.The present invention relates to a method for manufacturing a multi chip scale package (MCSP) in a wafer state, and more specifically, without the need for additional members such as a conventional module PCB (Module PCB) The present invention relates to a method for manufacturing a high density and reliable multi-chip scale package by connecting a plurality of semiconductor chips adjacent to each other in a state.
반도체 소자의 고성능화에 따라 기존의 플라스틱 패키지로는 다수의 외부리드들을 형성함에 제약이 생기며, 소형 컴퓨터 및 휴대용 전자기기의 수요 급증에 따라 각 반도체 소자 제조업체에서는 칩 스케일 패키지(CSP ; Chip Scale Package) 또는 에프피비지에이(FPBGA ; Fine Pitch Ball Grid Array)와 같은 솔더 볼을 이용한 배열형(Array type) 반도체 소자들을 개발, 생산하고 있다.Due to the high performance of semiconductor devices, there are limitations in forming a large number of external leads with conventional plastic packages.In addition, the demand for small computers and portable electronic devices has increased, and each semiconductor device manufacturer has used a chip scale package (CSP) or The company develops and manufactures array type semiconductor devices using solder balls such as Fine Pitch Ball Grid Array (FPBGA).
이와 같은 칩 스케일 패키지 등은 패키지의 크기를 반도체 칩의 크기와 같거나 또는 약 1.2배 내의 범위로 형성함으로써 패키지의 실장면적을 최적화하는 것을 강점으로 한다. 이러한 강점에 반하여 기존의 플라스틱 패키지에 비하여 신뢰도 및 가격 경쟁력이 떨어지는 것을 단점으로 한다.The chip scale package and the like have an advantage of optimizing the package mounting area by forming the size of the package in a range equal to or about 1.2 times the size of the semiconductor chip. Contrary to these strengths, reliability and price competitiveness are lower than those of conventional plastic packages.
좀 더 상세히 설명하면, 비지에이(BGA ; Ball Grid Array)용 기판과 리드프레임 등을 이용하여 반도체 칩에 직접 솔더 볼과 같은 외부접속단자를 형성한 구조의 칩 스케일 패키지는 비지에이용 기판과 리드프레임 같은 값비싼 부재와 그에 맞는 제조장치 등을 필요로 하기 때문에 가격 경쟁력이 낮아지며, 또한 솔더 볼을 형성함에 따라 반도체 칩이 손상되거나 전송신호가 지연되고 솔더 볼이 손상되는 등의 신뢰성이 낮아져 결국 제조수율의 저하를 가져올 수 있다.In more detail, a chip scale package in which external connection terminals such as solder balls are directly formed on a semiconductor chip using a BGA substrate and a lead frame is used. As it requires expensive members such as frames and manufacturing equipment, the cost competitiveness is lowered. Also, as solder balls are formed, reliability of semiconductor chips, transmission signals, and solder balls are lowered. Yield may be lowered.
또한, 기존의 플라스틱 패키지들은 모듈기판과 같은 부재에 실장될 수 있으며, 모듈기판을 이용하여 기존에 양산되고 있는 저용량의 플라스틱 패키지들을 연결함으로써 고용량의 메모리 모듈 등으로 제조될 수 있다.In addition, the existing plastic packages may be mounted on a member such as a module substrate, and may be manufactured as a high capacity memory module by connecting low-capacity plastic packages that are mass-produced using the module substrate.
도 1은 종래기술에 따라 복수개의 패키지들(20)이 실장된 모듈(100)을 도시한 사시도이며, 도 1을 참고로 하여 모듈(100)의 기본적인 구성을 설명하면 다음과 같다.1 is a perspective view illustrating a module 100 in which a plurality of packages 20 are mounted according to the related art. Referring to FIG. 1, a basic configuration of the module 100 will be described below.
종래기술에 따른 모듈(100)은 모듈기판(10)과 같은 부재의 패키지 실장부(12) 위로 성형수지로 성형된 개개의 패키지들(20)이 복수개 실장된 것이며, 각 패키지들(20)의 외부리드들(도시되지 않음)이 모듈기판(10) 위에 형성된 금속배선(30)을 통해 모듈의 탭(Tab)과 같은 외부접속단자(40)에 연결된 것을 특징으로 한다. 이때, 각 패키지들(20)의 공통단자들은 금속배선(30)을 통해 서로 연결되어 한 개의 외부접속단자(40)에 연결될 수 있다.In the module 100 according to the related art, a plurality of packages 20 formed of a molding resin are mounted on the package mounting portion 12 of the same member as the module substrate 10. External leads (not shown) are connected to an external connection terminal 40 such as a tab Tab of the module through a metal wire 30 formed on the module substrate 10. In this case, the common terminals of the packages 20 may be connected to each other through the metal wire 30 to one external connection terminal 40.
위와 같은 구조의 모듈은 신뢰성 및 가격 경쟁력이 앞서 설명한 칩 스케일 패키지 등에 비하여 우수한 특징을 가지고 있으나, 현재 반도체 소자 제조기술의 발전추세에 비추어 볼 때 모듈이 선점하고 있는 신뢰성 및 가격 경쟁력 등이 역전될 수 있다.Although the module having the above structure has superior characteristics in terms of reliability and price competitiveness compared to the chip scale package described above, in view of the development trend of semiconductor device manufacturing technology, the reliability and price competitiveness that the module preoccupies may be reversed. have.
이를 위하여 멀티 칩 스케일 패키지를 제조함에 있어서, 기존의 규격을 만족하면서도 반도체 칩의 손상을 방지하고 전송신호의 지연을 방지할 수 있는 특징과, 외부접속단자로 사용되는 솔더 볼의 수명을 연장시킴으로써 소자의 장기적인 신뢰성을 향상하고 제조수율을 증가시켜 가격 경쟁력을 높일 수 있는 특징을 구비한 제조기술이 선행되어야 한다.To this end, in manufacturing a multi-chip scale package, while satisfying the existing specifications, it is possible to prevent damage to the semiconductor chip and to prevent delay of the transmission signal, and to extend the life of the solder ball used as an external connection terminal. In order to improve the long-term reliability of the product and increase the manufacturing yield, the manufacturing technology with the features to increase the price competitiveness should be preceded.
본 발명의 목적은 반도체 칩의 손상 및 전송신호의 지연을 방지할 수 있는 멀티 칩 스케일 패키지를 웨이퍼 상태에서 제조하는 방법을 제공하는 것이다.It is an object of the present invention to provide a method of manufacturing a multi-chip scale package in a wafer state that can prevent damage to a semiconductor chip and delay of a transmission signal.
본 발명의 또 다른 목적은 서로 이웃한 다수의 저용량 반도체 칩을 전기적으로 연결하여 고용량의 멀티 칩 스케일 패키지를 제조하는 방법을 제공하는 것이다.Still another object of the present invention is to provide a method of manufacturing a high capacity multi-chip scale package by electrically connecting a plurality of low-capacity semiconductor chips adjacent to each other.
도 1은 종래기술에 따라 복수개의 패키지들이 실장된 모듈의 사시도,1 is a perspective view of a module mounted with a plurality of packages according to the prior art;
도 2는 본 발명의 일 실시예에 따른 멀티 칩 스케일 패키지의 평면도,2 is a plan view of a multi-chip scale package according to an embodiment of the present invention;
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따라 멀티 칩 스케일 패키지를 웨이퍼 상태에서 제조하는 공정을 순차적으로 도시한 공정단면도이다.3A through 3D are cross-sectional views sequentially illustrating a process of manufacturing a multi-chip scale package in a wafer state according to another exemplary embodiment of the present invention.
도면의 주요 부분에 대한 설명Description of the main parts of the drawing
10 : 모듈기판 12 : 패키지 실장부10: module substrate 12: package mounting portion
20 : 패키지 30, 130 : 금속배선20: package 30, 130: metal wiring
40 : 외부접속단자 100 : 모듈(Module)40: External connection terminal 100: Module
110 : 웨이퍼 120 : 반도체 칩110 wafer 120 semiconductor chip
122 : 본딩패드 124 : 보호층122: bonding pad 124: protective layer
132 : 볼 패드 140 : 절연층132: ball pad 140: insulating layer
142 : 금속기저층(UBM) 150 : 솔더 볼142: metal base layer (UBM) 150: solder ball
200 : 멀티 칩 스케일 패키지200: multi-chip scale package
이러한 목적을 달성하기 위하여 본 발명은 본딩패드들이 구비된 복수개의 반도체 칩들이 형성된 웨이퍼가 제공되는 단계와; 서로 이웃한 다수의 반도체 칩 위에서 임의의 패턴을 따라 본딩패드들에 대응되는 금속배선이 형성되는 단계와; 금속배선의 끝단들을 제외한 웨이퍼 위로 절연층이 형성되는 단계; 및 절연층에서 노출된 금속배선의 끝단 위로 솔더 볼이 형성되는 단계;를 포함하는 웨이퍼 상태에서의 멀티 칩 스케일 패키지 제조방법을 제공한다.In order to achieve the above object, the present invention provides a method comprising: providing a wafer having a plurality of semiconductor chips with bonding pads; Forming metal wirings corresponding to the bonding pads along an arbitrary pattern on a plurality of semiconductor chips adjacent to each other; Forming an insulating layer on the wafer except for the ends of the metallization; And forming a solder ball on an end of the metal wiring exposed from the insulating layer.
또한 본 발명에 따른 멀티 칩 스케일 패키지는 적어도 두 개 이상의 서로 이웃한 각 반도체 칩의 본딩패드들에 대응되는 볼 패드들을 형성하는 금속배선을 포함하며, 이중에서 일부 본딩패드들은 금속배선을 통해 전기적으로 연결되는 것을 특징으로 한다.In addition, the multi-chip scale package according to the present invention includes a metal wiring to form ball pads corresponding to the bonding pads of at least two neighboring semiconductor chips, wherein some of the bonding pads are electrically connected through the metal wiring. It is characterized in that the connection.
이하 첨부도면을 참고로 하여 본 발명의 바람직한 실시예들을 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
도 2a 내지 도 2c는 본 발명의 일 실시예에 따른 멀티 칩 스케일 패키지(MCSP ; 200)의 구성을 도시한 평면도이다. 도 2a는 반도체 칩들(120)이 형성된 웨이퍼(110)를 도시한 도이며, 도 2b는 도 2a의 A 부분을 확대하여 도시한 도이고, 도 2c는 본 발명에 따른 멀티 칩 스케일 패키지(200)를 상세히 도시한 평면도이다.2A to 2C are plan views illustrating the configuration of a multi-chip scale package (MCSP) 200 according to an embodiment of the present invention. 2A is a diagram illustrating a wafer 110 on which semiconductor chips 120 are formed, FIG. 2B is an enlarged view of portion A of FIG. 2A, and FIG. 2C is a multi-chip scale package 200 according to the present invention. Is a plan view showing in detail.
도 2a 내지 도 2c를 참고로 하여 본 발명에 따른 멀티 칩 스케일 패키지(200)의 구성을 설명하면 다음과 같다.The configuration of the multi-chip scale package 200 according to the present invention will be described with reference to FIGS. 2A to 2C as follows.
본 발명에 따른 멀티 칩 스케일 패키지(200)는 반도체 칩들(120)이 형성된 웨이퍼(110) 상태에서 직접 제조되는 것을 특징으로 하며(도 2a), 그 중에서도 특히 서로 이웃한 다수의 반도체 칩들(120) - 예를 들어, 도 2b에 도시된 바와 같이 네 개의 이웃한 반도체 칩들 - 이 연결되어 한 개의 멀티 칩 스케일 패키지(200)를 형성하는 것이고(도 2b), 각 본딩패드들(122)에 대응되는 볼 패드(132)를 형성하는 금속배선(130)이 반도체 칩들(120) 위로 형성되고 그 위로 절연층(140)이 형성된 후 솔더 볼들(150)이 절연층(140)에서 노출된 볼 패드(132) 위로 형성된 것이다.The multi-chip scale package 200 according to the present invention is characterized in that it is manufactured directly in the state of the wafer 110 in which the semiconductor chips 120 are formed (FIG. -For example, four neighboring semiconductor chips as shown in FIG. 2B-are connected to form one multi-chip scale package 200 (FIG. 2B), corresponding to each bonding pad 122 The metal wiring 130 forming the ball pad 132 is formed on the semiconductor chips 120 and the insulating layer 140 is formed thereon, and the solder pads 150 are exposed from the insulating layer 140. ) Formed above.
위와 같은 구성을 갖는 멀티 칩 스케일 패키지는 기존의 칩 스케일 패키지와는 달리 비지에이용 기판이나 리드프레임과 같은 부재를 사용하지 않고 웨이퍼 상태에서 기존의 공정설비 등을 이용하여 형성할 수 있으므로 제조비용을 현저하게 절감할 수 있다.Unlike the existing chip scale package, the multi-chip scale package having the above configuration can be manufactured using the existing process equipment in the wafer state without using a member such as a substrate for use or a lead frame. Significant savings can be achieved.
또한 종래에 저용량의 패키지들을 모듈기판에 실장한 후 연결되어 대용량의 메모리 모듈로 형성되는 것과 같이, 기존에 양산되고 있는 저용량의 다수의 반도체 칩들을 금속배선을 통해 연결한 후 절연층을 씌우고 솔더 볼을 형성함으로써 대용량의 멀티 칩 스케일 패키지로 구성할 수 있다.In addition, as the conventional low-capacity packages are mounted on a module substrate and connected to form a large-capacity memory module, a plurality of low-capacity semiconductor chips that have been mass-produced are connected through metal wiring, and then covered with an insulating layer and solder balls. It can be configured as a large-capacity multi-chip scale package by forming a.
메모리용 반도체 칩들의 경우에는 주소(Address), 데이터 출력(Data-out), 전원(Power) 및 접지(Ground) 등에 사용되는 본딩패드들이 각각 동일한 기능을 수행하는 공통단자로 사용되어 금속배선을 통해 서로 연결되어 한 개의 볼 패드를 통해 멀티 칩 스케일 패키지의 외부접속단자인 솔더 볼에 연결될 수 있다.In the case of memory semiconductor chips, bonding pads used for address, data-out, power, and ground are used as common terminals to perform the same function, and thus, through metal wiring. It can be connected to each other and to a solder ball, which is an external terminal of a multi-chip scale package, through one ball pad.
이와는 달리, 서로 이웃하는 반도체 칩들을 메모리용 반도체 칩과 로직(Logic)용 반도체 칩으로 제작한 후 이들을 한 개의 멀티 칩 패키지로 구성할 수도 있다.Alternatively, the semiconductor chips neighboring each other may be manufactured as a semiconductor chip for memory and a semiconductor chip for logic, and then may be configured into a single multi-chip package.
반도체 칩 위로 형성되는 절연층은 반도체 칩이 외부로부터 물리적 또는 화학적으로 손상되는 것을 방지할 수 있으며, 솔더 볼과 반도체 칩 사이에 개재되어 충격을 완화시킴으로써 솔더 볼의 손상을 방지할 수 있다.The insulating layer formed on the semiconductor chip may prevent the semiconductor chip from being physically or chemically damaged from the outside, and may be interposed between the solder ball and the semiconductor chip to mitigate an impact to prevent damage to the solder ball.
이와 같은 절연층은 폴리이미드(Polyimide) 또는 벤조 사이클로 부텐(BCB ; Benzo Cyclo Butene)과 같은 유기 절연층이 약 2 ∼ 50 ㎛ 의 두께로 형성되는 것이 바람직하다. 특히, 벤조 사이클로 부텐(BCB)은 폴리이미드에 비하여 내흡습성이 뛰어나며 유전율이 낮은 특징이 있다.Such an insulating layer is preferably formed of an organic insulating layer such as polyimide or benzo cyclobutene (BCB) to a thickness of about 2 to 50 μm. In particular, benzo cyclobutene (BCB) has excellent hygroscopicity and low dielectric constant than polyimide.
도 3a 내지 도 3d는 도 2c의 멀티 칩 스케일 패키지(200)를 웨이퍼 상태에서 제조하는 공정을 상세히 도시한 공정단면도이다. 도 3a 내지 도 3d를 참고로 하여 멀티 칩 스케일 패키지를 제조하는 방법을 상세히 설명하면 다음과 같다.3A to 3D are cross-sectional views illustrating in detail a process of manufacturing the multichip scale package 200 of FIG. 2C in a wafer state. A method of manufacturing a multi-chip scale package will be described in detail with reference to FIGS. 3A to 3D as follows.
먼저, 본딩패드들(122)이 노출되는 보호층(124)이 형성된 반도체 칩(120)이 복수개 형성된 웨이퍼(110)가 반도체 제조 공정(Fabrication)을 통해 제공된다(도 3a).First, a wafer 110 in which a plurality of semiconductor chips 120 having a protective layer 124 on which bonding pads 122 are exposed is formed is provided through a semiconductor fabrication process (FIG. 3A).
보호층(124) 위로 구리(Cu), 철(Fe), 니켈(Ni), 아연(Zn) 알루미늄(Al) 및 이들의 합금 중의 어느 하나로 구성되는 금속층이 형성되며, 금속층이 임의의 패턴을 따라 형성된 감광막(도시되지 않음)을 통해 각 본딩패드(122)에 대응되는 금속배선(130)으로 구성된다(도 3b).Above the protective layer 124 is formed a metal layer composed of any one of copper (Cu), iron (Fe), nickel (Ni), zinc (Zn) aluminum (Al) and alloys thereof, the metal layer following an arbitrary pattern. It is composed of a metal wiring 130 corresponding to each bonding pad 122 through the formed photosensitive film (not shown) (FIG. 3B).
금속배선(130)을 포함한 반도체 칩(120) 위로 폴리이미드(Polyimide) 또는 벤조 사이클로 부텐(BCB)과 같은 절연층(140)이 약 2 ∼ 50 ㎛의 두께로 형성된 후, 금속배선(130)의 일부분 위에서 식각 되어 창을 형성함으로써 볼 패드(132)를 형성한다. 또한 볼 패드(132)와 절연층(140) 위로 크롬/구리/금(Cr/Cu/Au), 티타늄/구리(Ti/Cu), 티타늄텅스텐/구리(TiW/Cu) 및 티타늄텅스텐/금(TiW/Au) 중의 어느 하나로 형성되는 금속기저층(142 ; UBM ; Under Barrier Metal)이 형성된다. 금속기저층(142)은 추후공정에서 볼 패드(132) 위로 형성되는 솔더 볼(150)과의 접착력 및 확산에 의한 신뢰도 감소를 방지할 수 있다(도 3c).After the insulating layer 140 such as polyimide or benzo cyclobutene (BCB) is formed on the semiconductor chip 120 including the metal wire 130 to a thickness of about 2 to 50 μm, the metal wire 130 may be The ball pad 132 is formed by etching over a portion to form a window. Also, over the ball pad 132 and the insulating layer 140, chromium / copper / gold (Cr / Cu / Au), titanium / copper (Ti / Cu), titanium tungsten / copper (TiW / Cu), and titanium tungsten / gold ( Under Barrier Metal (UBM) 142 formed of any one of TiW / Au) is formed. The metal base layer 142 may prevent a decrease in reliability due to adhesion and diffusion with the solder ball 150 formed on the ball pad 132 in a later process (FIG. 3C).
절연층(140)은 앞서 설명된 바와 같이, 폴리이미드(Polyimide) 또는 벤조 사이클로 부텐(BCB) 등과 같은 유기 절연층이 형성되는 것이 바람직하며, 도 3c와 달리 보호층(124) 위로 절연층(도시되지 않음)이 형성된 후 다시 그 위로 금속배선(130)이 형성되고 그 위에 다시 절연층(140)이 형성될 수 있다.As described above, the insulating layer 140 is preferably formed of an organic insulating layer such as polyimide or benzo cyclobutene (BCB), and, unlike FIG. 3C, an insulating layer (not shown) over the protective layer 124. The metal wire 130 may be formed thereon, and the insulating layer 140 may be formed thereon.
이러한 절연층(140)은 반도체 칩(120)의 보호층(124)과 금속배선(130)과의 열팽창계수의 차이나 물리적 손상으로부터 집적회로(도시되지 않음)를 보호하기 위한 완충 역할을 하며, 또한 전기적으로 절연시킴으로써 전기적 특성의 저하를 방지할 수 있는 것을 특징으로 한다.The insulating layer 140 serves as a buffer for protecting an integrated circuit (not shown) from a difference in thermal expansion coefficient or physical damage between the protective layer 124 of the semiconductor chip 120 and the metal wiring 130. It is characterized by being able to prevent the fall of an electrical property by electrically insulating.
이후, 볼 패드를 중심으로 일정영역 위로 솔더 범프(도시되지 않음)를 형성한 후 이를 리플로우 시켜 솔더 볼을 형성함으로써 멀티 칩 스케일 패키지를 완성한다(도 3d). 이때, 솔더 볼과의 접착력을 향상시키기 위해 절연층 위로 낮은 점성을 갖는 중합체(Polymer)를 씌운 후 솔더 볼을 형성할 수 있다.Thereafter, a solder bump (not shown) is formed over a predetermined area around the ball pad, and then reflowed to form a solder ball to complete the multi chip scale package (FIG. 3D). In this case, in order to improve adhesion to the solder ball, a solder ball may be formed after covering a polymer having a low viscosity on the insulating layer.
이상에서 설명한 바와 같이, 기존에 양산되고 있는 저용량의 반도체 칩들을 이용하여 한 개의 멀티 칩 스케일 패키지로 형성함으로써 고용량의 반도체 소자를 구현할 수 있으며, 또한 멀티 칩 스케일 패키지를 제조함에 있어서 기존의 반도체 제조 공정(Fabrication)을 그대로 이용할 수 있기 때문에 제조비용을 절감할 수 있어 결과적으로 가격 경쟁력을 향상할 수 있다.As described above, a high capacity semiconductor device can be realized by forming a single multi-chip scale package using low-capacity semiconductor chips that are mass-produced, and a conventional semiconductor manufacturing process in manufacturing a multi-chip scale package Fabrication can be used as is, reducing manufacturing costs and consequently improving price competitiveness.
또한 본 발명에 따른 멀티 칩 스케일 패키지는 폴리이미드(Polyimide) 또는 벤조 사이클로 부텐(Benzo Cyclo Butene)과 같은 유기 절연층을 이용함으로써 금속배선과 보호층을 외부의 물리적 화학적 손상으로부터 방지할 수 있으며, 이들 사이를 전기적으로 절연시킴으로써 전기적 특성의 성능 저하를 방지할 수 있다.In addition, the multi-chip scale package according to the present invention can prevent the metal wiring and the protective layer from external physical and chemical damage by using an organic insulating layer such as polyimide or benzo cyclobutene. Degradation of the electrical characteristics can be prevented by electrically insulated between them.
본 발명에 따른 멀티 칩 스케일 제조방법은 각 반도체 칩들이 형성된 웨이퍼가 제공되는 단계와, 웨이퍼 상태에서 서로 이웃한 다수의 반도체 칩들의 본딩패드들에 대응하는 금속배선이 형성되는 단계와, 금속배선 및 반도체 칩들 위로 절연층이 형성되고 금속배선의 일부 위로 창이 형성되어 볼 패드가 노출되는 단계 및 노출된 볼 패드 위로 솔더 볼이 형성되는 단계를 포함하며, 이러한 공정단계들을 통하여 기존에 양산중인 저용량의 반도체 칩들을 연결하여 고용량의 멀티 칩 스케일 패키지를 제조할 수 있고, 절연층을 이용함으로써 기존의 규격을 만족하면서도 반도체 칩의 손상을 방지하고 전송신호의 지연을 방지할 수 있는 특징과, 외부접속단자로 사용되는 솔더 볼의 수명을 연장시킴으로써 반도체 소자의 장기적인 신뢰성을 향상하고 제조수율을 증가시켜 가격 경쟁력을 높일 수 있다.The multi-chip scale manufacturing method according to the present invention comprises the steps of providing a wafer formed with each semiconductor chip, forming a metal wiring corresponding to the bonding pads of a plurality of semiconductor chips adjacent to each other in the wafer state, the metal wiring and Forming an insulating layer over the semiconductor chips, forming a window over a portion of the metallization, exposing the ball pads, and forming solder balls over the exposed ball pads. It is possible to manufacture a high-capacity multi-chip scale package by connecting chips, and by using an insulating layer, it is possible to prevent damage to a semiconductor chip and to prevent transmission signal delay while satisfying existing standards. Extend the life of the solder balls used to improve the long-term reliability of the semiconductor device Increasing the rate can increase price competitiveness.
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| KR1019980056260A KR100579002B1 (en) | 1998-12-18 | 1998-12-18 | Method for manufacturing multi chip scale package at wafer level |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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| KR100579002B1 KR100579002B1 (en) | 2006-08-23 |
Family
ID=19563822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980056260A KR100579002B1 (en) | 1998-12-18 | 1998-12-18 | Method for manufacturing multi chip scale package at wafer level |
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| KR (1) | KR100579002B1 (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980044254A (en) * | 1996-12-06 | 1998-09-05 | 황인길 | Bond pad structure of semiconductor chip |
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| KR101597548B1 (en) * | 2014-08-29 | 2016-02-25 | 쿠쿠전자 주식회사 | Electric cooker |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4866507A (en) * | 1986-05-19 | 1989-09-12 | International Business Machines Corporation | Module for packaging semiconductor integrated circuit chips on a base substrate |
| US5736456A (en) * | 1996-03-07 | 1998-04-07 | Micron Technology, Inc. | Method of forming conductive bumps on die for flip chip applications |
-
1998
- 1998-12-18 KR KR1019980056260A patent/KR100579002B1/en not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980044254A (en) * | 1996-12-06 | 1998-09-05 | 황인길 | Bond pad structure of semiconductor chip |
| US7138721B2 (en) | 2003-08-27 | 2006-11-21 | Samsung Electronics Co., Ltd. | Memory module |
| KR101597548B1 (en) * | 2014-08-29 | 2016-02-25 | 쿠쿠전자 주식회사 | Electric cooker |
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| KR100579002B1 (en) | 2006-08-23 |
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