KR20000040584A - Semiconductor chip having polymer layer thereon and manufacturing method thereof - Google Patents
Semiconductor chip having polymer layer thereon and manufacturing method thereof Download PDFInfo
- Publication number
- KR20000040584A KR20000040584A KR1019980056253A KR19980056253A KR20000040584A KR 20000040584 A KR20000040584 A KR 20000040584A KR 1019980056253 A KR1019980056253 A KR 1019980056253A KR 19980056253 A KR19980056253 A KR 19980056253A KR 20000040584 A KR20000040584 A KR 20000040584A
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor chip
- polymer
- chip
- wafer
- polymer layer
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/562—Protection against mechanical damage
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
Description
본 발명은 반도체 칩 제조 방법에 관한 것으로서, 더욱 상세하게는 플립 칩 본딩(flip chip bonding)이나 칩 스케일 패키지(CSP; Chip Scale Package)의 구조에서 외부로부터의 기계적 충격에 의한 반도체 칩을 방지하기 위한 반도체 칩과 그 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor chip, and more particularly, to prevent a semiconductor chip from mechanical impact from the outside in the structure of flip chip bonding or chip scale package (CSP). A semiconductor chip and a method of manufacturing the same.
일반적으로 사용되는 반도체 칩 패키지는 다이패드에 반도체 칩이 실장되어 내부리드와 와이어 본딩(wire bonding)에 의해 전기적으로 연결되어 에폭시계 성형 수지로 봉지되고 그 내부리드와 일체형으로 형성된 외부리드가 실장에 적합한 형태로 형성되어 있는 구조를 가지고 있다. 이와 같이 에폭시계 성형 수지로 봉지되는 형태의 반도체 칩을 플라스틱 패키지(plastic package)라 한다. 그리고, 보통 반도체 칩 패키지의 핀수라고 하는 것은 외부리드의 수를 일컫는다.Generally used semiconductor chip package is a semiconductor chip mounted on a die pad and electrically connected to the inner lead by wire bonding, sealed with epoxy-based molding resin, and the outer lead formed integrally with the inner lead is mounted on the mount. It has a structure formed in a suitable form. As such, the semiconductor chip encapsulated with an epoxy-based molding resin is called a plastic package. In general, the number of pins of a semiconductor chip package refers to the number of external leads.
최근 전자기기의 소형화와 경량화 및 고성능화에 따라 새로운 형태의 반도체 장치가 요구되고 있다. 기존의 플라스틱 반도체 칩 패키지로는 많은 핀 수를 구현하는 것이 어려울뿐만 아니라 소형화와 경량화에 한계가 있기 때문이다. 예를 들어, 소형 컴퓨터나 휴대용 전자기기에는 일반적인 구조의 반도체 칩 패키지가 적합하지 않다. 이에 따라 최근 많은 조립 업체들이 이를 반영하기 위한 새로운 기술을 개발하였고, 또한 최근까지 계속적으로 개발이 진행되고 있는 실정이다.Recently, with the miniaturization, light weight, and high performance of electronic devices, new types of semiconductor devices are required. This is because it is difficult to realize a large number of pins in a conventional plastic semiconductor chip package, and there is a limit in miniaturization and light weight. For example, a semiconductor chip package of general structure is not suitable for a small computer or a portable electronic device. Accordingly, many assembly companies have recently developed a new technology to reflect this, and the development is continuing until recently.
반도체 장치의 소형화와 경량화 및 고성능화를 위하여 개발된 기술중의 대표적인 것으로는 패키지 조립 기술의 진전으로 개발된 칩 스케일 패키지와 실장 기술의 진전으로 개발된 플립 칩 본딩 등이 있다. 칩 스케일 패키지는 그 크기가 반도체 칩의 약 120%로 유지되고 일반적인 표면 실장 기술에 의해 인쇄회로기판등에 실장될 수 있으며, 실장 면적이 크게 감소된다는 장점을 가지고 있다. 그리고, 플립 칩 본딩 기술은 반도체 칩을 기판에 범프나 솔더 볼을 이용하여 접속하는 기술로서, 칩 스케일 패키지와 마찬가지로 실장 면적을 크게 감소할 수 있고 전자기기의 전체적인 크기와 무게를 감소시킬 수 있다는 장점을 가지고 있다. 그러나, 칩 스케일 패키지나 플립 칩 본딩 기술을 이용할 때 반도체 칩이 외부환경에 노출되므로써 발생되는 문제점을 가지고 있다. 플립 칩 본딩 기술을 예로 하여 좀 더 상세히 설명하면 다음과 같다.Among the technologies developed for miniaturization, light weight, and high performance of semiconductor devices, there are a chip scale package developed by the development of package assembly technology and flip chip bonding developed by the development of packaging technology. The chip scale package is maintained at about 120% of the size of the semiconductor chip, can be mounted on a printed circuit board by a general surface mounting technology, and has a merit of greatly reducing the mounting area. In addition, flip chip bonding technology connects a semiconductor chip to a substrate using bumps or solder balls. Like a chip scale package, a flip chip bonding technology can greatly reduce a mounting area and reduce the overall size and weight of an electronic device. Have However, there is a problem that occurs when the semiconductor chip is exposed to the external environment when using a chip scale package or flip chip bonding technology. The flip chip bonding technique will be described in more detail as an example.
도 1은 종래 기술에 따른 반도체 칩이 회로기판에 플립 칩 본딩(flip chip bonding)된 상태를 나타낸 도면이다.1 is a diagram illustrating a state in which a semiconductor chip according to the prior art is flip chip bonded to a circuit board.
도 1을 참조하면, 반도체 칩(41)은 솔더 볼(solder ball;44)에 의해 인쇄회로기판(51)에 직접 실장되어 있다. 반도체 칩(41)의 활성면에 형성된 알루미늄 패드(42)에 솔더 볼(44)이 부착되어 있어서, 이를 인쇄회로기판(51)에 형성되어 있는 접속패드(52)에 접합하는 방식으로 반도체 칩(41)이 실장되어 있다. 접속패드(52)는 인쇄회로기판(51)에 형성된 회로패턴(53)과 연결된다.Referring to FIG. 1, the semiconductor chip 41 is directly mounted on the printed circuit board 51 by solder balls 44. The solder balls 44 are attached to the aluminum pads 42 formed on the active surface of the semiconductor chip 41, and are bonded to the connection pads 52 formed on the printed circuit board 51. 41) is mounted. The connection pad 52 is connected to the circuit pattern 53 formed on the printed circuit board 51.
이때 반도체 칩(41)의 활성면은 패시베이션막(43)에 의해 외부 환경으로부터 물리적으로나 화학적으로 보호된다. 그리고, 반도체 칩(41)은 인쇄회로기판(51)에 실장된 상태에서 에폭시계 성형 수지와 같은 수지 봉지재(54)가 반도체 칩(41)과 인쇄회로기판(51)의 틈에 채워쳐 전기적인 연결상태가 보호된다.At this time, the active surface of the semiconductor chip 41 is physically and chemically protected from the external environment by the passivation film 43. In the semiconductor chip 41, a resin encapsulant 54 such as an epoxy-based molding resin is filled in the gap between the semiconductor chip 41 and the printed circuit board 51 in a state where the semiconductor chip 41 is mounted on the printed circuit board 51. Connection is protected.
그런데, 플립 칩 본딩에 사용되는 종래의 반도체 칩은 집적회로가 형성된 활성면의 반대면인 뒷면과 측면이 외부로 노출된다. 노출된 부분을 갖고 있다는 것은 외부에서 가해지는 기계적 충격에 의해 깨지는 칩핑(chipping)이나 금이 가는 크랙(crack)이 발생될 수 있다는 것을 의미한다. 이는 소개된 플립 칩 본딩에 한정되지 않고 대부분의 칩 스케일 패키지와 같이 반도체 칩이 노출된 부분을 갖도록 하여 제조되는 반도체 장치에 해당된다. 칩 스케일 패키지나 플립 칩 본딩 기술이 소형 컴퓨터나 휴대용 전자기기에 적용된다는 사실을 고려할 때 기계적인 하중이나 충격은 충분히 발생될 수 있는 것이며, 이의 해결을 위하여 반도체 칩을 보호하기 위한 새로운 기술의 개발이 매우 중요하다고 할 수 있다.However, in the conventional semiconductor chip used for flip chip bonding, the back and side surfaces, which are opposite to the active surface on which the integrated circuit is formed, are exposed to the outside. Having an exposed part means that chipping or cracking cracks can occur due to external mechanical impacts. This is not limited to the flip chip bonding introduced, but corresponds to a semiconductor device manufactured by having the exposed portion of the semiconductor chip, such as most chip scale packages. Considering the fact that the chip scale package or flip chip bonding technology is applied to a small computer or a portable electronic device, mechanical loads or shocks can be generated sufficiently. It is very important.
본 발명의 목적은 외부 환경에 의해 물리적으로나 화학적으로 손상을 받지 않도록 반도체 칩이 외부로 노출되지 않도록 하는 반도체 칩과 그 제조 방법을 제공하는 데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor chip and a method of manufacturing the semiconductor chip so that the semiconductor chip is not exposed to the outside so as not to be physically or chemically damaged by an external environment.
도 1은 종래 기술에 따른 반도체 칩이 회로기판에 플립 칩 본딩(flip chip bonding)된 상태를 나타낸 도면.1 is a view showing a state in which a semiconductor chip according to the prior art flip chip bonding (flip chip bonding) on a circuit board.
도 2는 본 발명에 따른 반도체 칩의 일 실시예를 나타낸 단면도.2 is a cross-sectional view showing an embodiment of a semiconductor chip according to the present invention.
도 3a 내지 도 3f는 본 발명에 따른 반도체 칩 제조 방법의 공정 진행도.3a to 3f is a process progress diagram of a semiconductor chip manufacturing method according to the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
10: 웨이퍼 11,41: 반도체 칩10: wafer 11,41: semiconductor chip
12,42: 알루미늄 패드 13,43: 패시베이션막12,42: aluminum pad 13,43: passivation film
14,44: 솔더 볼(solder ball) 15: 하면 폴리머층14,44: solder ball 15: lower polymer layer
16: 측면 폴리머층 17: 틈16: side polymer layer 17: gap
18: 유연성 테이프 19: 웨이퍼 링(wafer ring)18: flexible tape 19: wafer ring
30: 다이아몬드날 31: 가압수단30: diamond blade 31: pressing means
51: 인쇄회로기판 52: 접속패드51: printed circuit board 52: connection pad
53: 회로패턴 54: 수지 봉지부53: circuit pattern 54: resin encapsulation
상기 목적을 달성하기 위한 본 발명에 따른 반도체 칩은 집적회로가 형성되어 있는 활성면을 갖는 육면체 형상의 반도체 칩으로서, 활성면의 반대쪽 면과 측면들에 폴리머층이 형성되어 있는 것을 특징으로 한다.The semiconductor chip according to the present invention for achieving the above object is a hexahedral-shaped semiconductor chip having an active surface on which an integrated circuit is formed, characterized in that a polymer layer is formed on the opposite side and side surfaces of the active surface.
또한 상기 목적을 달성하기 위한 본 발명에 따른 반도체 칩 제조 방법은 ⒜집적회로가 형성되어 있는 활성면의 반대쪽 면인 밑면에 폴리머층이 형성된 웨이퍼를 준비하는 단계와, ⒝웨이퍼의 밑면에 물리적인 복원력을 갖는 유연성 테이프를 부착하는 단계와, ⒞웨이퍼를 각각의 반도체 칩으로 절단하는 단계와, ⒟반도체 칩간에 틈이 형성되도록 테이프를 잡아 늘이는 단계와, ⒠반도체 칩간에 형성된 틈에 폴리머를 채워넣는 단계와, ⒡테이프를 폴리머가 경화되기 전에 원래의 상태로 복원시키고, 복원된 후에 폴리머를 경화시키는 단계, 및 ⒢각각의 반도체 칩의 측면에 경화된 폴리머(polymer)가 존재하도록 하여 각각의 반도체 칩을 절단하는 단계를 포함하는 것을 특징으로 한다.In addition, the semiconductor chip manufacturing method according to the present invention for achieving the above object comprises the steps of preparing a wafer having a polymer layer formed on the bottom surface opposite to the active surface on which the integrated circuit is formed, and the physical restoring force on the bottom surface of the wafer Attaching a flexible tape to each other, cutting the wafer into individual semiconductor chips, stretching the tape so that a gap is formed between the semiconductor chips, and filling the polymer into the gap formed between the semiconductor chips; Restoring the wet tape to its original state before the polymer is cured, curing the polymer after it has been restored, and (b) cutting each semiconductor chip so that a cured polymer is present on the sides of each semiconductor chip. Characterized in that it comprises a step.
이하 첨부 도면을 참조하여 본 발명에 따른 반도체 칩과 그 제조 방법을 보다 상세하게 설명하고자 한다.Hereinafter, a semiconductor chip and a method of manufacturing the same according to the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 따른 반도체 칩의 일 실시예를 나타낸 단면도이다.2 is a cross-sectional view showing an embodiment of a semiconductor chip according to the present invention.
도 2를 참조하는 실시예는 알루미늄 패드(12)가 형성되어 있는 활성면(11a)에 솔더 볼(14)이 부착되어 있는 반도체 칩(11)의 측면(11c)과 활성면(11a)의 반대면인 밑면(11b)에 각각 폴리머층(15,16)이 형성되어 있는 구조이다. 물론, 활성면(11a)에는 폴리이미드(polyimide)와 같은 폴리머 재질로 패시베이션층(13)이 형성되어 있다.2, the side surface 11c of the semiconductor chip 11 having the solder ball 14 attached to the active surface 11a on which the aluminum pad 12 is formed is opposite to the active surface 11a. The polymer layers 15 and 16 are formed in the bottom surface 11b which is a surface, respectively. Of course, the passivation layer 13 is formed on the active surface 11a by a polymer material such as polyimide.
기본적으로 반도체 칩(11)의 활성면(11a)은 패시베이션층(13)에 의해 외부 환경으로부터 물리적으로나 화학적으로 보호를 받는다. 그리고, 집적회로가 형성되어 있지 않은 측면(11c)이나 밑면(11b)에도 폴리머층(16,15)에 의해 외부 환경으로부터 보호를 받는다. 여기에서 폴리머층(15,16)을 구성하는 데에 사용되는 폴리머는 온도가 상승되었을 경우에도 그 물성이나 상태가 변하지 않는 폴리아미드산(polyamic acid)이나 폴리비닐계 화합물 및 에폭시(epoxy)계 물질 등이 사용될 수 있으나 이에 제한되지 않는다. 그리고, 폴리머층(15,16)의 두께는 반도체 칩(11)의 크기 증가에 영향을 미치지 않도록 20~220㎛정도가 되도록 하는 것이 바람직하다.Basically, the active surface 11a of the semiconductor chip 11 is physically and chemically protected from the external environment by the passivation layer 13. In addition, the side surfaces 11c and the bottom surfaces 11b on which the integrated circuits are not formed are protected by the polymer layers 16 and 15 from the external environment. Herein, the polymer used to form the polymer layers 15 and 16 is a polyamic acid, a polyvinyl compound, or an epoxy material that does not change its physical properties or state even when the temperature is raised. Etc. may be used but is not limited thereto. In addition, the thickness of the polymer layers 15 and 16 may be about 20 to 220 μm so as not to affect the size increase of the semiconductor chip 11.
이와 같은 실시예는 플립 칩 본딩에 의해 제조되는 멀티 칩 모듈이나 탭 패키지 상태에서 종래와 달리 반도체 칩이 외부에 노출되는 면이 없도록 폴리머층에 의해 둘러싸여져 있기 때문에 외부환경으로부터 보호될 수 있다. 이와 같은 반도체 칩은 다음과 같은 제조 방법에 의해 얻어질 수 있다.Such an embodiment may be protected from the external environment because the semiconductor chip is surrounded by a polymer layer so that the semiconductor chip is not exposed to the outside in a multi chip module or tab package manufactured by flip chip bonding. Such a semiconductor chip can be obtained by the following manufacturing method.
도 3a 내지 도 3f는 본 발명에 따른 반도체 칩 제조 방법의 공정 진행도이다.3A to 3F are process flowcharts of a method of manufacturing a semiconductor chip according to the present invention.
도 3a를 참조하면, 먼저 집적회로가 형성되어 있는 활성면(11a)의 반대쪽 면인 밑면(11b)에 폴리머층(15)이 형성된 웨이퍼(10)를 준비한다. 소정의 집적회로가 형성되어 있는 웨이퍼(10)의 밑면에 폴리머를 스핀 코팅(spin coating)법으로 도포하여 경화시키면 폴리머층(15)이 형성된 웨이퍼(10)를 얻을 수 있다. 그리고, 플립 칩 본딩을 위해서는 웨이퍼(10)의 활성면에 솔더 볼을 부착시키는 단위 공정을 추가적으로 포함하도록 한다. 단, 여기서 솔더 볼(14)을 부착시키는 단계는 필요에 따라 금 범프(Au bump)나 솔더 범프(solder bump)등을 부착시키는 단계로 대체될 수 있다. 또한, 사용되는 폴리머는 앞에서 설명된 바와 같이 폴리아미드산이나 폴리비닐계 화합물을 사용할 수 있으며, 이는 스핀 코팅법을 적용하기에도 적합하다.Referring to FIG. 3A, a wafer 10 having a polymer layer 15 formed on a bottom surface 11b, which is an opposite surface to an active surface 11a on which an integrated circuit is formed, is prepared. When the polymer is applied to the bottom surface of the wafer 10 on which a predetermined integrated circuit is formed and cured by spin coating, the wafer 10 on which the polymer layer 15 is formed can be obtained. In addition, the flip chip bonding further includes a unit process of attaching solder balls to the active surface of the wafer 10. However, the attaching of the solder balls 14 may be replaced by attaching gold bumps or solder bumps as necessary. In addition, the polymer used may be a polyamic acid or a polyvinyl compound as described above, which is also suitable for applying a spin coating method.
도 3b를 참조하면, 다음에 웨이퍼(10)의 밑면에 물리적인 복원력을 갖는 유연성 테이프(18)를 부착한다. 이 유연성 테이프(18)는 외부에서 물리적인 압력이 가해질 때 원래의 상태로 되돌아가려는 성질을 가지고 있는 것으로서 웨이퍼(10)에 대한 공정 진행과 취급에 용이하도록 웨이퍼 링(19)이라는 지지체에 부착되어 사용된다.Referring to FIG. 3B, a flexible tape 18 having physical restoring force is then attached to the bottom of the wafer 10. The flexible tape 18 has a property of returning to its original state when physical pressure is applied from the outside, and is attached to a support called a wafer ring 19 to facilitate the process and handling of the wafer 10. do.
유연성 테이프(19)를 웨이퍼(10)의 밑면에 부착시킨 후에는 웨이퍼(10)를 각각의 반도체 칩(11)으로 절단하는 단계를 진행한다. 이 단계는 소잉(sawing) 공정이라하여 다이아몬드날(30)이나 레이저 등을 이용하여 진행되는 공정으로 이미 잘 알려져 있으므로 그 기술을 생략한다. 단, 여기서 소잉은 웨이퍼(10)의 밑면에 형성되어 있는 폴리머층(15)까지 이루어지도록 한다. 보통 소잉을 진행하면 반도체 칩간에는 약 60㎛ 정도의 틈이 발생된다.After attaching the flexible tape 19 to the underside of the wafer 10, the step of cutting the wafer 10 into the respective semiconductor chips 11 is performed. This step is already known as a sawing process and is a process that proceeds using a diamond blade 30 or a laser, so the description thereof is omitted. Here, the sawing is to be made up to the polymer layer 15 formed on the bottom surface of the wafer (10). Usually, when sawing is performed, a gap of about 60 μm is generated between the semiconductor chips.
도 3c를 참조하면, 그 다음에 반도체 칩(11)간에 틈(17)이 확장되도록 기계적인 압력을 가하여 유연성 테이프(18)를 늘어나게 하여 반도체 칩(11)간의 간격을 증가시키는 단계를 진행한다. 소잉이 완료된 상태의 웨이퍼를 웨이퍼 링(19)을 고정시킨 상태에서 웨이퍼(10)와 웨이퍼 링(19)의 사이에 위치한 유연성 테이프 부분을 기계적인 힘을 가하는 가압수단(31)으로 밀어올리면 유연성 테이프(18)의 표면적이 증가되면서 유연성 테이프(18)에 부착되어 있는 반도체 칩(11)간 간격이 증가되어 d1이된다.Referring to FIG. 3C, a mechanical pressure is then applied to extend the gaps 17 between the semiconductor chips 11 so that the flexible tape 18 is stretched to increase the spacing between the semiconductor chips 11. When the sawing is completed, the flexible tape is pushed up by the pressing means 31 that applies mechanical force to the portion of the flexible tape positioned between the wafer 10 and the wafer ring 19 while the wafer ring 19 is fixed. As the surface area of 18 is increased, the distance between the semiconductor chips 11 attached to the flexible tape 18 is increased to be d 1 .
도 3d를 참조하면, 반도체 칩(11)간 간격이 증가된 상태에서 반도체 칩(11)간에 형성된 틈(17)에 폴리머(21)를 채워넣는 단계를 진행한다. 벌어진 틈에 포팅법에 의해 폴리머(21)를 채워 넣어 주며, 이때 사용되는 폴리머(21)로서 역시 폴리아미드산이나 폴리비닐계 화합물이 사용될 수 있다.Referring to FIG. 3D, the polymer 21 is filled in the gaps 17 formed between the semiconductor chips 11 in a state where the gap between the semiconductor chips 11 is increased. The polymer 21 is filled in the gaps by the potting method, and polyamic acid or a polyvinyl compound may also be used as the polymer 21 used.
도 3e를 참조하면, 다음에 유연성 테이프(18)를 폴리머(21)가 경화되기 전에 반도체 칩(11)간 간격이 최초 절단 단계에서의 간격보다 크도록 하여 균일한 간격 d2로 유지되도록 가해진 기계적인 압력을 조절한 후 폴리머(21)를 경화시키는 단계를 진행한다. 팽창되었을 때 반도체 칩(11)간에 벌어지는 간격은 웨이퍼 전면에 걸쳐 균일하지 않기 때문에 균일한 거리를 유지하기 위하여 가압수단(31)으로 가해지는 압력을 특정 크기만큼 감소시켜 복원력에 의해 팽창되었던 유연성 테이프(18)가 수축되면서 증가되었던 반도체 칩(11)간 간격이 줄어들도록 하여 균일한 간격이 유지되도록 한다. 이때 반도체 칩(11)간의 간격은 100~500㎛로 하여주는 것이 바람직하다. 이 상태에서 폴리머(21)를 경화시킨다.Referring to FIG. 3E, the flexible tape 18 is next applied to the machine so that the spacing between the semiconductor chips 11 is greater than the spacing in the initial cutting step before the polymer 21 is cured so as to be maintained at a uniform spacing d 2 . After adjusting the pressure, the polymer 21 is cured. Since the gap between the semiconductor chips 11 when inflated is not uniform over the entire wafer surface, the pressure applied to the pressing means 31 is reduced by a certain size in order to maintain a uniform distance, thereby expanding the flexible tape ( 18, the gap between the semiconductor chips 11, which have been increased by shrinking, is reduced so that a uniform gap is maintained. At this time, the interval between the semiconductor chips 11 is preferably set to 100 ~ 500㎛. In this state, the polymer 21 is cured.
도 3f를 참조하면, 그리고나서 각각의 반도체 칩(11)의 측면에 경화된 폴리머(21)가 존재하도록 하여 각각의 반도체 칩(11)을 절단하는 단계를 진행한다. 다이아몬드날(30)을 사용하여 경화된 폴리머(21)의 중앙을 절단하면 도 2에서와 같이 측면에 폴리머층(16)이 형성된 반도체 칩(11)을 얻을 수 있다. 반도체 칩(11)간의 간격 d2를 100~500㎛으로 하였을 때, 소잉에 의해 제거되는 폭이 약 60㎛정도이므로 반도체 칩(11)의 측면에 형성되는 폴리머층(16)의 두께는 20~220㎛정도가 된다.Referring to FIG. 3F, the step of cutting each semiconductor chip 11 is then performed so that the cured polymer 21 is present on the side of each semiconductor chip 11. When the center of the cured polymer 21 is cut using the diamond blade 30, the semiconductor chip 11 having the polymer layer 16 formed on the side surface may be obtained as shown in FIG. 2. When the distance d2 between the semiconductor chips 11 is 100 to 500 µm, the width removed by sawing is about 60 µm, so that the thickness of the polymer layer 16 formed on the side surface of the semiconductor chip 11 is 20 to 220. It becomes about micrometer.
이와 같은 방법에 의해서 제조되는 각각의 반도체 칩은 유연성 테이프에서 분리되어 칩 스케일 패키지 제조나 플립 칩 본딩에 직접 사용된다.Each semiconductor chip manufactured by this method is separated from the flexible tape and used directly in chip scale package fabrication or flip chip bonding.
이상에서 살펴본 본 발명에 의한 반도체 칩과 그 제조 방법에 따르면, 칩 스케일 패키지나 플립 칩 본딩에 적용되는 반도체 칩이 종래와 같이 밑면이나 측면이 외부로 노출되는 경우와 달리 반도체 칩이 폴리머층에 의해 둘러싸여져 노출면이 없게되어 외부환경에 의한 물리적인 손상이나 화학적인 손상이 직접 반도체 칩에 가해지지 않게 된다. 따라서, 종래와 같은 반도체 칩의 칩핑이나 크랙의 발생이 방지되어 보다 신뢰성 있는 칩 스케일 패키지나 플립 칩 본딩의 구현이 가능하게 된다.According to the semiconductor chip and the manufacturing method thereof according to the present invention described above, unlike the case where the semiconductor chip applied to the chip scale package or flip chip bonding is exposed to the outside or the bottom side as in the prior art, the semiconductor chip is formed by the polymer layer. It is enclosed so that there is no exposed surface, so that physical damage or chemical damage caused by the external environment is not directly applied to the semiconductor chip. As a result, chipping or cracking of the semiconductor chip as in the prior art is prevented, thereby enabling a more reliable chip scale package or flip chip bonding.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980056253A KR100554462B1 (en) | 1998-12-18 | 1998-12-18 | Manufacturing Method for Semiconductor Chip Having Polymer Layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980056253A KR100554462B1 (en) | 1998-12-18 | 1998-12-18 | Manufacturing Method for Semiconductor Chip Having Polymer Layer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000040584A true KR20000040584A (en) | 2000-07-05 |
| KR100554462B1 KR100554462B1 (en) | 2006-05-22 |
Family
ID=19563815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980056253A KR100554462B1 (en) | 1998-12-18 | 1998-12-18 | Manufacturing Method for Semiconductor Chip Having Polymer Layer |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100554462B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8207606B2 (en) | 2008-07-21 | 2012-06-26 | Samsung Electronics Co., Ltd | Semiconductor device |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08335653A (en) * | 1995-04-07 | 1996-12-17 | Nitto Denko Corp | Semiconductor device, its production and tape carrier for semiconductor device used for production of the semiconductor device |
-
1998
- 1998-12-18 KR KR1019980056253A patent/KR100554462B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8207606B2 (en) | 2008-07-21 | 2012-06-26 | Samsung Electronics Co., Ltd | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100554462B1 (en) | 2006-05-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100253116B1 (en) | Method of manufacturing chip size package using the method | |
| US11289346B2 (en) | Method for fabricating electronic package | |
| US7655501B2 (en) | Wafer level package with good CTE performance | |
| US8035127B2 (en) | Packaging substrate structure with a semiconductor chip embedded therein | |
| JP3339838B2 (en) | Semiconductor device and method of manufacturing the same | |
| US7413925B2 (en) | Method for fabricating semiconductor package | |
| US20060261475A1 (en) | Wafer level pre-packaged flip chip | |
| US20050202590A1 (en) | Wafer level semiconductor package with build-up layer and method for fabricating the same | |
| US7772707B2 (en) | Methods for wafer-level packaging of microelectronic devices and microelectronic devices formed by such methods | |
| US20110209908A1 (en) | Conductor package structure and method of the same | |
| US7977802B2 (en) | Integrated circuit packaging system with stacked die and method of manufacture thereof | |
| JP2008258621A (en) | Semiconductor device package structure and formation method thereof | |
| JP2000156435A (en) | Semiconductor device and manufacture thereof | |
| US20070155049A1 (en) | Method for Manufacturing Chip Package Structures | |
| US20060270104A1 (en) | Method for attaching dice to a package and arrangement of dice in a package | |
| JP2001024024A (en) | Semiconductor package and manufacturing method | |
| US20050212129A1 (en) | Semiconductor package with build-up structure and method for fabricating the same | |
| US6953709B2 (en) | Semiconductor device and its manufacturing method | |
| US6312972B1 (en) | Pre-bond encapsulation of area array terminated chip and wafer scale packages | |
| JP3291289B2 (en) | Electronic component manufacturing method | |
| US8035220B2 (en) | Semiconductor packaging device | |
| KR100554462B1 (en) | Manufacturing Method for Semiconductor Chip Having Polymer Layer | |
| KR100780690B1 (en) | Method of manufacturing stack package | |
| KR100660900B1 (en) | Fold type chip-stack package and method of fabricating the same package | |
| US20220344231A1 (en) | Flip chip package unit and associated packaging method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100216 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |