KR20000032233A - Mos transistor having t type gate and producing method thereof - Google Patents
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Abstract
Description
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로서, 특히 T자형 게이트를 갖는 모스 트랜지스터 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a MOS transistor having a T-shaped gate and a manufacturing method thereof.
반도체 장치의 집적도가 증가함에 따라 디자인 룰이 작아지고 있다. 그러나, 게이트의 길이가 작아짐에 따라 게이트의 접촉면적의 감소로 인하여 게이트 전극의 접촉 저항도 증가하게 된다. 이렇게 증가된 게이트 접촉 저항은 모스 트랜지스터의 동작 스위칭 속도를 느리게 하거나, 소자 특성을 나쁘게하는 문제를 유발한다.As the degree of integration of semiconductor devices increases, design rules become smaller. However, as the length of the gate decreases, the contact resistance of the gate electrode also increases due to the decrease in the contact area of the gate. This increased gate contact resistance causes problems such as slowing down the operation switching speed of the MOS transistor or worsening device characteristics.
그러므로, 게이트 접촉 저항을 줄이기 위한 기술 개발이 지속적으로 진행되고 있다. 이러한 기술의 일례로 실리사이드 형성 기술을 들 수 있다. 폴리실리콘(polysilicon) 위에 고융점 금속(refractory metal) 및 천이금속(Transition metal)등을 적층한 후, 열처리(annealing)를 수행함으로써 형성하는 금속과 실리콘의 합금인 실리사이드(silicide)는 폴리실리콘을 전극재료로서 사용할 때 실현할 수 없었던 저저항 문제를 해결할 수 있다는 장점이 있다.Therefore, the development of technology to reduce the gate contact resistance is ongoing. An example of such a technique is a silicide formation technique. Silicide, an alloy of metal and silicon, formed by laminating a high melting point metal and a transition metal on a polysilicon, and then performing annealing, the polysilicon electrode It has the advantage of solving the problem of low resistance that could not be realized when used as a material.
따라서 모스 트랜지스터(MOS transistor)를 형성한 후, 게이트 전극, 소오스 및 드레인 영역에 실리사이드층(silicide layer)을 보강하면 전극재질의 저저항화(low resistance)를 도모하여 반도체 소자의 고속동작을 실현할 수 있다.Therefore, by forming a MOS transistor and then reinforcing a silicide layer in the gate electrode, the source and the drain region, the electrode material can be low-resisted to achieve high-speed operation of the semiconductor device. have.
도 1은 종래의 금속 실리사이드층을 내재한 모스 트랜지스터의 단면도이다.1 is a cross-sectional view of a MOS transistor incorporating a conventional metal silicide layer.
도 1을 참조하면, 반도체 기판(2) 위에 소자분리영역인 필드 산화막(4)이 형성되어 있고, 소자형성영역에는 게이트 절연막(6)을 개재하여 스페이서(12)로 둘러싸인 게이트(8)와 소스/드레인 영역(14)이 형성되어 있다. 게이트(8) 및 소스/드레인 영역(14) 위에는 금속 실리사이드막(24)이 형성되어 있다.Referring to FIG. 1, a field oxide film 4, which is a device isolation region, is formed on a semiconductor substrate 2, and a gate 8 and a source surrounded by a spacer 12 through a gate insulating film 6 are formed in the device formation region. The drain region 14 is formed. A metal silicide film 24 is formed on the gate 8 and the source / drain regions 14.
이러한 구조의 모스 트랜지스터에 있어서 게이트(8)의 길이(L')가 작아짐에 따라 게이트(8) 위에 형성되는 금속 실리사이드층(24)의 길이도 줄어든다. 이렇게 길이가 줄어든 금속 실리사이드막(24)은 의도한 대로 게이트 접촉 저항을 줄이는 데에는 충분치 못한 문제점이 있다.In the MOS transistor having such a structure, as the length L 'of the gate 8 decreases, the length of the metal silicide layer 24 formed on the gate 8 also decreases. The reduced metal silicide layer 24 has a problem that is not sufficient to reduce the gate contact resistance as intended.
본 발명의 목적은 게이트 접촉 저항을 줄일 수 있는 모스 트랜지스터를 제공하는 것이다.An object of the present invention is to provide a MOS transistor that can reduce the gate contact resistance.
본 발명의 다른 목적은 게이트 접촉 저항을 줄일 수 있는 모스 트랜지스터의 제조방법을 제공하는 것이다.Another object of the present invention is to provide a method of manufacturing a MOS transistor that can reduce the gate contact resistance.
도 1은 종래의 실리사이드층을 내재한 모스 트랜지스터의 단면도이다.1 is a cross-sectional view of a MOS transistor incorporating a conventional silicide layer.
도 2는 본 발명의 일실시예에 따른 T자형 게이트를 갖는 모스 트랜지스터의 단면도이다.2 is a cross-sectional view of a MOS transistor having a T-shaped gate according to an embodiment of the present invention.
도 3 내지 도 10은 본 발명의 일실시예에 따른 T자형 게이트를 갖는 모스 트랜지스터를 형성하는 방법을 설명하기 위하여 공정순서에 따라 도시한 단면도들이다.3 through 10 are cross-sectional views illustrating a method of forming a MOS transistor having a T-shaped gate according to an embodiment of the present invention.
상기 목적을 달성하기 위하여, 본 발명에 따른 T자형 게이트를 갖는 모스 트랜지스터는 반도체 기판 상에 형성된 게이트 산화막과, 게이트 산화막의 소정영역 상에 형성된 게이트 몸체와, 게이트 몸체 양 옆의 반도체 기판 표면에 형성된 소스/드레인 영역과, 게이트 몸체의 측벽에 형성된 제1 스페이서와, 게이트 몸체의 상면과 접하고 게이트 몸체의 길이보다 길게 형성된 게이트 머리와, 게이트 머리 아래에 제1 스페이서와 접하면서 게이트 머리를 지탱하는 제2 스페이서를 구비한다.In order to achieve the above object, the MOS transistor having a T-shaped gate according to the present invention is a gate oxide film formed on a semiconductor substrate, a gate body formed on a predetermined region of the gate oxide film, and formed on the surface of the semiconductor substrate adjacent to the gate body A source / drain region, a first spacer formed on the sidewall of the gate body, a gate head formed in contact with the top surface of the gate body and longer than the length of the gate body, and a first head supporting the gate head while being in contact with the first spacer under the gate head. 2 spacers.
게이트 머리 및 소스/드레인 영역 상에 형성된 금속 실리사이드막을 더 구비한다.And a metal silicide film formed on the gate head and the source / drain regions.
상기 다른 목적을 달성하기 위하여, 본 발명에 따른 T자형 게이트를 갖는 모스 트랜지스터 제조방법은 반도체 기판 상에 게이트 산화막을 형성하는 단계와, 게이트 산화막의 소정영역 상에 게이트 몸체를 형성하는 단계와, 게이트 몸체의 양 옆의 반도체 기판 표면에 소스/드레인 영역을 형성하는 단계와, 게이트 몸체의 측벽에 제1 스페이서를 형성하는 단계와, 제1 스페이서가 형성된 반도체 기판 상에 절연막을 형성하는 단계와, 절연막을 패터닝하여 게이트 몸체의 상면을 노출시키는 단계와, 게이트 몸체의 상면과 접하고 게이트 몸체의 길이보다 길어서 게이트 몸체와 함께 T자형 게이트를 구성하는 게이트 머리를 형성하는 단계와, 게이트 머리가 형성되어있는 반도체 기판을 이방성 식각하여 게이트 머리 아래에 절연막의 일부를 남겨서 게이트 머리를 지탱하는 제2 스페이서를 형성하는 단계를 구비한다.In order to achieve the above object, the MOS transistor manufacturing method having a T-shaped gate according to the present invention comprises the steps of forming a gate oxide film on a semiconductor substrate, forming a gate body on a predetermined region of the gate oxide film, the gate Forming source / drain regions on the semiconductor substrate surfaces on both sides of the body, forming a first spacer on sidewalls of the gate body, forming an insulating film on the semiconductor substrate on which the first spacer is formed, and insulating film Patterning the semiconductor substrate to expose the top surface of the gate body, forming a gate head contacting the top surface of the gate body and longer than the length of the gate body and forming a T-shaped gate together with the gate body, and the semiconductor having the gate head formed thereon. Anisotropically etch the substrate to leave a portion of the insulating film under the gate head A and a forming a second spacer support.
게이트 머리 및 소스/드레인 영역 상에 금속물질을 증착하여 금속 실리사이드막을 형성하는 단계를 더 구비한다.And depositing a metal material on the gate head and the source / drain regions to form a metal silicide film.
이와 같은 본 발명에 의하면, T자형 게이트의 게이트 머리는 게이트 접촉 저항을 감소시킨다.According to this invention, the gate head of the T-shaped gate reduces the gate contact resistance.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 막의 두께 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한 어떤 막이 다른 막 또는 반도체 기판의 "상"에 있다 또는 접촉하고 있다라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below. Embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Accordingly, the thickness of the film and the like in the drawings are exaggerated for clarity, and the elements denoted by the same reference numerals in the drawings mean the same elements. Also, when a film is described as being on or in contact with another film or semiconductor substrate, the film may be in direct contact with the other film or semiconductor substrate, or a third film is interposed therebetween. It may be done.
도 2는 본 발명의 일실시예에 따른 T자형 게이트를 갖는 모스 트랜지스터의 단면도이다.2 is a cross-sectional view of a MOS transistor having a T-shaped gate according to an embodiment of the present invention.
도 2를 참조하면, 반도체 기판(102) 위에 소자분리영역인 필드산화막(104)이 형성되어 있고, 소자형성영역에는 게이트 산화막(106)을 개재하고 제1 및 제2 스페이서(112 및 116)로 둘러싸인 게이트 몸체(body)(108) 및 소스/드레인 영역(110, 114)이 형성되어 있다. 게이트 몸체(108), 제1 및 제2 스페이서(112 및 116) 위로 게이트 몸체의 길이보다 길게 게이트 머리(head)(120)가 형성되어 있다. 게이트 몸체(108)와 게이트 머리(120)가 접하여 T자형 게이트(108 및 120)가 된다. T자형 게이트(108 및 120) 및 소스/드레인 영역(110, 114) 위로 금속 실리사이드막(124)이 형성되어 있다.Referring to FIG. 2, a field oxide film 104, which is an isolation region, is formed on a semiconductor substrate 102, and the first and second spacers 112 and 116 are formed in the device formation region via a gate oxide film 106. Enclosed gate body 108 and source / drain regions 110 and 114 are formed. A gate head 120 is formed over the gate body 108 and the first and second spacers 112 and 116 longer than the length of the gate body. The gate body 108 and the gate head 120 come into contact with each other to form T-shaped gates 108 and 120. A metal silicide film 124 is formed over the T-shaped gates 108 and 120 and the source / drain regions 110 and 114.
여기서, 게이트 몸체(108) 및 게이트 머리(120)는 폴리실리콘으로 형성되어 있고, 제1 및 제2 스페이서(112 및 116)는 실리콘 산화막 또는 실리콘 나이트라이드막으로 형성되어 있다. 금속 실리사이드막(124)은 티타늄 실리사이드막(TiSix), 텅스텐 실리사이드막(WSix), 몰리브덴 실리사이드막(MoSix), 탄탈늄 실리사이드막(TaSix), 코발트 실리사이드막(CoSix), 니켈 실리사이드막(NiSix) 또는 티타늄텅스텐 실리사이드막(TiWSix)으로 형성되어 있다.Here, the gate body 108 and the gate head 120 are formed of polysilicon, and the first and second spacers 112 and 116 are formed of a silicon oxide film or a silicon nitride film. The metal silicide layer 124 may include a titanium silicide layer (TiSix), a tungsten silicide layer (WSix), a molybdenum silicide layer (MoSix), a tantalum silicide layer (TaSix), a cobalt silicide layer (CoSix), a nickel silicide layer (NiSix), or Titanium tungsten silicide film (TiWSix).
이러한 본 발명의 모스 트랜지스터는 게이트 몸체(108) 위에 형성된 게이트 머리(120)의 길이가 게이트 몸체(108)의 길이(L)보다 길게 형성되어 있기 때문에 게이트 전극의 접촉 면적이 종래의 게이트의 접촉 면적 보다 크다. 따라서, 종래의 기술과는 달리 게이트 전극의 접촉 저항을 감소시킨다.In the MOS transistor of the present invention, since the length of the gate head 120 formed on the gate body 108 is longer than the length L of the gate body 108, the contact area of the gate electrode has a contact area of a conventional gate. Greater than Thus, unlike the prior art, the contact resistance of the gate electrode is reduced.
그리고, 게이트 머리(120) 위에 형성된 금속 실리사이드막(124)도 게이트 전극의 접촉 저항을 줄인다. 예를 들어 저항값을 살펴보면, 실리콘의 저항값은 200 μΩ㎝ 정도인데 반하여, 금속 실리사이드막의 저항값은 실리사이드를 형성하는 금속 물질에 따라 다소 차이는 있지만 대체로 50 μΩ㎝ 이하이다. 그러므로 게이트 전극을 폴리실리콘 위에 바로 형성하는 것 보다 금속 실리사이드막 위에 형성함으로써 게이트 전극의 접촉 저항을 ¼정도로 줄일 수 있다.In addition, the metal silicide layer 124 formed on the gate head 120 also reduces the contact resistance of the gate electrode. For example, when looking at the resistance value, the resistance value of silicon is about 200 µΩcm, while the resistance value of the metal silicide film is generally 50 µΩcm or less although it is slightly different depending on the metal material forming the silicide. Therefore, the contact resistance of the gate electrode can be reduced to about ¼ by forming the gate electrode on the metal silicide film rather than directly on the polysilicon.
계속하여 도 3 내지 도 10을 참조하여 본 발명의 일실시예에 따라 T자형 게이트를 갖는 모스 트랜지스터를 형성하는 방법을 설명한다.Subsequently, a method of forming a MOS transistor having a T-shaped gate according to an embodiment of the present invention will be described with reference to FIGS. 3 to 10.
도 3은 반도체 기판(102) 위에 소자분리영역인 필드산화막(104) 및 소자형성영역 내에 게이트 몸체(108)와 소스/드레인(110, 114)을 형성하는 공정을 설명하기 위한 단면도이다.FIG. 3 is a cross-sectional view illustrating a process of forming the gate body 108 and the source / drain 110 and 114 in the field oxide film 104 and the device formation region on the semiconductor substrate 102.
구체적으로, 제1 도전형 예컨대, P형의 반도체 기판(102) 위에 소자분리영역인 필드산화막(104)을 선택적으로 형성하고, 필드산화막(104)에 의하여 한정된 소자형성영역 위에 게이트 산화막(106)을 증착한다. 게이트 산화막(106) 위에 폴리실리콘을 증착한 후 게이트 영역 상의 소정영역을 패터닝하여 게이트 산화막(106)을 개재한 게이트 몸체(108)를 형성한다.Specifically, the field oxide film 104 which is a device isolation region is selectively formed on the first conductivity type, for example, P-type semiconductor substrate 102, and the gate oxide film 106 is formed on the device formation region defined by the field oxide film 104. Deposit. After depositing polysilicon on the gate oxide layer 106, a predetermined region on the gate region is patterned to form the gate body 108 via the gate oxide layer 106.
이 후, 필드산화막(104) 및 게이트 몸체(108)를 마스크로 사용하여 반도체 기판 전면에 저농도의 제2 도전형 예컨대, N형 이온을 주입하여 N- 확산층(110)을 형성한다. N- 확산층(110)이 형성되어 있는 반도체 기판(102) 전면에 절연물질 예컨대, 실리콘 산화막 또는 실리콘 나이트라이드막을 증착한 후 이방성식각하여 제1 스페이서(112)를 형성한다.Thereafter, using the field oxide film 104 and the gate body 108 as a mask, a low concentration of a second conductivity type, for example, N-type ions, is implanted into the entire surface of the semiconductor substrate to form the N-diffusion layer 110. An insulating material, for example, a silicon oxide film or a silicon nitride film is deposited on the entire surface of the semiconductor substrate 102 on which the N-diffusion layer 110 is formed, and then anisotropically etched to form the first spacer 112.
필드산화막(104), 게이트(108) 및 제1 스페이서(112)를 마스크로 사용하여 반도체 기판(102) 전면에 고농도의 제2 도전형 이온을 주입하여 N+ 확산층(114)을 형성한다. 그리하여, LDD(Lightly Doped Drain)구조의 소스/드레인 영역(110, 114)을 형성한다.Using the field oxide film 104, the gate 108, and the first spacer 112 as a mask, a high concentration of second conductive ions are implanted into the entire surface of the semiconductor substrate 102 to form an N + diffusion layer 114. Thus, source / drain regions 110 and 114 of a lightly doped drain (LDD) structure are formed.
도 4는 제1 스페이서(112)에 접하는 절연막 패턴(도 5의 116a)을 형성하기 위한 제1 포토레지스트 패턴(118)을 형성하는 공정을 설명하기 위한 단면도이다.4 is a cross-sectional view for describing a process of forming the first photoresist pattern 118 for forming the insulating film pattern 116a of FIG. 5 in contact with the first spacer 112.
구체적으로, 소스/드레인 영역(110, 114)이 형성되어있는 반도체 기판(102) 전면에 절연막(116) 예컨대, 질화막을 증착한다. 절연막(116) 상에 제1 포토레지스트를 도포한 후 패터닝하여 절연막(116) 상부를 노출시키는 제1 포토레지스트 패턴(118)을 형성한다.Specifically, an insulating film 116, for example, a nitride film is deposited on the entire surface of the semiconductor substrate 102 where the source / drain regions 110 and 114 are formed. A first photoresist pattern 118 exposing the upper portion of the insulating layer 116 is formed by coating and patterning the first photoresist on the insulating layer 116.
도 5는 게이트 몸체(108)의 상면을 노출시키는 절연막 패턴(116a)을 형성하는 공정을 설명하기 위한 단면도이다.5 is a cross-sectional view for describing a process of forming the insulating film pattern 116a exposing the top surface of the gate body 108.
구체적으로, 제1 포토레지스트 패턴(118)을 식각 마스크로 사용하여 절연막(116)을 식각하여 게이트 몸체(108)의 상면을 노출시키는 절연막 패턴(116a)을 제1 스페이서(112) 측면에 형성한다. 계속해서, 제1 포토레지스트 패턴(118)을 제거한다.In detail, an insulating layer pattern 116a is formed on the side surface of the first spacer 112 to expose the top surface of the gate body 108 by etching the insulating layer 116 using the first photoresist pattern 118 as an etching mask. . Subsequently, the first photoresist pattern 118 is removed.
도 6은 게이트 몸체(108) 위에 게이트 머리(120G)를 형성하기 위한 제2 포토레지스트 패턴(122)을 형성하는 공정을 설명하기 위한 단면도이다.6 is a cross-sectional view for describing a process of forming the second photoresist pattern 122 for forming the gate head 120G on the gate body 108.
구체적으로, 게이트 몸체(108) 상면이 노출되어 있는 반도체 기판(102) 전면에 도전막(120)을 형성한다. 도전막(120)은 폴리실리콘을 증착하여 형성한다. 제2 포토레지스트를 도포하고 게이트 몸체(108)의 길이(L) 보다 크게 패터닝하여 제2 포토레지스트 패턴(122)을 형성한다.Specifically, the conductive film 120 is formed on the entire surface of the semiconductor substrate 102 where the top surface of the gate body 108 is exposed. The conductive film 120 is formed by depositing polysilicon. The second photoresist is coated and patterned to be larger than the length L of the gate body 108 to form the second photoresist pattern 122.
도 7은 게이트 머리(120G)를 형성하는 공정을 설명하기 위한 단면도이다.7 is a cross-sectional view for explaining a step of forming the gate head 120G.
구체적으로, 제2 포토레지스트 패턴(122)을 식각 마스크로 사용하여 도전막(120)을 식각하여 노출된 게이트 몸체(108) 상면과 접하고 게이트 몸체(108)의 길이(L)보다 긴 게이트 머리(120G)를 형성한다. 계속해서, 제2 포토레지스트 패턴(122)을 제거한다.Specifically, using the second photoresist pattern 122 as an etching mask, the conductive layer 120 is etched to contact the upper surface of the exposed gate body 108 and the gate head longer than the length L of the gate body 108 ( 120G). Subsequently, the second photoresist pattern 122 is removed.
도 8은 게이트 머리(120G)를 지탱하는 제2 스페이서(116b)을 형성하는 공정을 설명하기 위하여 도시한 단면도이다.8 is a cross-sectional view for explaining a process of forming the second spacer 116b supporting the gate head 120G.
구체적으로, 게이트 머리(120G)가 형성되어 있는 반도체 기판(102) 전면의 절연막 패턴(116a)을 에치백(etch back)한다. 그 결과, 게이트 머리(120G) 아래에 제2 스페이서(116b)를 형성한다.Specifically, the insulating film pattern 116a on the entire surface of the semiconductor substrate 102 on which the gate head 120G is formed is etched back. As a result, the second spacer 116b is formed under the gate head 120G.
도 9는 게이트 머리(120G) 및 소스/드레인 영역(110, 114) 상에 금속 실리사이드층을 형성하기 위한 공정을 설명하기 위한 단면도이다.9 is a cross-sectional view illustrating a process for forming a metal silicide layer on the gate head 120G and the source / drain regions 110 and 114.
구체적으로, 제1 및 제2 스페이서(112 및 116b)로 지탱되는 게이트 머리(120G) 및 소스/드레인 영역(110, 114)이 형성된 반도체 기판(102) 전면에 금속물질을 증착하여 금속물질막(122)을 형성한다. 금속물질로는 티타늄(Ti), 텅스텐(W), 몰리브덴(Mo), 탄타늄(Ta), 코발트(Co), 니켈(Ni) 또는 티타늄텅스텐(TiW)을 사용한다.Specifically, a metal material is deposited by depositing a metal material on the entire surface of the semiconductor substrate 102 on which the gate head 120G and the source / drain regions 110 and 114 supported by the first and second spacers 112 and 116b are formed. 122). Titanium (Ti), tungsten (W), molybdenum (Mo), titanium (Ta), cobalt (Co), nickel (Ni) or titanium tungsten (TiW) is used as the metal material.
이 후, 금속 물질막(122)을 열처리(annealing)하여 실리콘과 금속의 합금인 금속 실리사이드막(124)을 형성한다.Thereafter, the metal material film 122 is annealed to form a metal silicide film 124 that is an alloy of silicon and metal.
금속물질로 코밭트를 사용하는 경우를 예를 들어, 설명한다.An example of using Coantant as a metal material will be described.
제1 및 제2 스페이서(112 및 116b)로 지탱되는 게이트 머리(120G) 및 소스/드레인 영역(110, 114)이 형성된 반도체 기판(102) 전면에 코발트를 증착한 후, 1차적으로 저온 예컨대, 450℃ 내지 500℃ 정도의 온도에서 열처리한다. 이 후, 2차적으로 850℃ 이상의 온도에서 열처리하여 코발트 실리사이드막(CoSix)을 형성한다.After depositing cobalt on the entire surface of the semiconductor substrate 102 on which the gate head 120G and the source / drain regions 110 and 114 supported by the first and second spacers 112 and 116b are formed, a low temperature, for example, Heat treatment at a temperature of about 450 to 500 ℃. Thereafter, a second heat treatment is performed at a temperature of 850 ° C. or higher to form a cobalt silicide film (CoSix).
여기서, 열처리를 수행하는 제반 공정 조건은 증착되는 금속물질의 종류에 따라서 다르게 적용할 수 있다. 금속 실리사이드막(124) 형성 후, 금속 실리사이드막(124), 반도체 기판(102) 또는 제1 및 제2 스페이서(112, 116b)를 식각하지 않는 선택적 식각에 의해 미반응 금속물질막(122)을 제거한다. 그 결과, 게이트 머리(120G) 및 소스/드레인 영역(110, 114) 상에만 금속 실리사이드막(124)이 남는다.Here, the general process conditions for performing the heat treatment may be applied differently depending on the type of metal material to be deposited. After the formation of the metal silicide layer 124, the unreacted metal material layer 122 is formed by selective etching that does not etch the metal silicide layer 124, the semiconductor substrate 102, or the first and second spacers 112 and 116b. Remove As a result, the metal silicide film 124 remains only on the gate head 120G and the source / drain regions 110 and 114.
이 후의 공정은 통상의 반도체 제조 공정으로 진행한다.The subsequent process proceeds to a normal semiconductor manufacturing process.
상술한 본 발명에 의하면, 게이트 몸체와 게이트 몸체와 접하며 게이트 몸체의 길이보다 길게 형성된 게이트 머리가 T자형의 게이트를 형성한다. 이러한 T자형 게이트의 게이트 머리는 게이트 접촉 면적을 크게 하기 때문에 게이트 몸체 길이가 작아져서 증가된 게이트 접촉 저항을 감소시킨다.According to the present invention described above, a gate head formed in contact with the gate body and the gate body longer than the length of the gate body forms a T-shaped gate. Since the gate head of this T-shaped gate increases the gate contact area, the gate body length is reduced, which reduces the increased gate contact resistance.
또한, 게이트 머리 위에 형성된 금속 실리사이드막도 게이트 접촉저항을 감소시킨다.In addition, the metal silicide film formed on the gate head also reduces the gate contact resistance.
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|---|---|---|---|---|
| KR20030050784A (en) * | 2001-12-19 | 2003-06-25 | 주식회사 하이닉스반도체 | Method of manufacturing a semiconductor device |
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