KR20000043603A - Mos transistor having metal silicide layer and fabrication method thereof - Google Patents
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Abstract
Description
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로서, 특히 게이트 상부면 및 측벽상부를 캡핑하는 금속 실리사이드막을 갖는 모스 트랜지스터 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a MOS transistor having a metal silicide film capping a gate upper surface and an upper sidewall.
반도체 장치의 집적도가 증가함에 따라 디자인 룰이 작아지고 있다. 모스 트랜지스터의 크기가 점점 작아지고 게이트의 길이가 작아짐에 따라 게이트의 접촉면적의 감소로 인하여 게이트의 접촉 저항도 증가하게 된다. 이렇게 증가된 게이트 접촉 저항은 모스 트랜지스터의 동작 스위칭 속도를 느리게 하거나, 소자 특성을 나쁘게하는 문제를 유발한다.As the degree of integration of semiconductor devices increases, design rules become smaller. As the size of the MOS transistor becomes smaller and the length of the gate becomes smaller, the contact resistance of the gate also increases due to a decrease in the contact area of the gate. This increased gate contact resistance causes problems such as slowing down the operation switching speed of the MOS transistor or worsening device characteristics.
그러므로, 게이트 접촉 저항을 줄이기 위한 기술 개발이 지속적으로 진행되고 있다. 이러한 기술의 일례로 실리사이드 형성 기술을 들 수 있다. 폴리실리콘(polysilicon) 위에 고융점 금속(refractory metal) 또는 천이금속(Transition metal)등을 적층한 후, 열처리(annealing)를 수행함으로써 형성하는 금속과 실리콘의 합금인 실리사이드(silicide)는 폴리실리콘을 전극재료로서 사용할 때 실현할 수 없었던 저저항 문제를 해결할 수 있다는 장점이 있다.Therefore, the development of technology to reduce the gate contact resistance is ongoing. An example of such a technique is a silicide formation technique. Silicide, an alloy of metal and silicon, formed by laminating a high melting point metal or a transition metal on a polysilicon, and then performing annealing, the polysilicon electrode It has the advantage of solving the problem of low resistance that could not be realized when used as a material.
따라서 모스 트랜지스터(MOS transistor)를 형성한 후 게이트, 소오스 및 드레인 영역에 실리사이드막(silicide layer)을 보강하면 전극재질의 저저항화(low resistance)를 도모하여 반도체 소자의 고속동작을 실현할 수 있다.Therefore, by forming a MOS transistor and then reinforcing a silicide layer in the gate, source, and drain regions, it is possible to achieve low resistance of the electrode material to achieve high speed operation of the semiconductor device.
도 1은 종래의 금속 실리사이드막을 내재한 모스 트랜지스터의 단면도이다.1 is a cross-sectional view of a MOS transistor incorporating a conventional metal silicide film.
도 1을 참조하면, 반도체 기판(2) 위에 소자분리영역인 필드 산화막(4)이 형성되어 있고, 소자형성영역에는 게이트 절연막(6)을 개재하여 스페이서(12)로 둘러싸인 게이트(8)와 소스/드레인 영역(14)이 형성되어 있다. 게이트(8) 및 소스/드레인 영역(14) 위에는 금속 실리사이드막(24)이 형성되어 있다.Referring to FIG. 1, a field oxide film 4, which is a device isolation region, is formed on a semiconductor substrate 2, and a gate 8 and a source surrounded by a spacer 12 through a gate insulating film 6 are formed in the device formation region. The drain region 14 is formed. A metal silicide film 24 is formed on the gate 8 and the source / drain regions 14.
이러한 구조의 모스 트랜지스터에 있어서 게이트(8)의 길이(L')가 작아짐에 따라 게이트(8) 위에 형성되는 금속 실리사이드막(24)의 길이도 줄어든다. 이렇게 길이가 줄어든 금속 실리사이드막(24)은 의도한 대로 게이트 접촉 저항을 줄이는 데에는 충분치 못하다.In the MOS transistor of this structure, as the length L 'of the gate 8 decreases, the length of the metal silicide film 24 formed on the gate 8 also decreases. This reduced length of metal silicide film 24 is not sufficient to reduce the gate contact resistance as intended.
더욱이, 게이트(8)의 길이(L')가 0.2㎛ 이하로 되면서 게이트 위에 형성된 금속 실리사이드막 자체에서도 격자구조상의 공핍영역과 열적으로 활성화된 덩어리의 존재로 인하여 금속 실리사이드막 저항이 증가된다. 이렇게 자체적으로 증가된 금속 실리사이드막 저항은 줄어든 게이트 길이와 더불어 게이트 접촉 저항을 증가시키는 문제점을 지닌다.Further, as the length L 'of the gate 8 becomes 0.2 µm or less, the metal silicide film resistance is increased due to the presence of thermally activated lumps and depletion regions on the lattice structure even in the metal silicide film itself formed on the gate. This self-increasing metal silicide film resistance has a problem of increasing gate contact resistance with reduced gate length.
본 발명의 목적은 정션 누설 전류를 방지하면서 게이트 접촉 저항을 줄이는 모스 트랜지스터를 제공하는 것이다.It is an object of the present invention to provide a MOS transistor that reduces the gate contact resistance while preventing junction leakage currents.
본 발명의 다른 목적은 정션 누설 전류를 방지하면서 게이트 접촉 저항을 줄이는 모스 트랜지스터의 제조방법을 제공하는 것이다.Another object of the present invention is to provide a method of manufacturing a MOS transistor which reduces the gate contact resistance while preventing junction leakage current.
도 1은 종래의 금속 실리사이드막을 내재한 모스 트랜지스터의 단면도이다.1 is a cross-sectional view of a MOS transistor incorporating a conventional metal silicide film.
도 2은 본 발명의 게이트 상부면 및 측벽상부를 캡핑하는 금속 실리사이드막을 갖는 모스 트랜지스터의 단면도를 나타낸다.2 is a cross-sectional view of a MOS transistor having a metal silicide film capping a gate upper surface and an upper sidewall of the present invention.
도 3 내지 도 5는 본 발명의 일실시예에 따라 게이트 상부면 및 측벽상부를 캡핑하는 금속 실리사이드막을 갖는 모스 트랜지스터를 형성하는 방법을 설명하기 위하여 공정순서에 따라 도시한 도면들이다.3 to 5 are diagrams illustrating a process sequence to explain a method of forming a MOS transistor having a metal silicide layer capping a gate upper surface and an upper sidewall according to an embodiment of the present invention.
도 6은 NMOSFET 게이트 상의 코발트 실리사이드막의 면저항 분포(Rsh_1)를 측정한 그래프이다.FIG. 6 is a graph measuring the sheet resistance distribution (Rsh_1) of the cobalt silicide film on the NMOSFET gate.
도 7은 PMOSFET 게이트 상의 코발트 실리사이드막의 면저항 분포(Rsh_2)를 측정한 그래프이다.7 is a graph measuring the sheet resistance distribution (Rsh_2) of the cobalt silicide film on the PMOSFET gate.
도 8은 NMOSFET 소스/드레인 영역 상의 코발트 실리사이드막의 면저항 분포(Rsh_3)를 측정한 그래프이다.8 is a graph measuring the sheet resistance distribution (Rsh_3) of the cobalt silicide film on the NMOSFET source / drain region.
도 9는 PMOSFET 소스/드레인 영역 상의 코발트 실리사이드막의 면저항 분포(Rsh_4)를 측정한 그래프이다.9 is a graph measuring the sheet resistance distribution (Rsh_4) of the cobalt silicide film on the PMOSFET source / drain region.
도 10은 NMOSFET의 정션 면적에 기인하는 누설 전류를 측정한 그래프이다.10 is a graph measuring leakage current resulting from the junction area of an NMOSFET.
도 11은 NMOSFET의 정션을 둘러싸는 주변 가장자리에 기인하는 누설 전류를 측정한 그래프이다.11 is a graph measuring leakage current due to the peripheral edge surrounding the junction of the NMOSFET.
도 12은 PMOSFET의 정션 면적에 기인하는 누설 전류를 측정한 그래프이다.12 is a graph measuring leakage current due to the junction area of a PMOSFET.
도 13은 PMOSFET의 정션을 둘러싸는 주변 가장자리에 기인하는 누설 전류를 측정한 그래프이다.13 is a graph measuring leakage current resulting from the peripheral edge surrounding the junction of the PMOSFET.
상기의 목적을 달성하기 위한 본 발명의 모스 트랜지스터는 반도체 기판 상에 형성된 게이트 및 소스/드레인 영역과, 게이트의 상부면 및 측벽상부를 노출시키며 게이트를 둘러싸는 스페이서와, 노출된 게이트의 상부면 및 측벽상부를 캡핑하며 소스/드레인 영역 상부에 형성된 금속 실리사이드막을 구비한다.In order to achieve the above object, the MOS transistor of the present invention includes a gate and a source / drain region formed on a semiconductor substrate, a spacer surrounding the gate while exposing an upper surface and an upper sidewall of the gate, an upper surface of the exposed gate, and And a metal silicide layer formed on the source / drain region and capping the upper sidewall.
상기의 다른 목적을 달성하기 위하여 본 발명에 따른 모스 트랜지스터 제조방법은, 반도체 기판 상에 게이트 및 소스/드레인 영역을 형성하는 단계와, 게이트의 상부면 및 측벽상부를 노출시키고 게이트를 둘러싸는 스페이서를 형성하는 단계와, 노출된 게이트의 상부면 및 측벽상부를 캡핑하며 소스/드레인 영역 상부에 금속 실리사이드막을 형성하는 단계를 구비한다.In order to achieve the above object, a method of manufacturing a MOS transistor according to the present invention includes forming a gate and a source / drain region on a semiconductor substrate, and forming a spacer that exposes an upper surface and an upper sidewall of the gate and surrounds the gate. And forming a metal silicide layer on the source / drain region while capping the upper surface and the sidewall of the exposed gate.
그리고 바람직한 실시예에 의하면, 스페이서를 형성하는 단계는 게이트 및 소스/드레인 영역 상에 제1 내지 제2 절연막을 형성하는 단계와, 제2 절연막을 게이트 상부면으로부터 게이트 측벽상부를 따라 과도식각하되, 제1 절연막도 식각되어 게이트 및 소스/드레인의 표면이 손상되지 않도록 하는 단계를 구비한다.According to a preferred embodiment, the forming of the spacer may include forming first to second insulating films on the gate and source / drain regions, and over-etching the second insulating film along the upper sidewall of the gate from the gate upper surface. The first insulating film is also etched so that the surfaces of the gate and the source / drain are not damaged.
이와같은 본 발명에 의하면, 게이트의 상부면 및 측벽상부를 캡핑하는 금속 실리사이드막을 형성하여 게이트 접촉 저항을 줄이고 금속 실리사이드막의 저항값도 줄인다. 또한, 금속 실리사이드막 형성시 정션 누설 전류 특성이 양호하다.According to the present invention, the metal silicide film is formed to cap the upper surface and the upper sidewall of the gate, thereby reducing the gate contact resistance and reducing the resistance value of the metal silicide film. In addition, the junction leakage current characteristic is good when forming the metal silicide film.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 막의 두께 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한 어떤 막이 다른 막 또는 반도체 기판의 "상"에 있다 또는 접촉하고 있다라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below. Embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Accordingly, the thickness of the film and the like in the drawings are exaggerated for clarity, and the elements denoted by the same reference numerals in the drawings mean the same elements. Also, when a film is described as being on or in contact with another film or semiconductor substrate, the film may be in direct contact with the other film or semiconductor substrate, or a third film is interposed therebetween. It may be done.
도 2은 본 발명의 게이트 상부면 및 측벽상부를 캡핑하는 금속 실리사이드막을 갖는 모스 트랜지스터의 단면도를 나타낸다.2 is a cross-sectional view of a MOS transistor having a metal silicide film capping a gate upper surface and an upper sidewall of the present invention.
구체적으로, 반도체 기판(102) 위에 소자분리영역인 필드산화막(104)이 형성되어 있고, 소자형성영역에는 게이트 산화막(106)을 개재한 게이트(108), 게이트(108)의 상부면 및 측벽상부를 노출시키며 게이트(108)를 둘러싸며 제1 절연막(111s)을 내재한 스페이서(112s) 및 소스/드레인 영역(110, 114)이 형성되어 있다. 게이트(108)의 상부면 및 상부 측벽을 캡핑(capping)하며 소스/드레인 영역(110, 114) 상에 금속 실리사이드막(116)이 형성되어 있다.In detail, a field oxide film 104 is formed on the semiconductor substrate 102, and the device isolation region is formed with a field oxide film 104. The device formation region has a gate 108 through the gate oxide film 106, an upper surface of the gate 108, and an upper sidewall thereof. Is formed to surround the gate 108 and include the spacers 112s and the source / drain regions 110 and 114 having the first insulating layer 111s therein. A metal silicide layer 116 is formed on the source / drain regions 110 and 114 while capping the upper surface and the upper sidewall of the gate 108.
여기서, 게이트(108)는 폴리실리콘으로 형성되어 있고, 스페이서(112)는 실리콘 나이트라이드막으로 형성되어 있다. 금속 실리사이드막(116)은 티타늄 실리사이드막(TiSix), 텅스텐 실리사이드막(WSix), 몰리브덴 실리사이드막(MoSix), 탄탈늄 실리사이드막(TaSix), 코발트 실리사이드막(CoSix), 니켈 실리사이드막(NiSix) 또는 티타늄텅스텐 실리사이드막(TiWSix)으로 형성되어 있다.Here, the gate 108 is formed of polysilicon, and the spacer 112 is formed of a silicon nitride film. The metal silicide layer 116 may include a titanium silicide layer (TiSix), a tungsten silicide layer (WSix), a molybdenum silicide layer (MoSix), a tantalum silicide layer (TaSix), a cobalt silicide layer (CoSix), a nickel silicide layer (NiSix), or Titanium tungsten silicide film (TiWSix).
이러한 본 발명의 모스 트랜지스터에 의하면, 금속 실리사이드막(116)이 게이트(108)의 상부면 뿐만 아니라 측벽상부도 캡핑하므로 금속 실리사이드막(116)과 게이트(108)와의 접촉 면적이 종래의 게이트 상부면 하고만 접하는 금속 실리사이드막(도 1의 24 참조)의 접촉 면적에 비해 넓다. 또한 본 발명의 게이트(108)의 상부면 및 측벽상부을 캡핑하는 금속 실리사이드막(116)의 두께(H)는 종래의 금속 실리사이드막(도 1의 24 참조)의 두께(h)에 비해 상대적으로 두껍다. 따라서, 종래의 기술과는 달리 금속 실리사이드막(116)의 증가된 두께와 게이트 접촉 면적에 의하여 게이트 접촉 저항이 감소된다.According to the MOS transistor of the present invention, since the metal silicide film 116 caps not only the top surface of the gate 108 but also the upper sidewall thereof, the contact area between the metal silicide film 116 and the gate 108 has a conventional gate top surface. It is larger than the contact area of the metal silicide film (refer to 24 of FIG. 1) which is in contact only. In addition, the thickness H of the metal silicide film 116 capping the upper surface and the upper sidewall of the gate 108 of the present invention is relatively thicker than the thickness h of the conventional metal silicide film (see 24 in FIG. 1). . Thus, unlike the related art, the gate contact resistance is reduced by the increased thickness and gate contact area of the metal silicide film 116.
계속하여 도 3 내지 도 5를 참조하여 본 발명의 일실시예에 따라 게이트 상부면 및 측벽상부를 캡핑하는 금속 실리사이드막을 갖는 모스 트랜지스터를 형성하는 방법을 설명한다.Subsequently, a method of forming a MOS transistor having a metal silicide layer capping a gate upper surface and an upper sidewall according to an embodiment of the present invention will be described with reference to FIGS. 3 to 5.
도 3은 반도체 기판(102) 위에 소자분리영역인 필드산화막(104) 및 소자형성영역 내에 게이트(108)와 저농도의 소스/드레인 영역(110)을 형성하는 공정을 설명하기 위한 단면도이다.3 is a cross-sectional view for describing a process of forming a gate oxide 108 and a low concentration source / drain region 110 in a field oxide film 104 and a device formation region, which are device isolation regions, on a semiconductor substrate 102.
구체적으로, 제1 도전형 예컨대, P형의 반도체 기판(102) 위에 소자분리영역인 필드산화막(104)을 선택적으로 형성하고, 필드산화막(104)에 의하여 한정된 소자형성영역 위에 게이트 산화막(106)을 증착한다. 게이트 산화막(106) 위에 폴리실리콘을 증착한 후 게이트 영역 상의 소정영역을 패터닝하여 게이트 산화막(106)을 개재한 게이트(108)를 형성한다.Specifically, the field oxide film 104 which is a device isolation region is selectively formed on the first conductivity type, for example, P-type semiconductor substrate 102, and the gate oxide film 106 is formed on the device formation region defined by the field oxide film 104. Deposit. After depositing polysilicon on the gate oxide film 106, a predetermined region on the gate region is patterned to form a gate 108 via the gate oxide film 106.
이 후, 필드산화막(104) 및 게이트(108)를 마스크로 사용하여 반도체 기판 전면에 저농도의 제2 도전형 이온을 주입하여 저농도의 소스/드레인 영역(110)을 형성한다. 계속하여, 저농도의 소스/드레인 영역(110)이 형성되어 있는 반도체 기판(102) 전면에 제1 내지 제2 절연막(111, 112)을 차례로 형성한다. 제1 절연막(111)은 산화막으로 형성하고, 제2 절연막(112)은 실리콘 나이트라이드막으로 형성한다.Thereafter, using the field oxide film 104 and the gate 108 as a mask, a low concentration of the second conductivity type ions is implanted into the entire surface of the semiconductor substrate to form a low concentration source / drain region 110. Subsequently, the first to second insulating films 111 and 112 are sequentially formed on the entire surface of the semiconductor substrate 102 on which the low concentration source / drain regions 110 are formed. The first insulating film 111 is formed of an oxide film, and the second insulating film 112 is formed of a silicon nitride film.
도 4는 게이트(108)의 상부면 및 측벽상부를 노출시키며 게이트 전극(108)을 둘러싸는 스페이서(112s) 및 LDD 구조의 소스/드레인 영역(110, 114)을 형성하는 공정을 설명하기 위한 단면도이다.FIG. 4 is a cross-sectional view illustrating a process of forming the spacers 112s surrounding the gate electrode 108 and the source / drain regions 110 and 114 of the LDD structure exposing the top surface and the upper sidewall of the gate 108. to be.
구체적으로, 제2 절연막(112)을 게이트(108) 상부면으로부터 게이트(108) 측벽상부를 따라 10㎚ 내지 50㎚ 정도 노출되게 이방성 식각방법으로 과도식각한다. 이 때, 제2 절연막(112)은 제1 절연막(111)과의 식각선택비가 3:1 정도인 식각 조건으로 식각한다. 따라서, 제2 절연막(112)을 과도식각할 때, 게이트(108) 및 저농도 소스/드레인(110) 상의 제1 절연막(111)이 어느정도 식각되면서 게이트(118) 상부면 및 저농도 소스/드레인(110)의 반도체 기판(102) 표면의 손상을 방지한다. 그리하여, 게이트(108)의 상부면 및 측벽상부를 노출시키며 게이트(108)를 둘러싸며 제1 절연막(111s)을 내재한 스페이서(112s)를 형성한다.Specifically, the second insulating film 112 is excessively etched by an anisotropic etching method so as to expose about 10 nm to 50 nm from the top surface of the gate 108 along the upper sidewall of the gate 108. In this case, the second insulating layer 112 is etched under an etching condition in which the etching selectivity with respect to the first insulating layer 111 is about 3: 1. Accordingly, when the second insulating layer 112 is overetched, the first insulating layer 111 on the gate 108 and the low concentration source / drain 110 is etched to some degree, and the upper surface of the gate 118 and the low concentration source / drain 110 are etched. ) To prevent damage to the surface of the semiconductor substrate 102. Thus, spacers 112s are formed to expose the top surface and upper sidewalls of the gate 108 and surround the gate 108 and include the first insulating layer 111s.
이 후, 필드산화막(104), 게이트(108) 및 스페이서(112s)를 마스크로 사용하여 반도체 기판(102) 전면에 고농도의 제2 도전형 이온을 주입하여 고농도의 소스/드레인 영역(114)을 형성한다. 그리하여, LDD(Lightly Doped Drain)구조의 소스/드레인 영역(110, 114)을 형성한다.Thereafter, using a field oxide film 104, a gate 108, and a spacer 112s as a mask, a high concentration of second conductivity-type ions are implanted into the entire surface of the semiconductor substrate 102 to form a high concentration of source / drain regions 114. Form. Thus, source / drain regions 110 and 114 of a lightly doped drain (LDD) structure are formed.
도 5는 게이트(108)의 상부면 및 측벽상부와 소스/드레인 영역(110, 114) 상에 금속 실리사이드막을 형성하기 위한 공정을 설명하기 위한 단면도이다.FIG. 5 is a cross-sectional view for describing a process of forming a metal silicide film on the top surface and the sidewalls of the gate 108 and the source / drain regions 110 and 114.
구체적으로, 스페이서(112s)가 형성되어 있는 반도체 기판(102) 전면에 금속물질을 증착하여 5㎚ 내지 30㎚ 정도의 두께로 금속물질막을 형성한다. 금속물질로는 티타늄(Ti), 텅스텐(W), 몰리브덴(Mo), 탄탈늄(Ta), 코발트(Co), 니켈(Ni) 또는 티타늄텅스텐(TiW)을 사용한다. 이 후, 금속 물질막을 열처리(annealing)하여 실리콘과 금속의 합금인 금속 실리사이드막을 형성한다. 금속물질로 코밭트를 사용하는 경우를 예를 들어, 설명한다.Specifically, a metal material is deposited on the entire surface of the semiconductor substrate 102 on which the spacers 112s are formed to form a metal material film having a thickness of about 5 nm to 30 nm. Titanium (Ti), tungsten (W), molybdenum (Mo), tantalum (Ta), cobalt (Co), nickel (Ni) or titanium tungsten (TiW) is used as the metal material. Thereafter, the metal material film is annealed to form a metal silicide film, which is an alloy of silicon and metal. An example of using Coantant as a metal material will be described.
게이트(108)의 상부면 및 측벽상부가 노출되어 있고 소스/드레인 영역(110, 114)이 형성되어 있는 반도체 기판(102) 전면에 코발트를 증착한 후, 1차적으로 저온 예컨대, 450℃ 내지 500℃ 정도의 온도에서 열처리한다. 이 후, 2차적으로 850℃ 이상의 온도에서 열처리하여 코발트 실리사이드막(CoSix)을 형성한다.After depositing cobalt on the entire surface of the semiconductor substrate 102 where the top surface and the upper sidewalls of the gate 108 are exposed and the source / drain regions 110 and 114 are formed, the low temperature, for example, 450 to 500 Heat treatment at a temperature of about ℃. Thereafter, a second heat treatment is performed at a temperature of 850 ° C. or higher to form a cobalt silicide film (CoSix).
여기서, 열처리를 수행하는 제반 공정 조건은 증착되는 금속물질의 종류에 따라서 다르게 적용할 수 있다. 금속 실리사이드막 형성 후, 금속 실리사이드막, 반도체 기판(102) 또는 스페이서(112)를 식각하지 않는 선택적 식각에 의해 미반응 금속물질막을 제거한다. 그 결과, 게이트(108)의 상부면 및 측벽상부를 캡핑하는 금속 실리사이드막(116)과 소스/드레인 영역(110, 114) 상의 금속 실리사이드막(116)이 남는다.Here, the general process conditions for performing the heat treatment may be applied differently depending on the type of metal material to be deposited. After the metal silicide film is formed, the unreacted metal material film is removed by selective etching that does not etch the metal silicide film, the semiconductor substrate 102 or the spacer 112. As a result, the metal silicide film 116 capping the upper surface and the sidewalls of the gate 108 and the metal silicide film 116 on the source / drain regions 110 and 114 remain.
여기서, 종래의 금속 실리사이드막 형성공정과 동일한 방법으로 형성된 본 발명의 게이트(108) 상부면 및 게이트(108) 상부측벽의 금속 실리사이드막은 게이트(108) 상부측벽에서 형성되는 금속 실리사이드막과 게이트(108) 상부면에 형성되는 금속 실리사이드막이 합쳐져서 형성된다. 그러므로, 본 발명의 게이트(108) 상부면 및 게이트(108) 상부측벽의 금속 실리사이드막은 종래의 게이트 상부면에만 형성되는 금속 실리사이드막의 두께에 비하여 상대적으로 두껍게 형성된다. 따라서, 게이트(108) 상부면 및 게이트(108) 상부측벽에 형성된 금속 실리사이드막(116)의 면저항이 줄어든다.Here, the metal silicide film and the gate 108 formed on the upper side wall of the gate 108 and the metal silicide film formed on the upper side wall of the gate 108 are formed in the same manner as the conventional metal silicide film forming process. The metal silicide film formed on the upper surface is joined together. Therefore, the metal silicide film of the gate 108 upper surface and the gate 108 upper side wall of the present invention is formed relatively thicker than the thickness of the metal silicide film formed only on the conventional gate top surface. Therefore, the sheet resistance of the metal silicide film 116 formed on the upper surface of the gate 108 and the upper side wall of the gate 108 is reduced.
이 후의 공정은 통상의 반도체 제조 공정으로 진행한다.The subsequent process proceeds to a normal semiconductor manufacturing process.
본 발명은 하기의 실험예를 참고로 더욱 상세히 설명되며, 실험예에 사용된 샘플은 30개 ~ 40개이고 이 실험예가 본 발명을 제한하려는 것은 아니다.The present invention will be described in more detail with reference to the following experimental examples, there are 30 to 40 samples used in the experimental examples and this experimental example is not intended to limit the present invention.
<실험예 1:게이트 상의 금속 실리사이드막의 면저항>Experimental Example 1: Sheet Resistance of Metal Silicide Film on Gate
게이트 상의 금속 실리사이드막 저항을 줄일 수 있는지 여부를 알아보기 위하여, 도 2에 도시되어 있는 모스 트랜지스터와 같이 게이트 상부로 부터 20㎚ 정도 게이트를 노출시키도록 스페이서를 과도식각한 후 측벽상부가 노출된 게이트 및 소스/드레인 영역을 형성하였다.In order to determine whether the metal silicide film resistance on the gate can be reduced, after the spacer is overetched to expose the gate about 20 nm from the top of the gate, such as the MOS transistor shown in FIG. And source / drain regions were formed.
그리고, 비교예로서 도 1에 도시되어 있는 모스 트랜지스터와 같이 게이트 및 소스/드레인 영역을 형성하였다.As a comparative example, gate and source / drain regions were formed as in the MOS transistor shown in FIG. 1.
이 후, 각각의 게이트 및 소스/드레인 영역 상에 코발트를 13㎚ 두께로 증착한 다음 470℃로 1차 열처리, 850℃로 2차 열처리하여 코발트 실리사이드막을 형성하였다. 각각의 게이트 상에 형성된 코발트 실리사이드막의 저항을 측정하였다.Thereafter, cobalt was deposited to a thickness of 13 nm on each of the gate and source / drain regions, followed by a first heat treatment at 470 ° C. and a second heat treatment at 850 ° C. to form a cobalt silicide layer. The resistance of the cobalt silicide film formed on each gate was measured.
NMOSFET 게이트 상의 코발트 실리사이드막의 면저항 분포(Rsh_1)를 측정한 결과는 도 6에 도시하였고 PMOSFET 게이트 상의 코발트 살리사이드막 저항 분포(Rsh_2)를 측정한 결과는 도 7에 도시하였다. -○-로 표시된 그래프는 도 1에 도시된 바와 같이 종래의 방법에 따라 형성한 게이트 상부에만 코발트 실리사이드막의 면저항을 나타내고 -●-로 표시된 그래프는 도 2에 도시된 바와 같이 본 발명에 따라스페이서를 과도식각 후 게이트 상부 및 측벽상부에만 금속 실리사이드막의 면저항을 나타낸다.The result of measuring the sheet resistance distribution (Rsh_1) of the cobalt silicide film on the NMOSFET gate is shown in FIG. 6, and the result of measuring the cobalt salicide film resistance distribution (Rsh_2) on the PMOSFET gate is shown in FIG. 7. The graph denoted by-○-shows the sheet resistance of the cobalt silicide film only on the gate formed according to the conventional method as shown in FIG. 1, and the graph denoted by-●-shows the spacer according to the present invention as shown in FIG. After the transient etching, the sheet resistance of the metal silicide layer is shown only on the upper gate and the upper sidewall.
도 6으로부터, 종래의 방법에 따라 코발트 실리사이드막을 형성한 경우는 면저항의 중간값 즉, 분포율 50% 일때의 값이 7.5 Ω/sq 인데 반해, 본 발명에 따라 스페이서를 과도식각 후 코발트 실리사이드막을 형성한 경우는 저항의 중간값이 4 Ω/sq 로 나타났다, 따라서, NMOSFET 게이트 상의 스페이서를 과도식각 후 코발트 실리사이드막을 형성한 경우의 저항값이 낮다는 것으로 해석된다.6 shows that the cobalt silicide film is formed after the etching of the spacer according to the present invention, whereas the cobalt silicide film is formed according to the conventional method. In the case, the median value of the resistance was found to be 4 mA / sq. Therefore, it is interpreted that the resistance value when the cobalt silicide film is formed after the overetching of the spacer on the NMOSFET gate is low.
또한 도 7로부터, 게이트 상부에만 코발트 실리사이드막을 형성한 경우는 면저항의 중간값이 8 Ω/sq 인데 반해 스페이서를 과도식각 후 게이트 상부 및 게이트 상부측벽에도 코발트 실리사이드막을 형성한 경우는 면저항의 중간값이 4Ω/sq 로 나타났다. 따라서, PMOSFET 게이트 상의 스페이서를 과도식각 후 코발트 실리사이드막을 형성한 경우의 저항값도 낮다는 것을 알 수 있다.7 shows that the cobalt silicide film is formed only on the gate, and the median value of the sheet resistance is 8 s / sq. On the other hand, when the cobalt silicide film is also formed on the gate and the gate upper side walls after the spacer is overetched, the median value of the sheet resistance is 4 dl / sq. Therefore, it can be seen that the resistance value when the cobalt silicide film is formed after the overetch of the spacer on the PMOSFET gate is also low.
따라서, 스페이서를 과도식각하여 게이트의 상부면 및 측벽상부가 노출된 게이트 상에 형성된 코발트 실리사이드막 두께가 두꺼워져서 코발트 실리사이드막의 저항값이 줄어든 것으로 해석될 수 있다.Therefore, the thickness of the cobalt silicide layer formed on the gate exposed by over-etching the spacers and the upper sidewalls of the gate may be interpreted to decrease the resistance value of the cobalt silicide layer.
<실험예 2:소스/드레인 영역 상의 금속 실리사이드막의 면저항>Experimental Example 2: Sheet Resistance of Metal Silicide Film on Source / Drain Region
앞의 실험예 1과 동일하게 형성한 후, 소스/드레인 영역 상의 코발트 실리사이드막의 면저항분포를 측정하였다.After forming in the same manner as in Experiment 1, the sheet resistance distribution of the cobalt silicide film on the source / drain region was measured.
NMOSFET 소스/드레인 영역 상의 코발트 실리사이드막의 면저항 분포(Rsh_3)를 측정한 결과는 도 8에 도시되어 있고 PMOSFET 소스/드레인 영역 상의 코발트 실리사이드막의 면저항 분포(Rsh_4)를 측정한 결과는 도 9에 도시되어 있다.The result of measuring the sheet resistance distribution (Rsh_3) of the cobalt silicide film on the NMOSFET source / drain region is shown in FIG. 8, and the result of measuring the sheet resistance distribution (Rsh_4) of the cobalt silicide film on the PMOSFET source / drain region is shown in FIG. .
도 8의 결과로부터 알 수 있듯이, 종래의 방법에 따라 코발트 실리사이드막을 형성한 경우(-○-로 표시된 그래프) 및 본 발명에 따라 스페이서를 과도식각 후 코발트 실리사이드막을 형성한 경우(-●-로 표시된 그래프) 모두 저항값이 거의 일정하게 나타남을 알 수 있다. 또한 도 9로부터, 종래의 방법에 따라 코발트 실리사이드막을 형성한 경우 및 본 발명에 따라 스페이서를 과도식각 후 코발트 실리사이드막을 형성한 경우 모두 저항값이 거의 일정하게 나타남을 알 수 있다. 이는 종래의 방법에 따라 소스/드레인 영역 상에 형성된 코발트 실리사이드막 및 본 발명에 따라 스페이서를 과도식각 후 형성된 코발트 실리사이드막 사이에 두께 변화가 없다는 것으로 해석될 수 있다.As can be seen from the results of FIG. 8, a cobalt silicide film was formed according to a conventional method (a graph represented by-○-) and a cobalt silicide film was formed after overetching a spacer according to the present invention (marked as-●-). The graph shows that the resistance value is almost constant. In addition, it can be seen from Fig. 9 that the cobalt silicide film is formed according to the conventional method and the cobalt silicide film is formed after the overetching of the spacer according to the present invention. This can be interpreted that there is no thickness change between the cobalt silicide film formed on the source / drain region according to the conventional method and the cobalt silicide film formed after the overetching of the spacer according to the present invention.
<실험예 3: 다이오드 정션 누설 전류>Experimental Example 3: Diode Junction Leakage Current
앞의 실험예 1과 동일하게 샘플들을 형성한 후, 소스/드레인 영역의 다이오드 정션 누설 전류 특성을 측정하였다.After the samples were formed in the same manner as in Experiment 1, the diode junction leakage current characteristics of the source / drain regions were measured.
NMOSFET 소스/드레인 영역(N+)과 반도체 기판(P)과의 다이오드 정션 누설 전류 특성은 도 10 및 도 11에 도시하였다. 도 10은 면적이 큰 하나의 다이오드 패턴으로부터 측정한 결과로서 정션의 면적에 기인하는 누설 전류를 측정한 것이고, 도 11은 작은 면적의 다수의 다이오드 패턴으로부터 측정한 결과로서 정션을 둘러싸는 주변 가장자리에 기인하는 누설 전류를 측정한 것이다. PMOSFET 소스/드레인 영역(P+)과 N-웰과의 다이오드 정션 누설 전류 특성은 도 12 및 도 13에 도시하였고 도 12은 면적이 큰 하나의 다이오드 패턴으로부터 측정한 결과를, 도 13은 작은 면적의 다수의 다이오드 패턴으로부터 측정한 결과를 나타낸다.The diode junction leakage current characteristics between the NMOSFET source / drain region N + and the semiconductor substrate P are shown in FIGS. 10 and 11. FIG. 10 is a result of measuring from one diode pattern having a large area, and measured leakage current due to the area of the junction. FIG. 11 is a result of measuring from a plurality of diode patterns of small area. The leakage current caused is measured. The diode junction leakage current characteristics between the PMOSFET source / drain region P + and the N-well are shown in FIGS. 12 and 13, and FIG. 12 is a result obtained by measuring a single diode pattern having a large area. The result measured from many diode patterns is shown.
도 10 및 도 11로부터, NMOSFET의 정션의 면적에 기인하는 누설 전류 및 정션을 둘러싸는 주변 가장자리에 기인하는 누설 전류는 종래의 방법에 따라 코발트 실리사이드막을 형성한 경우(-○-로 표시된 그래프) 및 본 발명에 따라 스페이서를 과도식각 후 코발트 실리사이드막을 형성한 경우(-●-로 표시된 그래프) 모두 정션 누설 전류 값이 χ×10-10(A) 정도로 양호하게 나타났다.10 and 11, the leakage current due to the area of the junction of the NMOSFET and the leakage current due to the peripheral edge surrounding the junction are formed by forming a cobalt silicide film according to the conventional method (graph denoted by-○-) and According to the present invention, in the case where the cobalt silicide film was formed after the overetching of the spacers (a graph indicated by-●-), the junction leakage current value was about χ × 10 −10 (A).
도 12로부터, PMOSFET의 정션 면적에 기인하는 누설 전류값도 종래의 방법에 따라 코발트 실리사이드막을 형성한 경우(-○-로 표시된 그래프) 및 본 발명에 따라 스페이서를 과도식각 후 코발트 실리사이드막을 형성한 경우(-●-로 표시된 그래프) 모두 정션 누설 전류 값이 χ×10-10(A) 정도로 양호하게 나타났다.12, the leakage current value attributable to the junction area of the PMOSFET was also formed in the case of forming a cobalt silicide film according to the conventional method (a graph indicated by-○-) and in the case of forming the cobalt silicide film after the etching of the spacer according to the present invention. In all cases, the junction leakage current value was about χ × 10 −10 (A).
반면, 도 13으로부터, PMOSFET의 정션을 둘러싸는 주변 가장자리에 기인하는 누설 전류는 종래의 방법에 따라 코발트 실리사이드막을 형성한 경우(-○-로 표시된 그래프) 및 본 발명에 따라 스페이서를 과도식각 후 코발트 실리사이드막을 형성한 경우(-●-로 표시된 그래프) 모두 정션 누설 전류 값이 넓게 그리고 다소 큰값(>χ×10-6(A))으로 분포되어 있음을 알 수 있다. 이는 정션 누설 전류 특성이 다소 나쁘게 나타난 것이다.On the other hand, from Fig. 13, the leakage current due to the peripheral edge surrounding the junction of the PMOSFET is obtained by forming a cobalt silicide film according to the conventional method (graph denoted by-○-) and cobalt after overetching the spacer according to the present invention. In the case where the silicide film was formed (graph denoted by-●-), it was found that the junction leakage current values were widely and somewhat distributed (> χ × 10 −6 (A)). This is due to the rather poor junction leakage current characteristics.
그러나, 종래의 방법에 따라 코발트 실리사이드막을 형성한 경우(-○-로 표시된 그래프)와 비교하여 본 발명에 따라 스페이서를 과도식각 후 코발트 실리사이드막을 형성한 경우(-●-로 표시된 그래프)의 누설 전류 특성이 유사하게 나타나는 것으로 미루어보아 본 발명에 따라 스페이서를 과도식각 후 코발트 실리사이드막을 형성하더라도 정션 누설 전류 특성에 변화가 거의 없음을 알 수 있다. 따라서, 게이트의 상부면 및 측벽상부을 노출시키도록 스페이서를 과도식각한 후 코밭트 실리사이드막을 형성하더라도 소자특성은 종래와 동일하게 유지할 수 있음을 알 수 있다.However, compared to the case of forming a cobalt silicide film according to the conventional method (graph shown by-○-) according to the conventional method, the leakage current in the case of forming a cobalt silicide film after transient etching of the spacer according to the present invention (graph shown by-●-) In view of the similar characteristics, it can be seen that the junction leakage current characteristics are hardly changed even when the cobalt silicide layer is formed after the spacer is overetched according to the present invention. Therefore, even when the spacer is overetched to expose the upper surface of the gate and the upper sidewall, the device characteristics can be maintained as in the prior art even when the coant silicide layer is formed.
상술한 본 발명에 의하면, 스페이서를 과도식각하여 게이트의 상부면 및 측벽상부를 캡핑하는 금속 실리사이드막을 형성한다. 이렇게 형성된 금속 실리사이드막은 게이트와의 접촉면적이 증가되어 게이트 접촉 저항을 줄이고 두께가 두꺼워져서 금속 실리사이드막 저항값도 줄인다.According to the present invention described above, the spacer is overetched to form a metal silicide film capping the upper surface and the sidewalls of the gate. The metal silicide film thus formed increases the contact area with the gate, thereby reducing the gate contact resistance and increasing the thickness thereof, thereby reducing the metal silicide film resistance.
또한, 금속 실리사이드막 형성시 정션 누설 전류 특성이 양호하다.In addition, the junction leakage current characteristic is good when forming the metal silicide film.
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|---|---|---|---|
| KR1019980060002A KR20000043603A (en) | 1998-12-29 | 1998-12-29 | Mos transistor having metal silicide layer and fabrication method thereof |
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| KR1019980060002A KR20000043603A (en) | 1998-12-29 | 1998-12-29 | Mos transistor having metal silicide layer and fabrication method thereof |
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| KR20000043603A true KR20000043603A (en) | 2000-07-15 |
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| KR1019980060002A KR20000043603A (en) | 1998-12-29 | 1998-12-29 | Mos transistor having metal silicide layer and fabrication method thereof |
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| KR (1) | KR20000043603A (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100698087B1 (en) * | 2005-12-29 | 2007-03-23 | 동부일렉트로닉스 주식회사 | Method of fabricating semiconductor device |
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1998
- 1998-12-29 KR KR1019980060002A patent/KR20000043603A/en not_active Application Discontinuation
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