KR20000028614A - 기판상에 바이어스를 설정하기 위해 게이트형 다이오드를 이용하는 기판 바이어싱 회로 - Google Patents

기판상에 바이어스를 설정하기 위해 게이트형 다이오드를 이용하는 기판 바이어싱 회로 Download PDF

Info

Publication number
KR20000028614A
KR20000028614A KR1019990033794A KR19990033794A KR20000028614A KR 20000028614 A KR20000028614 A KR 20000028614A KR 1019990033794 A KR1019990033794 A KR 1019990033794A KR 19990033794 A KR19990033794 A KR 19990033794A KR 20000028614 A KR20000028614 A KR 20000028614A
Authority
KR
South Korea
Prior art keywords
well
diode
substrate
potential
gate
Prior art date
Application number
KR1019990033794A
Other languages
English (en)
Other versions
KR100327064B1 (ko
Inventor
알렉산더칼니트스키
페이블팝레빈
알버트베르게몬트
Original Assignee
클라크 3세 존 엠.
내셔널 세미콘덕터 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 클라크 3세 존 엠., 내셔널 세미콘덕터 코포레이션 filed Critical 클라크 3세 존 엠.
Publication of KR20000028614A publication Critical patent/KR20000028614A/ko
Application granted granted Critical
Publication of KR100327064B1 publication Critical patent/KR100327064B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/211—Design considerations for internal polarisation
    • H10D89/213—Design considerations for internal polarisation in field-effect devices
    • H10D89/215—Design considerations for internal polarisation in field-effect devices comprising arrangements for charge pumping or biasing substrates

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Dram (AREA)

Abstract

기판 바이어싱 회로는 기판상의 전위를 원하는 기판 바이어스 레벨에 설정하기 위해 게이트형 다이오드와 검출 트랜지스터를 이용한다. 기판상의 전위는 일련의 펄스를 게이트 형 다이오드에 인가함으로써 원하는 기판 바이어스 레벨에 설정된다. 게이트 형 다이오드에 인가된 각각의 펄스로 인해 고정된 양의 전하가 기판에 주입된다. 기판상의 전위가 원하는 기판 바이어스 레벨에 도달하였을 때, 상기펄스의 부족으로 인해 어떤 부가의 전하가 기판에 주입된다. 검출트랜지스터는, 전위가 기판상의 전위에 대응하는 전류를 출력하기 위해 트랜지스터를 바이어싱 함으로써 원하는 기판 바이어스 레벨에 있을 때를 결정하기 위해 이용된다.

Description

기판상에 바이어스를 설정하기 위해 게이트형 다이오드를 이용하는 기판 바이어싱 회로 {SUBSTRATE BIASING CIRCUIT THAT UTILIZES A GATED DIODE TO SET THE BIAS ON THE SUBSTRATE}
본 발명은 기판 바이어싱 회로에 관 한 것으로, 특히 기판상에 바이어스를 설정하기 위해 게이트형 다이오드를 이용하는 기판 바이어싱 회로에 관 한 것이다.
집적회로에서, 회로의 기판은 종종 노이즈를 억제하기 위해, 정확하게는 MOS트랜지스터의 임계전압을 제어하고 래치 업을 방지하기 위해 개별적으로 바이어스 된다. 기판 바이어싱 회로는 원하는 기판 바이어스 레벨을 설정하고 유지하는 회로이다.
여러 가지 변형이 개시되었지만, 전형적으로 기판 바이어싱 회로는 전하 펌프, 전하펌프를 구동하는 발진기, 및 기판에서 검출된 전압에 응답하여 발진기를 제어하는 레벨 검출기를 포함한다.
본 발명의 목적은 원하는 기판 바이어스 레벨을 설정하고 유지함에 있어서, 전하 펌프, 전하 펌프를 구동하는 발진기, 및 기판에서 검출된 전압에 응답하여 발진기를 제어하는 레벨검출기를 포함하는 대신에 플로딩 웰에 형성된 게이트 형 다이오드를 이용하는 기판 바이어싱 회로 및 방법을 제공하는 것이다.
도1은 본 발명에 따른 기판 바이어싱 회로(100)를 예시하는 단면도 및 개략도.
도2는 본 발명의 다른 실시예에 따른 기판 바이어싱 회로(200)를 예시하는 단면도 및 개략도.
도3은 본 발명에 따른 기판 전위에 대한 펄스의 수를 예시하는 그래프도.
본 발명은 플로팅 웰에 형성된 게이트형 다이오드를 이용하는 기판 바이어싱 회로를 제공한다. 예를 들어 게이트형 다이오드는, 플로팅 웰상의 전위가 최저한계(lower limit)이하로 펌핑-다운 될 수 없는 경우에 플로팅 웰상의 전위를 최저한계로 펌프-다운 할 수 있다. 원하는 기판 바이어스 레벨을 최저한계와 같도록 설정함으로써, 한번 펌핑-다운되면 플로팅 웰은, 전위가 최저한계보다 클 때마다 플로팅 웰상의 전위를 펌핑-다운하여 원하는 기판 바이어스 레벨에서 유지될 수 있다.
제1 도전형의 반도체 기판에 형성되는 본 발명에 따른 기판 바이어싱 회로는 상기 반도체 재료에 형성되는 제2 도전형의 제1 웰 및 상기 제1 웰에 형성되는 제1 도전형의 제2 웰을 포함한다.
또한 기판 바이어싱 회로는 제2 웰에 형성되는 게이트형 다이오드, 상기 게이트형 다이오드와 접지사이에 연결되는 셀 다이오드, 및 상기 게이트형 다이오드에 연결되는 발진기를 포함한다.
본 발명의 기판 바이어싱 회로는 상기 게이트형 다이오드에 펄스를 인가함으로써 동작된다. 제2 웰상의 전위가 원하는 기판 바이어스 레벨과 다를 때 상기 펄스는 제2 웰로 전하가 흐르도록 하는데 충분하며, 또한 제2 웰상의 전위가 원하는 기판 바이어스 레벨과 같을 때 상기 펄스는 전하가 셀 다이오드를 통해 흐르도록 하는데 부족하다.
본 발명의 특징 및 장점의 이해는 본 발명의 원리가 이용되는 예시적인 실시예를 나타내는 다음의 상세한 설명과 첨부도면에 의하여 더욱 명확해질 것이다.
도1은 본 발명에 따른 기판 바이어싱 회로(100)를 예시하는 단면도 및 개략도를 나타낸다. 도1에 나타낸바와 같이, 기판과 같은 p-형 재료(110)에 형성되는 회로(100)는 기판(110)에 형성되는 n-웰(112) 및 n-웰(112)에 형성되는 p-웰(114)을 포함한다.
또한 도1에 나타낸바와 같이, 회로(100)는 다수의 필드 산화물 영역(116), 게이트형 다이오드(118), 및 p-웰(114)에 각각 형성되는 검출 트랜지스터(128)을 포함한다. 게이트형 다이오드(118)는 p-웰(114)에 형성되는 n+확산 영역(120) 및, 산화물영역(116)과 확산영역(120)사이에서 p-웰(114)에 한정되는 반전영역(122)을 포함한다. 더욱이, 게이트형 다이오드(118)는 반전영역(122)위에 형성되는 산화물층(124) 및, 반전영역(122)위에서 산화물층(124)에 형성되는 다이오드 게이트(126)를 포함한다.
다음으로 트랜지스터(128)는 p-웰(114)에 형성되는 n+ 드레인 영역, p-웰(114)에 형성되는 n+ 소오스 영역, 및 드레인과 소오스영역(130 및 132)사이에서 p-웰(114)에 한정되는 채널영역(134)을 포함한다. 더욱이 트랜지스터(128)는 채널영역(134)위에 형성되는 게이트 산화물 층(136) 및 게이트 산화물 층(136)위에 형성되는 검출 게이트(140)를 포함한다.
부가적으로 회로(100)는 확산 영역(120)과 접지사이에 연결되는 회로 다이오드(142), 다이오드 게이트(126)에 연결되는 발진기(144) 및, 트랜지스터(128)와 발진기(146)에 연결되는 제어기(146)를 포함한다.
회로(100)의 동작동안, n-웰(112)은 접지에 바이어스 되며, 한편 p-웰(114)은 플로팅 된다. 전력이 회로(100)에 처음 인가될 때 p-웰-n-웰 접합은 평형에 있거나 평형에 가깝다. 결과적으로 p-웰(114)에서 초기 전위는 접지에 있거나 접지에 가깝다.
동작시에, p-웰(114)에서 초기전위는 일련의 양의 펄스를 다이오드 게이트(126)에 인가함으로써 원하는 기판 바이어스 레벨로 낮아진다. 특히 제어기(146)는 일련의 양의 펄스를 게이트(126)로 출력하기 위해 발진기(144)에 명령한다. (펄스는 게이트에 인가되기 때문에, 전하펌프가 큰 전류흐름을 지탱하는데 필요하지 않으므로 펄스는 탑재한 전하 펌프에 의해 발생될 수 있다.)
게이트(126)가 양의 펄스로 될 때, 양의 전위는 p-웰(114)의 표면에 용량성으로 결합되며, 다음에 n+ 확산영역(120)양단의 전위장벽을 p-웰(114)접합으로 낮춘다.
결과적으로, 전자가 p-웰(114)로 주입되는 경우 전자는 접지로부터 다이오드(142)를 통해 n+확산 영역(120)으로 흐른다. 주입된 전자는 전자들이 반전층을 형성하는 반전영역(122)위로 이동한다. 동시에 이동성 홀(holes)은 p-웰(114)로부터 확산 영역(120)과 다이오드(142)를 통해 접지로 흐른다.
게이트(126)상의 전압이 접지로 복귀될 때, p-웰(114)의 전자(접합 공핍 영역의 확산 영역내에 있는 전자는 제외)는 p-웰(114)의 대부분의 캐리어(홀)를 재결합하도록 강요한다(다이오드(142)는 전자에게 접지로 복귀하지 못하도록 방해한다).
재결합으로 인한 홀의 손실은 p-웰로부터 양의 전하를 제거하고 다음에 p-웰(114)상의 전위를 낮아지게 한다. 따라서 다이오드 게이트(126)가 펄스상태로 될 때마다 p-웰(114)상의 전위는 낮아진다.
p-웰(114)을 낮출 수 있는 최저의 전위는 게이트(126)에 인가된 전압의 크기에 의해 한정된다. p-웰(114)상의 전위가 변화하기 때문에, 다이오드(118)의 임계전압은 변화한다. 상승하면 p-웰(114)상의 전위는 다이오드(118)의 임계전압으로 낮아지고, 한편 낮아지면 p-웰(114)상의 전위는 다이오드(118)의 임계전압으로 상승한다. 따라서, p-웰(114)상의 전위는 낮아지며, 또한 다이오드(118)의 임계전압은 펄스가 게이트(126)에 인가 될 때마다 상승한다.
다이오드(118)의 임계전압이 게이트(126)에 인가된 전압의 크기를 초과하면, 게이트(126)에 인가된 전압은 전위장벽을 낮출 수 없으며, 다음에 전자에게 p-웰(114)로 주입되지 못하도록 방해함으로써 과정을 정지시킨다.
결과적으로, 임계전압이 게이트(126)에 인가된 전압의 크기를 초과하면, p-웰(114)상의 전위는 게이트(126)에 부가의 펄스를 인가함으로써 낮추어질 수 없는 최저한계에 부딪힌다. 따라서 p-웰(114)상의 전위가 최저한계에 도달한 후 게이트(126)에 인가된 임의의 펄스는 중요한 효과를 갖지 못한다.
본 발명에 따르면, 다이오드 게이트(126)에 인가된 전압 펄스의 크기는, 게이트(126)에 펄스가 인가될 때 다이오드(142)를 통해 p-웰(114)로 전하가 사실상 흐르지 않는 최저한계가 원하는 기판 바이어스 레벨과 같도록 선택된다. 따라서 펄스의 크기를 선택함으로써, p-웰(114)상의 전위는 원하는 레벨이상으로 전위를 낮추지 않고서도 원하는 기판 바이어스 레벨의 상태가 될 수 있다.
(트랜지스터(128) 및 제어기(146)가 필요 없는 경우)발진기(144)는 연속적으로 실행되도록 허용될 수 있지만, p-웰(114)상의 전위가 최저한계나 원하는 기판 바이어스 레벨의 상태로 될 때 발진기(144)를 턴 오프 하거나 발진기(144)의 주파수를 변화시키는 것이 바람직 할 수 있다. 본 발명에서, 제어기(146)는, p-웰(114)상의 전위가 소오스 영역(132)의 외부에 흐르는 전류를 감지함으로써 최저한계나 원하는 기판 바이어스 레벨에 도달하였을 때 를 결정한다.
본 발명에 따르면, 드레인 영역(130)과 게이트(140)에 인가된 바이어스 전압(Vdd)은 p-웰(114)상의 전위가 원하는 기판 바이어스 레벨과 같을 때 소오스 영역(132)의 외부에 전류가 흐르지 않도록 하는 것이 아니라, p-웰(114)상의 전위가 원하는 기판 바이어스 레벨이상으로 상승될 때 전류가 흘러나오도록 하는 전압 레벨에 설정된다.
(바이어스 전압 Vdd는 p-웰(114)상의 전위가 원하는 기판 바이어스 레벨과 같을 때 임의의 전류 흐름의 레벨을 허용하기 위해 교대로 설정될 수 있으며, 이런 동안 전류의 크기는 p-웰 상의 전위가 증가할 때 증가할 수 있다.)
p-웰상의 전위를 감소시키는 다이오드(118)는 트랜지스터(128)의 임계전압을 증가시키기 때문에, 증가하는 동안 p-웰(114)상의 전위는 트랜지스터(128)의 임계전압을 감소시킨다. 따라서 원하는 기판 바이어스 레벨이상으로 p-웰(114)상의 전위가 상승하면 트랜지스터(128)의 임계전압은 낮아지고 다음으로 전류를 소오스 영역(132)의 외부로 전류가 흐르게 한다.
한편, p-웰(114)상의 전위가 원하는 기판 바이어스 레벨에 있을 때, 트랜지스터(128)의 임계전압은 소오스 영역(132)의 외부로 더 이상 전류가 흐르지 않는 지점까지 상승된다.
제어기(146)는 p-웰(114)상의 전위가 소오스 영역(132) 외부에 흐르는 전류를 감지함으로써 원하는 기판 바이어스 레벨과 같은가를 결정한 후에, 제어기(144)는 펄스의 주파수 및/또는 진폭을 변화시키거나 펄스를 출력하는 것을 정지시키기 위해 발진기(146)에 명령할 수 있다.
실제의 회로 수행에서, p-웰(114)상의 전위가 원하는 기판 바이어스 레벨로 낮아지면, 전위는 열적-발생된 전자-홀 쌍으로 인해 점차 증가하기 시작한다.
접합 공핍 영역의 확산 길이 내에 형성되는 열적-발생된 홀은 접합 전기장에 의해 p-웰(114)로 들어가게 되는바, 증가된 홀의 수는 p-웰(114)상의 전위를 증가시킨다. 따라서 원하는 기판 바이어스 레벨이 도달되면, 부가적인 음의 전하가 열적-발생된 홀의 효과를 무효화하기 위해 p-웰로 주입될 필요가 있다.
제어기(146)가 펄스의 주파수 및/또는 진폭을 변화시키기 위해 발진기(144)에 명령하면, 그 변화는 열적-발생된 홀이 p-웰(114)에 부가되는 속도와 같거나 더 큰 속도로 음의 전하를 p-웰(114)로 주입되도록 하는데 충분해야만 한다. 전류가 존재하지 않을 때 제어기(146)가 출력펄스를 정지시키도록 발진기(144)에 명령하면, 제어기(146)는 전류가 검출될 때 다시 출력 펄스를 개시하도록 발진기(144)에 명령한다.
도2는 본 발명의 다른 실시예에 따른 기판 바이어스 발생기 회로(200)를 예시하는 단면도 및 개략도를 나타낸다. 회로(200) 및 회로(100)는 같은 종류이며, 또한 결과적으로 두 회로에 공통으로 있는 구성요소를 지명하기 위해 동일참조 번호를 이용한다.
도2에 나타낸 바와 같이, 회로(200)는 회로(100)와 다르며, 이점은 회로(200)가 전압공급원(152)에 p-웰(114)을 게이트 하는데 이용되는 리셋 트랜지스터(150)를 포함하고 있기 때문이다. 리셋 트랜지스터(150)를 이용하는 잇점은 p-웰(114)상의 전위가 공지된 전위에 설정될 수 있는 점이다. 예를들어 제어기(146)는 전압공급원(152)이 접지일 때 리셋 트랜지스터(150)의 게이트를 펄스로 하여 접지에 p-웰(114)상의 전위를 리셋 할 수 있다.
다른 예로서, 제어기(146)는 전압 공급원(152)이 원하는 기판 바이어스 레벨보다 더 큰 음의 전압일 때 리셋 트랜지스터(150)의 게이트를 펄스로 하여 원하는 기판 바이어스 레벨보다 더 큰 레벨로 p-웰(114)상의 전위를 설정할 수 있다. 음의 전압을 이용하는 이점은 더 작은 펄스가 p-웰(114)상의 전위를 원하는 기판 바이어스 레벨로 떨어지도록 다이오드 게이트(126)에 인가될 필요가 있다는 것이다.
더욱이 전압 공급원(152)이 다중 전압을 공급하기 위해 구성되면, 회로(200)는 소오스 영역(132)의 외부로 흐르는 전류의 크기를 상호관련 시킴으로써 다중 기판 바이어스 레벨에 부가적인 바이어스 레벨을 제공하기위해 이용될 수 있다.
예를들어 2개의 원하는 바이어스 레벨, 즉 제1 바이어스 레벨과 제2 바이어스 레벨이 이용될 경우 제1 바이어스 레벨은 최저한계와 동일하도록 설정된다. 따라서, p-웰(114)상의 전위는 제1 바이어스 레벨보다 큰 제1 음의 전압으로 전압 공급원(152)을 설정하고, 리셋 트랜지스터(150)의 게이트를 펄스로 하고 나서, p-웰(114)상의 전위를 제1 바이어스 레벨로 떨어지도록 다이오드 게이트(126)에 일련의 펄스를 인가함으로써 제1 바이어스 레벨로 설정될 수 있다.
다음으로 제2 바이어스 레벨은 최저한계보다 더 큰 전위로 설정된다. p-웰(114)상의 전위가 제2 바이어스 레벨과 같을 때 소오스 영역(132)외부로 흐르는 전류를 결정해야만 한다.
한번 결정되면, p-웰(114)상의 전위는 제2 바이어스 레벨보다 큰 제2 음의 전압으로 전압공급원(152)이 설정되고, 리셋 트랜지스터(150)의 게이트를 펄스로 하고 나서, p-웰(114)상의 전위가 제2 바이어스 레벨로 떨어지도록 일련의 펄스를 다이오드 게이트(126)에 인가함으로써 제2 바이어스 레벨로 설정될 수 있다.
제어기(146)는 소오스 영역외부로 흐르는 전류가 제2 바이어스 레벨에 대응하는 전류 레벨과 같거나 더 작을 때 제2 바이어스 레벨에 도달될 수 있는가를 결정한다. 이 경우, 제어기(146)는 제2 바이어스 레벨에 도달하였을 때 발진기(144)로 하여금 펄스를 계속 출력하도록 허용할 수 없다.
제어기(146)가 정지하도록 발진기(144)에게 명령하면, 발진기(146)는 소오스 영역(132)외부로 흐르는 전류가 제2 바이어스 레벨에 대응하는 전류 레벨을 초과할 경우 하나 또는 그이상의 펄스를 출력하도록 발진기(146)에게 명령한다.
펄스(반전층내의 정상상태 전하)인 동안 p-웰(114)에 주입된 음의 전하(Qi)는 식 1 로 주어진다.
Qi = Cox*Area*(Vg-Vt) (1)
여기서 Cox는 단위 면적당 게이트 산화물 용량이고, Area는 다이오드 게이트 면적이고, Vg는 다이오드 게이트 전압 펄스 진폭이며, Vt는 게이트형 다이오드(118)의 임계전압이다.
도1에 나타낸바와같이, 전하(Qi)의 고정된 양은 각각의 펄스와 함께 p-웰(114)로 주입된다. 따라서, 소오스 영역(132)외부로 흐르는 전류의 크기가 제2 바이어스 레벨과 일치하는 전류레벨을 초과하는지를 제어기(146)가 결정하고, 또한 제어기(146)가 하나 또는 그이상의 전류를 출력하기 위해 발진기(144)에게 명령하였을 때, 매우 작은 양의 시간에 주입된 고정된 양의 음 전하가 열적-발생된 홀로부터 기인하는 증가된 양의 전하를 정확히 보상할 수 있다. 따라서, 여러 경우에서, 주입된 고정 양의 전하는 p-웰(114)상의 전위가 제2 바이어스 레벨보다 작아지도록 할 수 있다. 그러나 각각의 펄스와 함께 주입된 전하의 양은 식1의 요소를 변화시킴으로서 변화할 수 있다.
부가해서, 리셋 트랜지스터(150)를 이용하기보다는 차라리, p-웰(114)상의 전위가 열적-발생된 홀에 의존함으로써 상승될 수 있다. 따라서, p-웰(114)상의 전위는, 소오스 영역(132)외부로 흐르는 전류의 크기를 간단히 검색하고, 상기전류의 크기가 접지나 제2 바이어스 레벨과 대응하는 전류 레벨을 초과할 때 펄스를 출력하도록 발진기(144)에게 명령하는 제어기(146)에 의해 접지로 리셋 되거나 제2 바이어스 레벨로 상승될 수 있다.
p-웰(114)상의 전위는, 접지 또는 제2 바이어스 레벨보다 작은 p-웰(114)상의 전위를 설정하도록 리셋 트랜지스터(150)를 이용하고, 이후에는 접지 또는 제2 바이어스 레벨로 전위가 상승하도록 열적-발생된 홀에 의존함으로써, 접지 또는 제2 바이어스 레벨로 상승되도록 리셋 될 수 있다.
일련의 양의 펄스가 이용될 경우, 상술한 방법은 식2로 주어지는 전하 펌핑 전류(Icp)로 증가하는 각각의 양의 펄스에 대해 반복된다.
Icp = f*Qi (2)
여기서 f는 일련의 양의 펄스의 주파수이다. 주파수(f)와 전하펌핑전류(Icp)간의 선형관계는 주파수(f)가 펄스응용들 사이에서 발생하도록 전하(Qi)의 효과적인 완전 재결합을 위해 충분히 낮을 때 존재한다. 선형관계는 실내온도에서 수 메가헤르츠의 주파수로 유지된다.
p-웰(114)에 위치될 수 있는 최대 최저한계의 절대 값은 역 바이어스 전압(Vbb)과 거의 같으며 다음 식을 이용하여 추정될 수 있다.
Vt= Vt0+ k * SQRT (｜Vbb｜) (3)
Vg- Vt= Vg- Vt0- k (Vbb) ∧ 0.5 (4)
Vbb = ( 1/k * [ Vg- Vt0]) ∧ 2 (5)
여기서 Vt는 게이트형 다이오드의 임계전압이고, Vt0는 0볼트 역 바이어스에서 임계전압이고, k는 역 바이어스 계수이며, Vg는 다이오드 게이트 전압이다.
따라서, 식5는 현재 MOS기술에서 k는 1 보다 작고, Vt0는 약 0.4 - 0.7 V이고, p-웰(114)상에서 전위의 최대 최저한계의 절대값은 전원공급전압만큼 높거나 초과될 수 있다.
본 발명의 실시예에 대한 여러 변경은 본 발명의 실행에서 이용될 수 있음은 당연하다. 예를들어 부가해서 격리된 n-웰에 제조된 p-웰을 이용하면 p-기판의 형성으로 p-웰이 n-기판에 형성될 수 있다.
부가해서, n-웰이 p-기판에 형성될 수 있고, 또는 다음으로 n-기판에 형성되는 격리된 p-웰에 형성될 수 있다. 또한 NMOS 게이트형 다이오드 또는 PMOS게이트형 다이오드는 유전체(예, SOI기술)에 의해 완전히 둘러싸인 실리콘 섬에 형성될 수 있다.
따라서, 다음의 청구항은 본 발명의 범위를 한정하며, 이들 청구항 의 범위 내에서 방법 및 구조 그리고 그 등가물이 보호될 수 있음을 의도하고 있다.
본 발명은 전하펌프, 전하펌프를 구동하는 발진기, 및 기판에서 검출된 전압에 응답하여 발진기를 제어하는 레벨검출기를 포함하는 대신에 플로딩 웰에 형성된 게이트형 다이오드를 이용하여 원하는 기판 바이어스 레벨을 설정하고 유지한다.

Claims (5)

  1. 제1 도전형의 반도체 재료에 형성된 기판 바이어싱 회로에 있어서,
    상기 반도체 재료에 형성된 제2 도전형의 제1 웰;
    상기 제1 웰에 형성된 상기 제1 도전형의 제2 웰;
    상기 제2 웰에 형성된 게이트형 다이오드;
    상기 게이트형 다이오드와 접지사이에 연결된 셀 다이오드; 및
    상기 게이트형 다이오드에 연결된 발진기를 포함하는 것을 특징으로 하는 기판 바이어싱 회로.
  2. 제1항에 있어서,
    상기 제2 웰에 형성되어 상기 게이트형 다이오드로부터 소정간격 이 격된 검출 트랜지스터; 및
    상기 발진기 및 상기 검출 트랜지스터에 연결된 제어기를 추가로 포함하는 것을 특징으로 하는 기판 바이어싱 회로.
  3. 제1항에 있어서,
    상기 게이트형 다이오드는
    상기 제2 웰에 형성된 상기 제2 도전형의 확산 영역;
    상기 제2 웰에 한정되어 상기 확산 영역에 인접하는 반전영역;
    상기 반전 영역위에 형성된 산화물 층; 및
    상기 산화물층에 형성된 다이오드 게이트를 포함하는 것을 특징으로 하는 기판 바이어싱 회로.
  4. 제1 도전형의 반도체 재료에 형성되는 제2 도전형의 제1 웰, 상기 제1 웰에 형성된 상기 제1 도전형의 제2 웰, 상기 제2 웰에 형성된 게이트형 다이오드, 상기 게이트형 다이오드와 접지사이에 연결된 셀 다이오드, 및 상기 게이트형 다이오드에 연결된 발진기를 포함하는, 기판 바이어싱 회로에 의해 초기 레벨로부터 원하는 기판 바이어스 레벨로 반도체 재료를 바이어싱하는 방법에 있어서,
    상기 게이트형 다이오드에 펄스를 인가하는 단계를 포함하고, 상기 제2 웰상의 전위가 원하는 기판 바이어스 레벨과 같을 때 상기 펄스의 부족으로 인해 전하가 상기 셀 다이오드를 통해 흐르게 되는 것을 특징으로 하는 방법.
  5. 제4항에 있어서,
    상기 바이어싱 회로는
    상기 제2 웰에 형성되어 상기 게이트형 다이오드로부터 소정간격 이 격된 검출 트랜지스터; 및
    상기 발진기 및 상기 검출 트랜지스터에 연결된 제어기를 추가로 포함하는 것을 특징으로 하는 방법.
KR1019990033794A 1998-10-14 1999-08-17 기판 바이어싱 회로 및 반도체 재료를 바이어싱하는 방법 KR100327064B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US9/173,096 1998-10-14
US09/173,096 1998-10-14
US09/173,096 US6078211A (en) 1998-10-14 1998-10-14 Substrate biasing circuit that utilizes a gated diode to set the bias on the substrate

Publications (2)

Publication Number Publication Date
KR20000028614A true KR20000028614A (ko) 2000-05-25
KR100327064B1 KR100327064B1 (ko) 2002-03-13

Family

ID=22630526

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990033794A KR100327064B1 (ko) 1998-10-14 1999-08-17 기판 바이어싱 회로 및 반도체 재료를 바이어싱하는 방법

Country Status (3)

Country Link
US (1) US6078211A (ko)
KR (1) KR100327064B1 (ko)
DE (1) DE19939245A1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6380571B1 (en) 1998-10-14 2002-04-30 National Semiconductor Corporation CMOS compatible pixel cell that utilizes a gated diode to reset the cell
KR100282424B1 (ko) * 1999-03-18 2001-02-15 김영환 수평전하 전송소자 및 그의 제조방법
US6621064B2 (en) * 2001-05-03 2003-09-16 Texas Instruments Incorporated CMOS photodiode having reduced dark current and improved light sensitivity and responsivity
US8324667B2 (en) 2004-01-05 2012-12-04 International Business Machines Corporation Amplifiers using gated diodes
DE102006000936B4 (de) * 2006-01-05 2009-11-12 Infineon Technologies Ag Halbleiterbauelement mit Schutzschaltung gegen Lichtangriffe

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5758351A (en) * 1980-09-24 1982-04-08 Toshiba Corp Substrate biasing device
US4791317A (en) * 1986-09-26 1988-12-13 Siemens Aktiengesellschaft Latch-up protection circuit for integrated circuits using complementary mos circuit technology
US5394026A (en) * 1993-02-02 1995-02-28 Motorola Inc. Substrate bias generating circuit
KR0157334B1 (ko) * 1993-11-17 1998-10-15 김광호 반도체 메모리 장치의 전압 승압회로
US5841126A (en) * 1994-01-28 1998-11-24 California Institute Of Technology CMOS active pixel sensor type imaging system on a chip
US5670907A (en) * 1995-03-14 1997-09-23 Lattice Semiconductor Corporation VBB reference for pumped substrates
US5694072A (en) * 1995-08-28 1997-12-02 Pericom Semiconductor Corp. Programmable substrate bias generator with current-mirrored differential comparator and isolated bulk-node sensing transistor for bias voltage control
US5612644A (en) * 1995-08-31 1997-03-18 Cirrus Logic Inc. Circuits, systems and methods for controlling substrate bias in integrated circuits
US5587596A (en) * 1995-09-20 1996-12-24 National Semiconductor Corporation Single MOS transistor active pixel sensor cell with automatic anti-blooming and wide dynamic range
US5608243A (en) * 1995-10-19 1997-03-04 National Semiconductor Corporation Single split-gate MOS transistor active pixel sensor cell with automatic anti-blooming and wide dynamic range
US5710446A (en) * 1996-05-13 1998-01-20 National Semiconductor Corporation Active pixel sensor cell that utilizes a parasitic transistor to reset the photodiode of the cell
KR100273210B1 (ko) * 1997-04-22 2000-12-15 김영환 데이터 입출력 감지형 기판전압 발생회로

Also Published As

Publication number Publication date
US6078211A (en) 2000-06-20
DE19939245A1 (de) 2000-04-20
KR100327064B1 (ko) 2002-03-13

Similar Documents

Publication Publication Date Title
US6965151B2 (en) Device including a resistive path to introduce an equivalent RC circuit
US6303444B1 (en) Method for introducing an equivalent RC circuit in a MOS device using resistive wells
US9710006B2 (en) Power up body bias circuits and methods
US7755147B2 (en) Semiconductor device, semiconductor system and semiconductor device manufacturing method
KR101642830B1 (ko) 전압 레벨을 변경하여 출력하는 반도체 장치
KR0171445B1 (ko) 반도체 장치, 그 오퍼레이팅 방법 및 제조방법
US6201761B1 (en) Field effect transistor with controlled body bias
US5158899A (en) Method of manufacturing input circuit of semiconductor device
US5698877A (en) Charge-pumping to increase electron collection efficiency
WO2007018912A2 (en) Channel discharging after erasing flash memory devices
KR100327064B1 (ko) 기판 바이어싱 회로 및 반도체 재료를 바이어싱하는 방법
CA1275457C (en) Integrated circuit in complementary circuit technology comprising a substrate bias generator
US6144080A (en) Semiconductor integrated circuit device having field shield MOS devices
US6150701A (en) Insulative guard ring for a semiconductor device
US4812891A (en) Bipolar lateral pass-transistor for CMOS circuits
KR100207886B1 (ko) 입력신호의 레벨을 변환하는 레벨변환회로, 내부전위를 발생하는 내부전위 발생회로, 내부전위를 발생하는 내부전위 발생유닛, 신뢰성이 높은 반도체장치 및 고내압의 트랜지스터 제조방법
US6583001B1 (en) Method for introducing an equivalent RC circuit in a MOS device using resistive paths
US6242969B1 (en) Local substrate pumping in integrated circuits
KR100672220B1 (ko) 저전압 디바이스를 보호할 수 있는 집적 회로
US20060087361A1 (en) Methods and apparatus to bias the backgate of a power switch
US6632686B1 (en) Silicon on insulator device design having improved floating body effect
US5210446A (en) Substrate potential generating circuit employing Schottky diodes
EP0132536B1 (en) Transistor driver circuit
US5343087A (en) Semiconductor device having a substrate bias generator
US6501683B2 (en) Nonvolatile semiconductor memory device

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19990817

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20010525

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20020125

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20020221

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20020222

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20050201

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20060106

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20070108

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20080110

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20090114

Start annual number: 8

End annual number: 8

FPAY Annual fee payment

Payment date: 20100113

Year of fee payment: 9

PR1001 Payment of annual fee

Payment date: 20100113

Start annual number: 9

End annual number: 9

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee