KR20000026839A - Method for manufacturing semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는 반도체 소자의 게이트 전극 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a gate electrode of a semiconductor device.
일반적으로, 모스 트랜지스터에서 게이트 전극은 해당 트랜지스터를 선택하는 역할을 한다.In general, in the MOS transistor, the gate electrode serves to select the transistor.
이러한 게이트 전극은 신호지연이 작도록 전도 특성이 우수한 물질로 형성되어야 하며, 고온에서 견딜 수 있는 물질로 형성하여, 후속의 고온 공정시 게이트 전극이 영향을 받지 않도록 한다.The gate electrode should be formed of a material having excellent conduction characteristics so that the signal delay is small, and formed of a material that can withstand high temperatures so that the gate electrode is not affected during subsequent high temperature processes.
여기서, 종래의 게이트 전극 제조방법에 대하여, 도 1a 및 도 1b 참조로하여 자세히 설명한다.Here, the conventional gate electrode manufacturing method will be described in detail with reference to FIGS. 1A and 1B.
먼저, 도 1a에 도시된 바와 같이, 반도체 기판(1)상에 게이트 절연막(2)을 공지의 방식으로 형성한다음, 그 상부에 소정의 불순물이 포함된 폴리실리콘층(3)을 소정 두께로 형성한다. 그 다음에, 폴리실리콘층(3) 상부에 전도성 개선용 텅스텐 실리사이드막(4)을 소정 두께로 증착한다. 여기서, 종래에는 텅스텐 실리사이드막(4)의 두께보다는 폴리실리콘층(3)의 두께가 두껍다. 이어서, 텅스텐 실리사이드막(4) 상부에 게이트 전극을 한정하기 위한 포토레지스트 패턴(5)을 공지의 포토리소그라피 방식에 의하여 형성한다.First, as shown in FIG. 1A, a gate insulating film 2 is formed on a semiconductor substrate 1 in a known manner, and then a polysilicon layer 3 containing a predetermined impurity thereon is formed to a predetermined thickness. Form. Then, a tungsten silicide film 4 for improving conductivity is deposited on the polysilicon layer 3 to a predetermined thickness. Here, conventionally, the thickness of the polysilicon layer 3 is thicker than the thickness of the tungsten silicide film 4. Subsequently, a photoresist pattern 5 for defining a gate electrode on the tungsten silicide film 4 is formed by a known photolithography method.
그러고나서, 이 포토레지스트 패턴(5)을 마스크로 이용하여, 도 1b에 도시된 바와 같이, 텅스텐 실리사이드막(4)과 폴리실리콘층(3) 및 게이트 절연막(2)을 패터닝하여, 게이트 전극(6)을 형성한다.Then, using this photoresist pattern 5 as a mask, as shown in FIG. 1B, the tungsten silicide film 4, the polysilicon layer 3, and the gate insulating film 2 are patterned to form a gate electrode ( 6) form.
그러나, 상기와 같이 게이트 전극(6)을 제조하게 되면, 다음과 같은 문제점이 발생된다.However, when the gate electrode 6 is manufactured as described above, the following problem occurs.
먼저, 게이트 전극을 형성하기 위한 패터닝 공정시, 포토레지스트 패턴(5)을 이용하여, 텅스텐 실리사이드막(4)을 먼저 패터닝한다음, 패터닝된 텅스텐 실리사이드막(4)을 마스크로 하여, 폴리실리콘층(3)을 패터닝하게 된다. 이로 인하여, 폴리실리콘층(3)이 균일하게 식각이 이루어지지 않아, 부분적으로 과도 식각을 실시하여 주어야 한다. 여기서, 과도 식각을 실시하게 되면, 폴리실리콘층(3)이 잔존하지 않는 부분에서는 게이트 절연막(2)에 손상이 발생되기 쉽고, 심할 경우, 게이트 절연막(2)이 매우 박막이므로, 기판(1)에 까지 손상이 미치게 된다.First, in the patterning process for forming the gate electrode, the tungsten silicide film 4 is first patterned using the photoresist pattern 5, and then the polysilicon layer is formed using the patterned tungsten silicide film 4 as a mask. (3) will be patterned. For this reason, since the polysilicon layer 3 is not etched uniformly, it should be partially over-etched. Here, when the over etching is performed, damage is likely to occur in the gate insulating film 2 in a portion where the polysilicon layer 3 does not remain, and in a severe case, since the gate insulating film 2 is a very thin film, the substrate 1 Damage will last until.
따라서, 본 발명의 목적은 게이트 전극을 형성하기 위한 식각 공정시 게이트 절연막 및 기판에 미치는 손상을 최소화할 수 있는 반도체 소자의 제조방법을 제공하는 것이다.Accordingly, an object of the present invention is to provide a method of manufacturing a semiconductor device capable of minimizing damage to a gate insulating film and a substrate during an etching process for forming a gate electrode.
도 1a 및 도 1b는 종래 반도체 소자의 게이트 전극 형성방법을 설명하기 위한 제조 공정도.1A and 1B are manufacturing process diagrams for explaining a gate electrode forming method of a conventional semiconductor device.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 게이트 전극 형성방법을 설명하기 위한 제조 공정도.2A to 2F are manufacturing process diagrams for explaining a method for forming a gate electrode of a semiconductor device according to the present invention.
(도면의 주요 부분에 대한 부호의 설명)(Explanation of symbols for the main parts of the drawing)
10 - 반도체 기판 11 - 소자 분리막10-semiconductor substrate 11-device isolation film
12 - 게이트 절연막 13 - 폴리실리콘층12-gate insulating film 13-polysilicon layer
14 - 버퍼 절연막 15 - 포토레지스트 패턴14-buffer insulating film 15-photoresist pattern
16 - 도전층 16a - 매립된 도전층16-conductive layer 16a-buried conductive layer
17a,17b - 열산화막 20 - 게이트 전극17a, 17b-thermal oxide film 20-gate electrode
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 일 실시예에 따르면, 본 발명은 소자 분리막이 구비된 반도체 기판 상부에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상부에 폴리실리콘층을 소정 두께만큼 형성하는 단계, 상기 폴리실리콘층 상부에 소정 두께를 갖는 버퍼 절연막을 형성하는 단계, 상기 게이트 전극 예정 부위에 해당하는 버퍼 절연막을 소정 부분 식각하여, 상기 버퍼 절연막 내부에 구(溝)를 형성하는 단계, 상기 구 내부에 도전층을 매립시키는 단계, 상기 버퍼 절연막을 제거하는 단계, 상기 노출된 폴리실리콘층 표면을 열산화하는 단계, 상기 열산화된 폴리실리콘층을 제거하여, 상기 도전층 및 폴리실리콘으로 된 게이트 전극을 형성하는 단계를 포함한다.In order to achieve the above object of the present invention, according to an embodiment of the present invention, the present invention comprises the steps of forming a gate insulating film on the semiconductor substrate provided with a device isolation film, a polysilicon layer on the gate insulating film a predetermined thickness Forming a buffer insulating film having a predetermined thickness on the polysilicon layer, etching a predetermined portion of the buffer insulating film corresponding to the predetermined portion of the gate electrode, and forming a sphere in the buffer insulating film. Embedding a conductive layer inside the sphere, removing the buffer insulating film, thermally oxidizing the exposed polysilicon layer surface, removing the thermally oxidized polysilicon layer, and Forming a gate electrode of silicon.
본 발명에 의하면, 게이트 전극이 형성될 예정 영역에 미리 구를 형성한다음, 그 내부에 도전층을 충진시키어, 게이트 전극을 형성한다.According to the present invention, a sphere is formed in advance in a predetermined region where a gate electrode is to be formed, and then a conductive layer is filled therein to form a gate electrode.
이에따라, 게이트 전극을 형성하기 위한 도전층 패터닝 공정이 진행되지 않아, 게이트 절연막 및 기판에 손상이 발생되지 않는다.Accordingly, the conductive layer patterning process for forming the gate electrode does not proceed, so that damage does not occur to the gate insulating film and the substrate.
또한, 게이트 전극의 대부분을 실리사이드류 또는 금속류로 이루어지도록 하여, 게이트 전극의 전도 특성을 크게 개선시킬 수 있다.Further, most of the gate electrodes are made of silicides or metals, so that the conduction characteristics of the gate electrodes can be greatly improved.
(실시예)(Example)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
첨부한 도면 도 2a 내지 도 2f는 반도체 소자의 게이트 전극 제조방법을 설명하기 위한 각 공정별 단면도이다.2A to 2F are cross-sectional views of respective processes for describing a method of manufacturing a gate electrode of a semiconductor device.
먼저, 도 2a에 도시된 바와 같이, 반도체 기판(10)내의 소정 부분에 공지의 방식으로 소자 분리막(11)을 형성한다. 이때, 본 실시예에서는 소자 분리막(11)을 트랜치(trench) 방식으로 형성하였으며 또한 로코스 방식으로 형성할 수도 있다.First, as shown in FIG. 2A, the device isolation film 11 is formed in a predetermined portion in the semiconductor substrate 10 in a known manner. At this time, in the present embodiment, the device isolation layer 11 is formed in a trench method and may also be formed in a LOCOS method.
이어, 소자 분리막이 형성된 반도체 기판(10) 상부에 공지의 열산화 방식으로 게이트 절연막(12)을 성장시킨다음, 게이트 절연막(12) 상부에 불순물이 도핑된 폴리실리콘층(13)을 50 내지 150Å을 증착한다. 그후, 폴리실리콘층(13) 상부에 버퍼 절연막(14)을 소정 두께로 증착한다음, 버퍼 절연막(14) 상부에 게이트 전극 예정 부위가 오픈되도록 포토레지스트 패턴(15)을 형성한다. 이때, 상기 버퍼 절연막(14)의 두께는 형성될 게이트 전극의 높이를 고려하여 형성하고, 본 실시예에서는 예를들어 900 내지 1100Å 두께로 형성한다. 즉, 버퍼 절연막(14)의 두께와 폴리실리콘층(13)의 두께가 합산된 두께가 게이트 전극의 예정 두께가 되도록 한다.Subsequently, the gate insulating layer 12 is grown on the semiconductor substrate 10 on which the device isolation layer is formed by a known thermal oxidation method, and then the polysilicon layer 13 doped with impurities on the gate insulating layer 12 is 50 to 150 kV. Deposit. Thereafter, the buffer insulating film 14 is deposited on the polysilicon layer 13 to a predetermined thickness, and then the photoresist pattern 15 is formed on the buffer insulating film 14 to open the predetermined portion of the gate electrode. In this case, the thickness of the buffer insulating layer 14 is formed in consideration of the height of the gate electrode to be formed, and in this embodiment, for example, is formed to a thickness of 900 to 1100Å. That is, the sum of the thickness of the buffer insulating film 14 and the thickness of the polysilicon layer 13 is such that the predetermined thickness of the gate electrode.
여기서, 상기 폴리실리콘층(13)의 두께와 버퍼 절연막(14)의 두께는 게이트 전극의 전도율을 고려하여 용이하게 변화시킬 수 있다. 단, 본 실시예에서는 저항이 큰 폴리실리콘 보다는 이후에 형성될 도전층(버퍼 절연막)의 두께를 두껍게 형성함이 바람직하다.Here, the thickness of the polysilicon layer 13 and the thickness of the buffer insulating layer 14 may be easily changed in consideration of the conductivity of the gate electrode. However, in the present embodiment, it is preferable to form a thicker thickness of the conductive layer (buffer insulating film) to be formed later than polysilicon having a large resistance.
그후, 도 2b에 도시된 바와 같이, 이 포토레지스트 패턴(15)을 마스크로 하여, 상기 버퍼 절연막(14)의 소정 부분을 패터닝하여, 게이트 전극 예정 부위가 노출되도록 구(溝:H)를 형성한다. 그리고나서, 결과물 상부에 게이트 전극의 전도성 개선용 도전층(14)을 상기 버퍼 절연막내의 구(H)가 충분히 매립될 정도로 증착한다. 이때, 전도성 개선용 도전층으로는 예를들어, 실리사이드류 또는 텅스텐, 몰리브덴, 코발트, 티타늄과 같은 금속류가 이용되고, 본 실시예에서는 텅스텐 실리사이드막이 이용되었다.Thereafter, as shown in FIG. 2B, using the photoresist pattern 15 as a mask, a predetermined portion of the buffer insulating film 14 is patterned to form a sphere (H) so as to expose a predetermined portion of the gate electrode. do. Then, a conductive layer 14 for improving the conductivity of the gate electrode is deposited on the resultant portion such that the sphere H in the buffer insulating film is sufficiently buried. In this case, for example, silicides or metals such as tungsten, molybdenum, cobalt, and titanium are used as the conductive layer for improving conductivity. In this embodiment, a tungsten silicide film is used.
그런다음, 도 2c에 도시된 바와 같이, 상기 전도층(14)을 상기 버퍼 절연막(14) 표면이 노출되도록 화학적 기계적 연마 방식으로 연마하여 상기 구(H)내에 전도층(14)을 매립시킨다. 이때, 매립된 전도층을 16a라 칭한다.Then, as illustrated in FIG. 2C, the conductive layer 14 is polished by chemical mechanical polishing to expose the surface of the buffer insulating layer 14 to fill the conductive layer 14 in the sphere H. At this time, the embedded conductive layer is referred to as 16a.
그리고나서, 도 2d에 도시된 바와 같이, 버퍼용 절연막(14)을 제거하여, 상기 폴리실리콘층(13)을 노출시킨다.Then, as shown in FIG. 2D, the buffer insulating film 14 is removed to expose the polysilicon layer 13.
이어서, 도 2e에서와 같이, 상기 노출된 폴리실리콘층(13)을 열산화시킨다. 이때, 상기 전도층(16a) 표면에도 열산화가 이루어진다. 여기서, 열산화된 폴리실리콘층의 결과물을 제 1 열산화막(17a)이라 하고, 상기 전도층(16a) 표면에 열산화된 막을 제 2 열산화막(17b)이라 한다. 이때, 전도층(16a) 하부의 폴리실리콘층(13)은 산화되지 않고, 본래의 상태를 유지한다.Subsequently, as shown in FIG. 2E, the exposed polysilicon layer 13 is thermally oxidized. At this time, thermal oxidation is also performed on the surface of the conductive layer 16a. The resulting thermally oxidized polysilicon layer is referred to as a first thermal oxide film 17a, and the thermally oxidized film on the surface of the conductive layer 16a is referred to as a second thermal oxide film 17b. At this time, the polysilicon layer 13 under the conductive layer 16a is not oxidized and maintains its original state.
그런다음, 도 2f에 도시된 바와 같이, 상기 제 1 열산화막(17a)과 제 2 열산화막(17b)을 공지의 방식으로 제거한다. 이로써, 박막의 폴리실리콘층(13)과 후막의 도전층(16a)으로 된 게이트 전극(20)이 완성된다.Then, as shown in FIG. 2F, the first thermal oxide film 17a and the second thermal oxide film 17b are removed in a known manner. Thereby, the gate electrode 20 which consists of the thin polysilicon layer 13 and the thick conductive layer 16a is completed.
그후의 공정에 대하여는 도시되지 않았지만, 게이트 전극(20) 양측에 저농도 불순물과 고농도 불순물을 순차적으로 주입하여, 모스 트랜지스터를 완성한다. 여기서, 상기 저농도 불순물의 주입 공정은 상기 제 1 열산화막(17a)이 제거되기 전에 실시되거나 또는 제 1 열산화막(17a)을 소정 두께만큼 제거한다음에 실시하여, 별도의 보호층 공정을 생략할 수 있다.Although not shown in subsequent steps, low concentration impurities and high concentration impurities are sequentially injected to both sides of the gate electrode 20 to complete the MOS transistor. In this case, the implantation of the low concentration impurity may be performed before the first thermal oxide film 17a is removed or after the first thermal oxide film 17a is removed by a predetermined thickness, so that a separate protective layer process may be omitted. have.
본 실시예에 의하면, 게이트 전극을 형성하기 위한 패터닝 공정 대신 화학적 기계적 연마 방식이 이용되어, 게이트 절연막 및 기판에 식각으로 인한 손상이 발생되지 않는다.According to the present exemplary embodiment, a chemical mechanical polishing method is used instead of the patterning process for forming the gate electrode, so that damage due to etching is not generated on the gate insulating layer and the substrate.
이상에서 자세히 설명된 바와 같이, 본 발명에 의하면, 게이트 전극이 형성될 예정 영역에 미리 구를 형성한다음, 그 내부에 도전층을 충진시키어, 게이트 전극을 형성한다.As described in detail above, according to the present invention, a sphere is formed in advance in a predetermined region where a gate electrode is to be formed, and then a conductive layer is filled therein to form a gate electrode.
이에따라, 게이트 전극을 형성하기 위한 도전층 패터닝 공정 및 과도 식각 공정이 진행되지 않아, 게이트 절연막 및 기판에 손상이 발생되지 않는다.As a result, the conductive layer patterning process and the transient etching process for forming the gate electrode are not performed, so that the gate insulating film and the substrate are not damaged.
또한, 게이트 전극의 대부분을 실리사이드류 또는 금속류로 이루어지도록 하여, 게이트 전극의 전도 특성을 크게 개선시킬 수 있다.Further, most of the gate electrodes are made of silicides or metals, so that the conduction characteristics of the gate electrodes can be greatly improved.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.
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| KR (1) | KR20000026839A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100739956B1 (en) * | 2001-06-27 | 2007-07-16 | 주식회사 하이닉스반도체 | Method of manufacturing a transistor in a semiconductor device |
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1998
- 1998-10-23 KR KR1019980044557A patent/KR20000026839A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100739956B1 (en) * | 2001-06-27 | 2007-07-16 | 주식회사 하이닉스반도체 | Method of manufacturing a transistor in a semiconductor device |
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