KR20000021371A - Output buffer circuit - Google Patents

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Abstract

PURPOSE: An output buffer circuit is provided to improve a speed at a low power supply voltage and to reduce an output noise at a high power supply voltage. CONSTITUTION: An output buffer circuit comprises a pull-up transistor(P5) composed of a PMOS transistor, a pull-down transistor(N5) composed of an NMOS transistor, a high precharge transistor(P6) composed of a PMOS transistor, and a low precharge transistor(N6) composed of an NMOS transistor. Either one of the pull-up transistor, the pull-down transistor, the high precharge transistor and the low precharge transistor is enabled by a combination of an output signal(OE) of an output enable control circuit and a sense amplification output signal(SAOUTb), and the other transistors are disabled.

Description

출력 버퍼 회로Output buffer circuit

본 발명은 출력 버퍼 회로에 관한 것으로, 특히 출력 버퍼 회로의 출력이 반전될 때 발생되는 출력잡음을 최소화하고, 출력 버퍼 회로의 동작시간을 단축시킬 수 있는 어드레스 천이 검출 회로(ATD)를 이용한 출력 버퍼 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an output buffer circuit. In particular, an output buffer using an address transition detection circuit (ATD) capable of minimizing the output noise generated when the output of the output buffer circuit is inverted and reducing the operation time of the output buffer circuit It is about a circuit.

일반적으로, 데이터 출력이 반전될 때 발생되는 출력 잡음이 반도체 소자 전체에 미치는 영향은 너무도 크다. 메모리 액세스 시간이 점점더 빨라지고 와이드 바이트(wide byte)화 됨으로써, 출력잡음은 점점더 심해지고 있다.In general, the influence of the output noise generated when the data output is inverted on the entire semiconductor device is too great. As memory access times become faster and wider, the output noise is getting worse.

출력하고자 하는 데이터가 이전의 데이터와 반대가 될 때 출력 부하(out loading)에 챠지(charge) 및 디스챠지(discharge)된 양만큼의 디스챠지 및 챠지 시켜야 출력데이터가 반전되며, 그때에 출력잡음이 발생하게 된다.When the data to be output is opposite to the previous data, the output data is reversed only when it is discharged and charged by the amount charged and discharged to the out loading. Will occur.

이러한, 출력 잡음을 줄이기 위해 어드레스 천이 검출회로(ATD: Address Transition Detection; 이하, ATD 이라 함)를 이용하여 어드레스 천이(Address Transition)에 의한 센스앰프(SA)의 출력으로 실제 데이터가 나올 때까지(ATD 인에이블 시간) 센스 앰프의 출력 패스(output pass)를 닫아주고, ATD가 인에이블 되어있는 동안 출력 버퍼회로를 디스에이블(disable)시켜서 TTL 부하(TTL loading)에 의하여 출력 버퍼회로의 디스에이블 시간동안 어느 정도라도 프리챠지 시키고 있다.In order to reduce the output noise, an actual address is output to the output of the sense amplifier SA by the address transition by using an address transition detection circuit (ATD). ATD enable time) Closes the output pass of the sense amplifier, disables the output buffer circuit while ATD is enabled, and disables the output buffer circuit by TTL loading. While precharging to some extent.

도 1은 어드레스 천이 검출 회로(ATD)를 이용한 출력 버퍼 회로의 블록도로서, 칩 인에이블바 신호(CEb)와 출력 인에이블 버퍼 패드(OEBPAD)로 입력되는 신호에 따라 출력 인에이블바 신호(OEb)를 출력하기 위한 출력 인에이블 버퍼회로(1)와, 상기 출력 인에이블바 신호(OEb) 및 ATD 신호(ATD)의 입력에 따라 출력 인에이블 신호(OE)를 출력하기 위한 출력 인에이블 콘트롤회로(2)와, 상기 ATD 신호(ATD) 및 센스앰프 출력신호(SAOUT)의 입력에 따라 반전된 센스앰프 출력신호(SAOUTb)를 출력하기 위한 인버터 수단(4)과, 상기 출력 인에이블 신호(OE) 및 반전된 센스앰프 출력신호(SAOUTb)의 입력에 따라 출력단자(DQOUT)로 출력 인에블신호를 출력하기 위한 출력 버퍼회로(3)로 구성되게 된다.FIG. 1 is a block diagram of an output buffer circuit using an address transition detection circuit ATD, and the output enable bar signal OEb according to a signal input to a chip enable bar signal CEb and an output enable buffer pad OEBPAD. Output enable buffer circuit 1 for outputting < RTI ID = 0.0 > 1 < / RTI > and an output enable control circuit for outputting an output enable signal OE in response to the input of the output enable bar signal OEb and ATD signal ATD. (2), inverter means (4) for outputting the sense amplifier output signal SAOUTb inverted in response to the input of the ATD signal ATD and the sense amplifier output signal SAOUT, and the output enable signal OE And an output buffer circuit 3 for outputting the output enable signal to the output terminal DQOUT according to the input of the inverted sense amplifier output signal SAOUTb.

도 2는 종래의 출력 인에이블 콘트롤 회로도이며, 도 3은 종래의 출력 버퍼 회로를 각각 나타낸다.FIG. 2 is a conventional output enable control circuit diagram, and FIG. 3 shows a conventional output buffer circuit, respectively.

도 2에서 ATD 신호(ATD) 또는 출력 인에이블바 신호(OEb)중 어느 한 신호가 하이(High)상태이면, 출력 인에이블 신호(OE)는 로우(Low)상태로 된다. 즉, ATD 신호(ATD) 및 출력 인에이블바 신호(OEb)를 각각 입력으로 하는 제 1 노아게이트(NOR1)의 출력이 로우 상태로 되고, 상기 제 1 노아게이트(NOR1)의 출력은 제 1 및 제 2 인버터(IV1 및 IV2)를 통해 로우상태로 출력된다.In FIG. 2, when either the ATD signal ATD or the output enable bar signal OEb is in a high state, the output enable signal OE is in a low state. That is, the output of the first NOR gate NOR1 which inputs the ATD signal ATD and the output enable bar signal OEb, respectively, is low, and the output of the first NOR gate NOR1 is the first and the first. It is output in the low state through the second inverters IV1 and IV2.

도 2의 출력 인에이블 신호(OE)는 도 3의 출력 버퍼회로로 입력되게 된다. 그러므로, 상기 로우상태의 출력 인에이블 신호(OE)는 제 3 인버터(IV3)를 통해 하이상태로 되며, 상기 제 3 인버터(IV3)의 출력을 입력으로 하는 제 2 노아게이트(NOR2)의 출력은 로우상태로 된다. 또한, 상기 로우상태의 출력 인에이블 신호(OE)를 입력으로 하는 제 1 낸드게이트(NND1)의 출력은 하이상태로 된다. 이때, 상기 제 2 노아게이트(NOR2)의 출력은 제 4 인버터(IV4)를 통해 하이상태로 되며, 상기 제 1 낸드게이트(NND1)의 출력은 제 5 인버터(IV5)를 통해 로우상태로 된다.The output enable signal OE of FIG. 2 is input to the output buffer circuit of FIG. 3. Therefore, the output enable signal OE in the low state is made high through the third inverter IV3, and the output of the second NOR gate NOR2 which receives the output of the third inverter IV3 as an input is It goes low. In addition, the output of the first NAND gate NND1, which receives the output enable signal OE in the low state, becomes high. At this time, the output of the second NOR gate NOR2 becomes high through the fourth inverter IV4, and the output of the first NAND gate NND1 goes low through the fifth inverter IV5.

그러므로, 상기 제 4 인버터(IV4)의 출력을 입력으로 하는 풀업 트랜지스터(P3) 및 상기 제 5 인버터(IV5)의 출력을 입력으로 하는 풀다운 트랜지스터(N3)는 턴오프(Turn off) 된다.Therefore, the pull-up transistor P3 having the output of the fourth inverter IV4 and the pull-down transistor N3 having the output of the fifth inverter IV5 as input are turned off.

따라서, 출력단자(DQOUT)에 연결된 외부의 TTL 부하 수단(P4 및 N4)에 의해 프리챠지 된다.Therefore, it is precharged by external TTL load means P4 and N4 connected to the output terminal DQOUT.

그러나, 상기 ATD 신호(ATD) 및 출력 인에이블바 신호(OEb)가 모두 로우상태로 될 경우, 상기 출력 인에이블 신호(OE)는 하이상태로 된다. 즉, ATD 신호(ATD) 및 출력 인에이블바 신호(OEb)를 각각 입력으로 하는 제 1 노아게이트(NOR1)의 출력이 하이상태로 되고, 상기 제 1 노아게이트(NOR1)의 출력은 제 1 및 제 2 인버터(IV1 및 IV2)를 통해 하이상태로 출력된다.However, when both the ATD signal ATD and the output enable bar signal OEb go low, the output enable signal OE goes high. That is, the output of the first NOR gate NOR1 which inputs the ATD signal ATD and the output enable bar signal OEb, respectively, becomes a high state, and the output of the first NOR gate NOR1 is the first and the same. It is output in the high state through the second inverters IV1 and IV2.

도 2의 출력 인에이블 신호(OE)는 도 3의 출력 버퍼회로로 입력되게 된다. 그러므로, 상기 하이상태의 출력 인에이블 신호(OE)는 제 3 인버터(IV3)를 통해 로우상태로 되며, 상기 제 3 인버터(IV3)의 출력을 입력으로 하는 제 2 노아게이트(NOR2)의 출력은 반전된 센스앰프 출력신호(SAOUTb)에 따라 출력전위가 결정되게 된다. 한편, 상기 하이상태의 출력 인에이블 신호(OE)를 입력으로 하는 제 1 낸드게이트(NND1)의 출력 또한 반전된 센스앰프 출력신호(SAOUTb)에 따라 출력전위가 결정되게 된다.The output enable signal OE of FIG. 2 is input to the output buffer circuit of FIG. 3. Therefore, the output enable signal OE of the high state is turned low through the third inverter IV3, and the output of the second NOR gate NOR2 which inputs the output of the third inverter IV3 is input. The output potential is determined according to the inverted sense amplifier output signal SAOUTb. On the other hand, the output potential of the first NAND gate NND1 which receives the output enable signal OE in the high state is also determined according to the inverted sense amplifier output signal SAOUTb.

즉, 반전된 센스앰프 출력신호(SAOUTb)가 하이상태일 경우, 제 2 노아게이트(NOR2)의 출력 및 제 1 낸드게이트(NND1)의 출력은 모두 로우상태로 된다. 그러므로, 상기 제 2 노아게이트(NOR2)의 출력은 상기 제 4 인버터(IV4)를 통해 하이상태로 되고, 상기 제 1 낸드게이트(NND1)의 출력은 제 5 인버터(IV5)를 통해 하이상태로 출력된다.That is, when the inverted sense amplifier output signal SAOUTb is in a high state, both the output of the second NOR gate NOR2 and the output of the first NAND gate NND1 are low. Therefore, the output of the second NOR gate NOR2 becomes high through the fourth inverter IV4 and the output of the first NAND gate NND1 outputs high through the fifth inverter IV5. do.

따라서, 상기 제 4 인버터(IV4)의 출력을 입력으로 하는 풀업 트랜지스터(P3)는 턴오프 되고, 상기 제 5 인버터(IV5)의 출력을 입력으로 하는 풀다운 트랜지스터(N3)는 턴온(Turn on) 되어 출력단자(DQOUT)로부터 접지단자(Vss)로 전류 패스가 형성되어 출력단자(DQOUT)는 로우상태로 된다.Accordingly, the pull-up transistor P3 having the output of the fourth inverter IV4 is turned off, and the pull-down transistor N3 having the output of the fifth inverter IV5 is turned on. A current path is formed from the output terminal DQOUT to the ground terminal Vss so that the output terminal DQOUT goes low.

그러나, 반전된 센스앰프 출력신호(SAOUTb)가 로우상태 일 경우, 제 2 노아게이트(NOR2)의 출력 및 제 1 낸드게이트(NND1)의 출력은 모두 하이상태로 된다. 그러므로, 상기 제 2 노아게이트(NOR2)의 출력은 상기 제 4 인버터(IV4)를 통해 로우상태로 되고, 상기 제 1 낸드게이트(NND1)의 출력은 제 5 인버터(IV5)를 통해 로우상태로 출력된다.However, when the inverted sense amplifier output signal SAOUTb is low, both the output of the second NOR gate NOR2 and the output of the first NAND gate NND1 are high. Therefore, the output of the second NOR gate NOR2 goes low through the fourth inverter IV4, and the output of the first NAND gate NND1 goes low through the fifth inverter IV5. do.

따라서, 상기 제 4 인버터(IV4)의 출력을 입력으로 하는 풀업 트랜지스터(P3)는 턴온 되고, 상기 제 5 인버터(IV5)의 출력을 입력으로 하는 풀다운 트랜지스터(N3)는 턴오프 되어 전원단자(Vcc)로부터 출력단자(DQOUT)로 전류 패스가 형성되어 출력단자(DQOUT)는 하이상태로 된다.Accordingly, the pull-up transistor P3 having the output of the fourth inverter IV4 is turned on, and the pull-down transistor N3 having the output of the fifth inverter IV5 is turned off to turn off the power supply terminal Vcc. ) And a current path is formed from the output terminal DQOUT to the output terminal DQOUT so that the output terminal DQOUT becomes high.

그러나, 이러한 종래의 출력 버퍼회로는 ATD 인에이블 시간이 작고, TTL 부하에 의한 프리챠지 양이 작아 출력 피크 전류(output peak current)를 줄이는 데 도움이 되지 않는다. 또한, 출력단 잡음은 피크 전류도 중요하지만, 출력 전류의 단위시간당 전류 흐름의 증감(di/dt)도 상당히 중요하다.However, such a conventional output buffer circuit has a small ATD enable time and a small amount of precharge by the TTL load, which does not help to reduce the output peak current. In addition, the peak current is important for the output noise, but the increase and decrease (di / dt) of the current flow per unit time of the output current is also important.

상기한 바와 같이 종래 기술에서는 출력 피크 전류의 감소가 작고, 출력 전류의 단위 시간당 전류 흐름의 증감(di/dt)의 변화가 없음으로 인해 출력잡음을 줄이는 데 문제점이 있다.As described above, in the related art, there is a problem in reducing output noise due to a small decrease in output peak current and no change in di / dt of current flow per unit time of output current.

따라서, 본 발명은 출력 인에이블 콘트롤 회로의 출력신호와 센스앰프 출력신호의 조합으로 풀업 트랜지스터 및 풀다운 트랜지스터와 하이 프리챠지 트랜지스터 및 로우 프리챠지 트랜지스터 중 어느 한 트랜지스터만 인에이블 되도록 하고, 나머지 트랜지스터는 디스에이블 되도록 함으로써, 상기한 단점을 해소할 수 있는 출력 버퍼 회로를 제공하는데 그 목적이 있다.Accordingly, the present invention allows only one of the pull-up transistor, the pull-down transistor, the high precharge transistor, and the low precharge transistor to be enabled by the combination of the output signal and the sense amplifier output signal of the output enable control circuit, and the remaining transistors are disabled. By enabling it, it is an object of the present invention to provide an output buffer circuit that can solve the above disadvantages.

상술한 목적을 달성하기 위한 본 발명에 따른 출력 버퍼 회로는 칩 인에이블바 신호 및 출력 인에이블 버퍼 패드로 입력되는 제어신호에 따라 출력 인에이블바 신호를 출력하기 위한 출력 인에이블 버퍼회로와, 상기 출력 인에이블바 신호 및 어드레스 천이 검출 신호의 입력에 따라 출력 인에이블 신호를 출력하기 위한 출력 인에이블 콘트롤회로와, 상기 어드레스 천이 검출 신호 및 센스앰프 출력신호의 입력에 따라 반전된 센스앰프 출력신호를 출력하기 위한 인버터 수단과, 상기 출력 인에이블 신호 및 반전된 센스앰프 출력신호의 입력에 따라 출력단자로 출력 인에블신호를 출력하기 위한 출력 버퍼 회로로 구성되되, 상기 출력 버퍼 회로는 인버터를 경유한 반전된 센스앰프 출력신호 및 인버터를 경유한 프리셋 신호를 각각 입력으로 하는 제 1 노아게이트와, 상기 반전된 센스앰프 출력신호 및 인버터를 경유한 출력 인에이블신호를 각각 입력으로 하는 제 2 노아게이트와, 상기 반전된 센스앰프 출력신호 및 출력 인에이블신호를 각각 입력으로 하는 제 1 낸드게이트와, 상기 프리셋 신호 및 인버터를 경유한 반전된 센스앰프 출력신호를 각각 입력으로 하는 제 2 낸드게이트와, 전원단자 및 출력단자 간에 접속되어 인버터를 경유한 상기 제 1 노아게이트 출력에 따라 구동되는 하이 프리챠지 트랜지스터와, 상기 출력단자 및 접지단자 간에 접속되어 인버터를 경유한 상기 제 2 낸드게이트 출력에 따라 구동되는 로우 프리챠지 트랜지스터와, 상기 전원단자 및 출력단자 간에 접속되어 인버터를 경유한 상기 제 2 노아게이트 출력에 따라 구동되는 풀업 트랜지스터와, 상기 출력단자 및 접지단자 간에 접속되어 인버터를 경유한 상기 제 1 낸드게이트 출력에 따라 구동되는 풀다운 트랜지스터를 포함하여 구성된 것을 특징으로 한다.An output buffer circuit according to the present invention for achieving the above object is an output enable buffer circuit for outputting an output enable bar signal in accordance with the control signal input to the chip enable bar signal and the output enable buffer pad, and An output enable control circuit for outputting an output enable signal in response to an input of an output enable bar signal and an address transition detection signal, and a sense amplifier output signal inverted in response to the input of the address transition detection signal and the sense amplifier output signal. An inverter means for outputting and an output buffer circuit for outputting an output enable signal to an output terminal according to the input of the output enable signal and the inverted sense amplifier output signal, the output buffer circuit passing through an inverter. A first inverted sense amplifier output signal and a preset signal via the inverter, respectively; A second NAND gate for inputting an agate, the inverted sense amplifier output signal and an output enable signal via an inverter, and a first NAND for inputting the inverted sense amplifier output signal and an output enable signal, respectively; A gate, a second NAND gate configured to input the preset signal and the inverted sense amplifier output signal via the inverter, and a power supply terminal and an output terminal connected to each other and driven according to the first NOR gate output via the inverter. A low precharge transistor connected between a high precharge transistor, the output terminal and the ground terminal and driven according to the second NAND gate output via the inverter, and the first connection via the inverter connected between the power supply terminal and the output terminal. 2 Pull-up transistor driven according to the output of the noah gate, and between the output terminal and the ground terminal And a pull-down transistor connected to and driven according to the first NAND gate output via the inverter.

도 1은 어드레스 천이 검출 회로(ATD)를 이용한 출력 버퍼 회로의 블록도.1 is a block diagram of an output buffer circuit using an address transition detection circuit (ATD).

도 2는 종래의 출력 인에이블 콘트롤 회로도.2 is a conventional output enable control circuit diagram.

도 3은 종래의 출력 버퍼 회로도.3 is a conventional output buffer circuit diagram.

도 4는 본 발명에 따른 출력 인에이블 콘트롤 회로도.4 is an output enable control circuit diagram according to the present invention;

도 5는 도 4의 저전위 및 고전위 펄스 발생 회로도.5 is a low and high potential pulse generating circuit diagram of FIG.

도 6은 본 발명에 따른 출력 버퍼 회로도.6 is an output buffer circuit diagram in accordance with the present invention.

도 7은 종래 및 본 발명에 따른 어드레스 천이 검출 회로를 이용한 출력 버퍼 회로의 타이밍도.7 is a timing diagram of an output buffer circuit using the address transition detection circuit according to the prior art and the present invention.

도 8 및 도 9는 종래 및 본 발명에 따른 어드레스 천이 검출 회로를 이용한 출력 버퍼 회로의 출력전압 특성도.8 and 9 are output voltage characteristics of the output buffer circuit using the address transition detection circuit according to the prior art and the present invention.

도 10 및 도 11은 종래 및 본 발명에 따른 어드레스 천이 검출 회로를 이용한 출력 버퍼 회로의 출력전류 특성도.10 and 11 are diagrams illustrating output current characteristics of an output buffer circuit using the address transition detection circuit according to the related art and the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

1: 출력 인에이블 버퍼 2: 출력 인에이블 콘트롤 회로1: Output Enable Buffer 2: Output Enable Control Circuit

3: 출력 버퍼 회로 4: 인버터 수단3: output buffer circuit 4: inverter means

P1 내지 P6: PMOS 트랜지스터 N1 내지 N6: NMOS 트랜지스터P1 to P6: PMOS transistors N1 to N6: NMOS transistors

IV1 내지 IV20: 인버터 NND1 내지 NND6: 낸드게이트IV1 to IV20: Inverters NND1 to NND6: NAND gate

NOR1 내지 NOR5: 노아게이트NOR1 to NOR5: Noah gate

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 4는 본 발명에 따른 출력 인에이블 콘트롤 회로도로서, 도 5의 저전위 및 고전위 펄스 발생 회로를 참조하여 동작을 설명하면 다음과 같다.4 is an output enable control circuit diagram according to the present invention. Referring to the low potential and high potential pulse generation circuit of FIG.

ATD 신호(ATD)는 로우상태이고, 출력 인에이블바 신호(OEb)가 로우상태에서 하이상태로 천이될 때, 먼저, 도 5의 저전위 및 고전위 펄스 발생 회로에 의해 단위 펄스가 출력되게 된다. 즉, 인버터(IV9 내지 IV13)를 통해 공급되는 출력 인에이블바 신호(OEb) 및 출력 인에이블바 신호(OEb)를 각각 입력으로 하는 낸드게이트(NND4)에 의해 하이상태의 단위펄스가 출력되게 된다.When the ATD signal ATD is in a low state and the output enable bar signal OEb transitions from a low state to a high state, first, a unit pulse is output by the low potential and high potential pulse generation circuit of FIG. 5. . That is, the unit pulse in the high state is outputted by the NAND gate NND 4, which receives the output enable bar signal OEb and the output enable bar signal OEb supplied through the inverters IV9 to IV13, respectively. .

또한, 도 4에서 ATD 신호(ATD) 및 출력 인에이블바 신호(OEb)를 각각 입력으로 하는 노아게이트(NOR3)의 출력은 로우상태로 되어 인버터(IV7 및 IV8)를 경유한 출력 인에이블 신호(OE)는 로우상태로 디스에이블 된다. 또한, 상기 출력 인에이블바 신호(OEb)를 입력으로 하는 저전위 및 고전위 펄스 발생 회로는 하이상태의 단위펄스를 출력시키게 된다. 그러므로, 상기 ATD 신호(ATD) 및 인버터(IV6)를 경유한 출력 인에이블바 신호(OEb)를 입력으로 하는 낸드게이트(NND2)의 출력은 하이상태로 되고, 상기 낸드게이트(NND2)의 출력 및 상기 저전위 및 고전위 펄스 발생 회로의 출력(LHPULSE)을 각각 입력으로 하는 낸드게이트(NND3)의 출력인 프리셋 신호(PRESET)는 로우상태로 된다. 즉, 상기 프리셋 신호(PRESET)는 상기 저전위 및 고전위 펄스 발생 회로의 출력인 단위펄스의 인에이블 시간 동안 인에이블 되고, 동시에 출력 인에이블신호(OE)는 로우상태로 디스에이블 되게 된다.In addition, in Fig. 4, the output of the NOA gate NOR3 which inputs the ATD signal ATD and the output enable bar signal OEb, respectively, is in a low state so that the output enable signal (via the inverters IV7 and IV8) is reduced. OE) is disabled in the low state. In addition, the low potential and high potential pulse generation circuits using the output enable bar signal OEb as inputs output unit pulses in a high state. Therefore, the output of the NAND gate NND2 which inputs the output enable bar signal OEb via the ATD signal ATD and the inverter IV6 becomes a high state, and the output of the NAND gate NND2 and The preset signal PRESET, which is the output of the NAND gate NND3 which receives the output LHPULSE of the low potential and high potential pulse generation circuits, respectively, becomes low. That is, the preset signal PRESET is enabled during the enable time of the unit pulse which is the output of the low potential and high potential pulse generation circuit, and at the same time, the output enable signal OE is disabled in the low state.

또한, 출력 인에이블바 신호(OEb)가 하이상태(출력 버퍼 회로 디스에이블 시간)이고, ATD 신호(ATD)가 하이상태로 인에이블 될 때, 상기 출력 인에이블 신호(OE) 및 ATD 신호(ATD)는 모두 로우상태로 되어 디스에이블 된다. 또한, 출력 인에이블바 신호(OEb)가 로우상태(출력 버퍼 회로 인에이블 시간)이고, ATD 신호(ATD)가 하이상태로 인에이블 될 때, 상기 출력 인에이블 신호(OE)는 상기 ATD 신호(ATD)가 하이상태로 인에이블 되어있는 동안 로우상태로 되어 디스에이블 되게 된다. 이때, 프리셋 신호(PRESET)는 상기 ATD 신호(ATD)가 하이상태로 인에이블 되어있는 동안만 하이상태로 되어 인에이블 되게 된다. 상기 ATD 신호(ATD)가 로우상태로 디스에이블 되면, 상기 출력 인에이블 신호(OE)는 하이상태로 인에이블 되고, 프리셋 신호(PRESET)는 로우상태로 디스에이블 되게 된다.Also, when the output enable bar signal OEb is in a high state (output buffer circuit disable time) and the ATD signal ATD is enabled in a high state, the output enable signal OE and ATD signal ATD are ) Are all low and are disabled. In addition, when the output enable bar signal OEb is in a low state (output buffer circuit enable time) and the ATD signal ATD is enabled in a high state, the output enable signal OE is in the ATD signal ( While ATD) is enabled high, it goes low and is disabled. At this time, the preset signal PRESET is enabled in the high state only while the ATD signal ATD is enabled in the high state. When the ATD signal ATD is disabled in the low state, the output enable signal OE is enabled in the high state, and the preset signal PRESET is disabled in the low state.

즉, 상기 출력 인에이블 신호(OE)는 상기 ATD 신호(ATD) 및 출력 인에이블바 신호(OEb)중 어느 하나라도 하이상태로 되면, 로우상태로 되어 디스에이블 되며, 프리셋 신호(PRESET)는 상기 출력 인에이블 신호(OE)가 로우상태로 디스에이블 되어있을 경우에만 상기 ATD 신호(ATD) 및 저전위 및 고전위 펄스 발생회로에 의해 하이상태로 인에이블 되게 된다.That is, when any one of the ATD signal ATD and the output enable bar signal OEb becomes high, the output enable signal OE becomes low and is disabled. The preset signal PRESET is disabled. Only when the output enable signal OE is disabled in the low state, it is enabled in the high state by the ATD signal ATD and the low potential and high potential pulse generation circuits.

도 4의 출력 인에이블 신호(OE) 및 프리셋 신호(PRESET)는 도 6의 출력 버퍼 회로의 제어 입력으로 사용된다.The output enable signal OE and the preset signal PRESET of FIG. 4 are used as control inputs of the output buffer circuit of FIG. 6.

상기 출력 인에이블 신호(OE)가 하이상태로 인에이블 되면, 상기 프리셋 신호(PRESET)는 로우상태로 디스에이블 되어 로우 프리챠지 트랜지스터(N6) 및 하이 프리챠지 트랜지스터(P6)는 턴오프 된다. 이때, 반전된 센스앰프 출력신호(SAOUTb)의 입력에 따라 풀업 트랜지스터(P5) 및 풀다운 트랜지스터(N5)가 선택적으로 턴온 되어 출력단자(DQOUT)로 출력 데이터가 출력되게 된다.When the output enable signal OE is enabled in a high state, the preset signal PRESET is disabled in a low state so that the low precharge transistor N6 and the high precharge transistor P6 are turned off. At this time, the pull-up transistor P5 and the pull-down transistor N5 are selectively turned on according to the input of the inverted sense amplifier output signal SAOUTb to output the output data to the output terminal DQOUT.

즉, 상기 출력 인에이블 신호(OE)가 하이상태이고, 상기 프리셋 신호(PRESET)는 로우상태이며, 반전된 센스앰프 출력신호(SAOUTb)는 하이상태일 경우, 인버터(IV15)를 경유한 반전된 센스앰프 출력신호(SAOUTb) 및 인버터(IV14)를 경유한 프리셋 신호(PRESET)를 각각 입력으로 하는 노아게이트(NOR4)의 출력은 로우상태로 된다. 또한, 상기 인버터(IV16)를 경유한 출력 인에이블 신호(OE) 및 반전된 센스앰프 출력신호(SAOUTb)를 각각 입력으로 하는 노아게이트(NOR5)의 출력은 로우상태로 된다. 그리고, 상기 반전된 센스앰프 출력신호(SAOUTb) 및 출력 인에이블 신호(OE)를 각각 입력으로 하는 낸드게이트(NND5)의 출력은 로우상태로 된다. 상기 프리셋 신호(PRESET) 및 인버터(IV15)를 경유한 반전된 센스앰프 출력신호(SAOUTb)를 입력으로 하는 낸드게이트(NND6)의 출력은 하이상태로 된다.That is, when the output enable signal OE is high, the preset signal PRESET is low, and the inverted sense amplifier output signal SAOUTb is high, the output enable signal OE is inverted via the inverter IV15. The output of the NOA gate NOR4, which receives the sense amplifier output signal SAOUTb and the preset signal PRESET via the inverter IV14, respectively, becomes a low state. In addition, the output of the NOA gate NOR5 which inputs the output enable signal OE and the inverted sense amplifier output signal SAOUTb via the inverter IV16, respectively, becomes low. In addition, the output of the NAND gate NND5 that receives the inverted sense amplifier output signal SAOUTb and the output enable signal OE, respectively, becomes a low state. The output of the NAND gate NND6, which receives the preset signal PRESET and the inverted sense amplifier output signal SAOUTb via the inverter IV15, becomes high.

따라서, 인버터(IV17)를 경유한 상기 노아게이트(NOR4)의 출력을 입력으로 하는 하이 프리챠지 트랜지스터(P6)는 턴오프 되고, 인버터(IV20)를 경유한 낸드게이트(NND6)의 출력을 입력으로 하는 로우 프지챠지 트랜지스터(N6)는 턴오프 된다. 이때, 인버터(IV17)를 경유한 노아게이트(NOR5)의 출력을 입력으로 하는 풀업 트랜지스터(P5)는 턴오프 되고, 인버터(IV19)를 경유한 낸드게이트(NND5)의 출력을 입력으로 하는 풀다운 트랜지스터(N5)는 턴온 되게 된다.Therefore, the high precharge transistor P6, which inputs the output of the NOA gate NOR4 via the inverter IV17, is turned off, and the output of the NAND gate NND6 via the inverter IV20 is input. The low charge transistor N6 is turned off. At this time, the pull-up transistor P5 which inputs the output of the NOR gate NOR5 via the inverter IV17 is turned off, and the pull-down transistor which inputs the output of the NAND gate NND5 via the inverter IV19 as an input. N5 is turned on.

따라서, 출력단자(DQOUT)로 로우상태의 출력 데이터가 출력되게 된다.Therefore, the output data in the low state is output to the output terminal DQOUT.

반대로, 상기 반전된 센스앰프 출력신호(SAOUTb)가 로우상태 일 경우에는 상기 풀다운 트랜지스터(N5)는 턴오프 되고, 상기 풀업 트랜지스터(P5)가 턴온 되어 출력단자(DQOUT)로 하이상태의 출력 데이터가 출력되게 된다.On the contrary, when the inverted sense amplifier output signal SAOUTb is in the low state, the pull-down transistor N5 is turned off, and the pull-up transistor P5 is turned on to output the output data of the high state to the output terminal DQOUT. Will be output.

또한, 도 1의 ATD를 이용한 출력 버퍼 회로의 블록도에서, 상기 반전된 센스앰프 출력신호(SAOUTb) 및 ATD 신호(ATD)가 디스에이블 되기 전에는 어드레스에 의한 원하는 반전된 센스앰프 출력신호(SAOUTb)가 아니고, 그 이전의 어드레스에 의한 반전된 센스앰프 출력신호(SAOUTb)이거나 초기값이라는 것을 알 수 있다.Further, in the block diagram of the output buffer circuit using the ATD of FIG. 1, the inverted sense amplifier output signal SAOUTb and the desired inverted sense amplifier output signal SAOUTb by address are disabled before the inverted sense amplifier output signal SAOUTb and ATD signal ATD are disabled. It can be seen that the output signal SAOUTb is the inverted sense amplifier output signal SAOUTb or the initial value by the previous address.

그러므로, 출력 인에이블 신호(OE)가 로우상태로 디스에이블 되고, 프리셋 신호(PRESET)가 하이상태로 인에이블 된 경우에는 풀업 트랜지스터(P5)와 풀다운 트랜지스터(N5)는 모두 턴오프 되고, 상기 반전된 센스앰프 출력신호(SAOUTb)에 따라 상기 로우 프리챠지 트랜지스터(N6) 및 하이 프리챠지 트랜지스터(P6)가 선택적으로 턴온 되어 출력단자(DQOUT)를 프리챠지 하게 된다.Therefore, when the output enable signal OE is disabled in the low state and the preset signal PRESET is enabled in the high state, both the pull-up transistor P5 and the pull-down transistor N5 are turned off and the inversion is performed. According to the sense amplifier output signal SAOUTb, the low precharge transistor N6 and the high precharge transistor P6 are selectively turned on to precharge the output terminal DQOUT.

즉, 상기 반전된 센스앰프 출력신호(SAOUTb)가 로우상태일 경우, 상기 로우 프리챠지 트랜지스터(N6)는 턴오프 되고, 상기 하이 프리챠지 트랜지스터(P6)는 턴온 되어 출력단자(DQOUT)를 하이상태로 프리챠지 하게 된다. 반대로, 상기 반전된 센스앰프 출력신호(SAOUTb)가 하이상태일 경우, 상기 로우 프리챠지 트랜지스터(N6)는 턴온 되고, 상기 하이 프리챠지 트랜지스터(P6)는 턴오프 되어 출력단자(DQOUT)를 로우상태로 프리챠지 하게 된다.That is, when the inverted sense amplifier output signal SAOUTb is in the low state, the low precharge transistor N6 is turned off and the high precharge transistor P6 is turned on so that the output terminal DQOUT is in the high state. Will be precharged. On the contrary, when the inverted sense amplifier output signal SAOUTb is in a high state, the low precharge transistor N6 is turned on and the high precharge transistor P6 is turned off so that the output terminal DQOUT is turned low. Will be precharged.

도 7은 종래 및 본 발명에 따른 어드레스 천이 검출 회로를 이용한 출력 버퍼 회로의 타이밍도이고, 도 8 및 도 9는 종래 및 본 발명에 따른 어드레스 천이 검출 회로를 이용한 출력 버퍼 회로의 출력전압 특성도이다. 또한, 도 10 및 도 11은 종래 및 본 발명에 따른 어드레스 천이 검출 회로를 이용한 출력 버퍼 회로의 출력전류 특성도이다.7 is a timing diagram of an output buffer circuit using the address transition detection circuit according to the prior art and the present invention, and FIGS. 8 and 9 are output voltage characteristics diagrams of the output buffer circuit using the address transition detection circuit according to the prior art and the present invention. . 10 and 11 are output current characteristic diagrams of an output buffer circuit using the address transition detection circuit according to the prior art and the present invention.

상술한 바와 같이 본 발명에 의하면 어드레스 검출 신호가 인에이블 되어 있는 동안 풀업 및 풀다운 트랜지스터를 턴오프 시키고, 반전된 센스앰프 출력신호를 이용해 어드레스 검출 신호가 인에이블되어있는 동안 내부 전원전압 및 접지전압으로 프지챠지하고, 출력 인에이블바 신호가 로우상태에서 하이상태로 천이될 때 펄스를 생성하여 풀업 및 풀다운 트랜지스터는 턴오프 시키고, 상기 반전된 센스 앰프 출력신호를 이용하여 출력 버퍼 회로의 출력을 프리챠지 하도록 함으로써, 출력 버퍼 회로의 출력이 반전될 때 소요되는 출력 버퍼 회로의 동작시간을 단축시킬 수 있으며, 또한, 출력 인에이블 액세스 시간(toe)에 더 많은 마진을 확보할 수 있으므로 단위 시간당 전류의 흐름을 줄이면서 출력 인에이블 액세스 시간을 적절하게 조정할 수 있는 탁월한 효과가 있다.As described above, according to the present invention, the pull-up and pull-down transistors are turned off while the address detection signal is enabled, and the internal power voltage and the ground voltage are applied while the address detection signal is enabled using the inverted sense amplifier output signal. When the output enable bar signal transitions from a low state to a high state, a pulse is generated and the pull-up and pull-down transistors are turned off, and the output of the output buffer circuit is precharged using the inverted sense amplifier output signal. By doing so, the operation time of the output buffer circuit required when the output of the output buffer circuit is inverted can be shortened, and further margin can be secured in the output enable access time (toe), so that the current flows per unit time. You can adjust the output enable access time accordingly, There are wolhan effect.

Claims (3)

칩 인에이블바 신호 및 출력 인에이블 버퍼 패드로 입력되는 제어신호에 따라 출력 인에이블바 신호를 출력하기 위한 출력 인에이블 버퍼회로와,An output enable buffer circuit for outputting an output enable bar signal in accordance with a control signal input to the chip enable bar signal and the output enable buffer pad; 상기 출력 인에이블바 신호 및 어드레스 천이 검출 신호의 입력에 따라 출력 인에이블 신호를 출력하기 위한 출력 인에이블 콘트롤회로와,An output enable control circuit for outputting an output enable signal in response to the input of the output enable bar signal and the address transition detection signal; 상기 어드레스 천이 검출 신호 및 센스앰프 출력신호의 입력에 따라 반전된 센스앰프 출력신호를 출력하기 위한 인버터 수단과,Inverter means for outputting an inverted sense amplifier output signal in response to the input of the address transition detection signal and the sense amplifier output signal; 상기 출력 인에이블 신호 및 반전된 센스앰프 출력신호의 입력에 따라 출력단자로 출력 인에블신호를 출력하기 위한 출력 버퍼 회로로 구성되되,An output buffer circuit for outputting an output enable signal to an output terminal according to the input of the output enable signal and the inverted sense amplifier output signal, 상기 출력 버퍼 회로는 인버터를 경유한 반전된 센스앰프 출력신호 및 인버터를 경유한 프리셋 신호를 각각 입력으로 하는 제 1 노아게이트와,The output buffer circuit includes a first NOR gate configured as an input of an inverted sense amplifier output signal via an inverter and a preset signal via an inverter, respectively; 상기 반전된 센스앰프 출력신호 및 인버터를 경유한 출력 인에이블신호를 각각 입력으로 하는 제 2 노아게이트와,A second NOR gate for inputting the inverted sense amplifier output signal and an output enable signal via an inverter, respectively; 상기 반전된 센스앰프 출력신호 및 출력 인에이블신호를 각각 입력으로 하는 제 1 낸드게이트와,A first NAND gate configured to input the inverted sense amplifier output signal and the output enable signal, respectively; 상기 프리셋 신호 및 인버터를 경유한 반전된 센스앰프 출력신호를 각각 입력으로 하는 제 2 낸드게이트와,A second NAND gate configured as an input to the preset signal and the inverted sense amplifier output signal via the inverter, respectively; 전원단자 및 출력단자 간에 접속되어 인버터를 경유한 상기 제 1 노아게이트 출력에 따라 구동되는 하이 프리챠지 트랜지스터와,A high precharge transistor connected between a power supply terminal and an output terminal and driven according to the output of the first NOA gate via an inverter; 상기 출력단자 및 접지단자 간에 접속되어 인버터를 경유한 상기 제 2 낸드게이트 출력에 따라 구동되는 로우 프리챠지 트랜지스터와,A low precharge transistor connected between the output terminal and the ground terminal and driven according to the second NAND gate output via an inverter; 상기 전원단자 및 출력단자 간에 접속되어 인버터를 경유한 상기 제 2 노아게이트 출력에 따라 구동되는 풀업 트랜지스터와,A pull-up transistor connected between the power supply terminal and the output terminal and driven according to the output of the second NOR gate via an inverter; 상기 출력단자 및 접지단자 간에 접속되어 인버터를 경유한 상기 제 1 낸드게이트 출력에 따라 구동되는 풀다운 트랜지스터를 포함하여 구성된 것을 특징으로 하는 출력 버퍼 회로.And a pull-down transistor connected between the output terminal and the ground terminal and driven according to the first NAND gate output via the inverter. 제 1 항에 있어서,The method of claim 1, 상기 출력 인에이블 콘트롤회로는 어드레스 천이 검출 신호 및 출력 인에이블바 신호에 따라 출력 인에이블 신호를 출력하기 위한 노아게이트와,The output enable control circuit includes a noble gate for outputting an output enable signal according to an address transition detection signal and an output enable bar signal; 상기 어드레스 천이 검출 신호 및 인버터를 경유한 출력 인에이블바 신호를 각각 입력으로 하는 제 1 낸드게이트와,A first NAND gate configured to input the address transition detection signal and an output enable bar signal via an inverter, respectively; 상기 출력 인에이블바 신호에 따라 단위펄스를 출력하기 위한 저전위 및 고전위 펄스 발생회로와,A low potential and high potential pulse generation circuit for outputting unit pulses according to the output enable bar signal; 상기 제 1 낸드게이트의 출력 및 상기 저전위 및 고전위 펄스 발생회로의 출력에 따라 프리셋 신호를 출력하기 위한 제 2 낸드게이트를 포함하여 구성된 것을 특징으로 하는 출력 버퍼 회로.And a second NAND gate for outputting a preset signal according to the output of the first NAND gate and the output of the low potential and high potential pulse generation circuits. 제 2 항에 있어서,The method of claim 2, 상기 저전위 및 고전위 펄스 발생회로는 상기 출력 인에이블바 신호 및 다수의 인버터를 경유한 출력 인에이블바 신호에 따라 단위 펄스를 출력하기 위한 낸드게이트를 포함하여 구성된 것을 특징으로 하는 출력 버퍼 회로.The low and high potential pulse generating circuits include a NAND gate for outputting unit pulses according to the output enable bar signal and the output enable bar signal via a plurality of inverters.
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