KR20000021056A - 솔더 범프 형성 방법 - Google Patents
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- 229910000679 solder Inorganic materials 0.000 title claims abstract description 54
- 238000000034 method Methods 0.000 title claims abstract description 28
- 239000002184 metal Substances 0.000 claims abstract description 46
- 229910052751 metal Inorganic materials 0.000 claims abstract description 46
- 239000004642 Polyimide Substances 0.000 claims abstract description 42
- 229920001721 polyimide Polymers 0.000 claims abstract description 42
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 34
- 238000007747 plating Methods 0.000 claims abstract description 30
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 claims abstract description 13
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 11
- 229910052802 copper Inorganic materials 0.000 claims abstract description 11
- 239000010949 copper Substances 0.000 claims abstract description 11
- 239000004065 semiconductor Substances 0.000 claims abstract description 11
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 239000011248 coating agent Substances 0.000 abstract 1
- 238000000576 coating method Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 78
- 239000000758 substrate Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000009713 electroplating Methods 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 239000011241 protective layer Substances 0.000 description 3
- 238000004380 ashing Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 235000001674 Agaricus brunnescens Nutrition 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
본 발명은 웨이퍼 상에 솔더 범프를 형성하는 방법에 관한 것으로, 두껍게 형성된 포토레지스트 층을 이용한 솔더 범프에 형성에 있어서 솔더 범프의 크기가 균일하지 못하고, 제조비용이 많이 드는 문제점을 해결하기 위하여, 솔더 범프가 형성될 포토레지스트 층의 개방부의 영역을 대신할 수 있는 폴리이미드 댐 또는 벤조 사이클로 부텐 댐을 솔더 범프가 형성될 웨이퍼의 전극 패드 상에 형성하고, 폴리이미드 댐의 상부와 그 외측의 웨이퍼 상에 포토레지스트 층을 얇게 형성한 이후에 전기 도금 방법으로 폴리이미드 댐 안쪽의 영역을 메워 구형의 솔더 범프를 형성하는 방법을 제공하는 데 있다. 이때, 전극 패드 주위에 형성된 폴리이미드 댐은 계속 남아 있기 때문에, 금속층의 습식 식각 공정에서 측면의 식각 정도에 관계없이 도금층이 폴리이미드 댐에 둘러싸여 있어 도금층에는 영향을 주지 않는다. 그로 인하여 거의 균일한 크기를 갖는 솔더 범프를 형성할 수 있다. 그리고, 얇은 포토레지스트 층을 형성하기 때문에, 솔더 범프의 제조 비용을 줄일 수 있다.
Description
본 발명은 반도체 제조 방법에 관한 것으로, 더욱 상세하게는 웨이퍼에 형성된 반도체 소자의 전극 패드 상에 폴리이미드 댐을 이용한 솔더 범프를 형성하는 방법에 관한 것이다.
전자기기의 경박단소화 추세에 따라 반도체 칩을 탑재하는 패키징(Packaging) 기술도 고속, 고기능, 고밀도 실장이 요구되고 있다. 이러한 요구에 따라 최근 반도체 칩을 최소한의 공간상에 패키징하는 볼 그리드 어레이(Ball Grid Array; BGA) 패키지, 칩 스케일 패키지(Chip Scale Package; CSP) 등이 등장하게 되었으며, 이러한 패키지는 와이어 본딩(Wire Bonding), 탭(TAB; Tape Automated Bonding) 및 플립 칩 본딩(Flip Chip Bonding) 등의 다양한 전기적 접속 방법을 이용하여 외부 전자 장치에 실장된다. 이들 전기적 접속 방법 중에서 고속, 고기능, 고밀도 실장에 가장 효과적인 방법은 플립 칩 본딩이며, 플립 칩 본딩 공정에는 접속의 매개체로서 반도체 칩의 전극 패드 상에 금속 범프(Metal Bump)를 제조하는 것이 필수적이다. 종래의 플립 칩(filp chip) 등에 널리 이용되고 있는 금속 범프의 형성 방법으로는 크게 이베포레이션(evaporation) 방법과 전기도금 방법이 널리 이용되고 있다. 도금 방법은 반도체 소자의 전극 패드 상에 금속 범프와 접착력이 좋고 확산을 막아줄 수 있는 금속을 미리 형성한 다음, 전기도금으로 금속 범프를 형성한다. 따라서, 도금 방법은 거의 균일한 형상의 금속 범프를 형성할 수 잇으며, 미세 피치(Fine Pitch)에도 대응이 가능한 장점이 있다.
금속 범프 중에서 웨이퍼 상의 전극 패드 상에 솔더 범프(solder bump)를 형성하는 방법을 도 1 내지 도 7에 도시되어 있다. 한편, 도면을 통틀어 동일한 도면 부호는 동일한 구성 요소를 가리키며, 웨이퍼(10) 상에 많은 수의 전극 패드가 형성되어 있지만 그 중에서 하나의 전극 패드(14)만을 도시하였다.
먼저 도 1에 도시된 바와 같이, 실리콘 기판(12; Si-substrate) 상에 전극 패드(14)를 포함한 회로 패턴이 형성되고, 전극 패드(14)를 제외한 실리콘 기판(12) 상에 보호층(16; passivation layer)이 형성된 웨이퍼(10)를 준비한다. 도시되진 않았지만, 복수의 전극 패드(14)를 갖는 복수의 반도체 소자가 격자 형태로 형성된 것이 웨이퍼(10)이다.
다음으로 도 2에 도시된 바와 같이 웨이퍼의 전극 패드(14) 상에 형성될 솔더 범프와 접착력이 좋고 확산을 막아줄 수 있는 금속층(18)을 스퍼터링(sputtering) 방법으로 웨이퍼 상에 형성한다.
다음으로 도 3에 도시된 바와 같이 포토레지스트 층(13; photoresist layer)을 형성한다. 즉, 금속층(18) 상에 포토레지스트를 도포하고, 솔더 범프가 형성될 전극 패드(14) 상의 포토레지스트를 노광 및 현상하여 개방부(15)를 형성한다. 이때, 금속층(18) 상에 도포되는 포토레지스트 층(13)의 두께는 형성될 솔더 범프의 높이에 비례하게 형성되는데, 통상적으로 수십㎛로 두껍게 형성한다.
다음으로 도 4에 도시된 바와 같이 개방부(15)에 구리와 솔더를 전기 도금 방법으로 차례로 도금하여 개방부(15)를 메우게 되는데, 도금층(25)은 버섯 형태를 갖는다. 여기서, 도면부호 24는 구리 도금층을 가리키고, 도면부호 26은 솔더 도금층을 가리킨다.
다음으로 도 5에 도시된 바와 같이 포토레지스트 층(도 4의 13)을 에싱(ashing) 공정으로 제거하고, 도 6에 도시된 바와 같이 습식 식각 방법으로 도금층(25) 아래의 금속층(18)을 제거한다.
마지막으로 도 7에 도시된 바와 같이 구리 도금층(24) 상의 솔더 도금층(26)을 솔더 리플로우(solder reflow)시켜 구형의 솔더 범프(28)를 전극 패드(14) 상에 형성하게 된다.
이와 같은 종래 기술에 따른 솔더 범프(28)의 형성 방법에 있어서, 도 6에 도시된 바와 같이 포토레지스트 층(도 4의 13)을 제거한 이후에 금속층(18)을 습식 식각으로 제거할 때, 금속층(18) 뿐만 아니라 포토레지스트 층의 개방부(도 4의 15)에 접한 도금층의 측벽(17)도 식각되는데, 그 양이 일정하지 않다. 그로 인하여, 전극 패드(14)마다 솔더 도금층(26) 아래의 구리 도금층(24) 및 금속층(18)의 양이 다르기 때문에, 솔더 리플로우 공정 이후에 전극 패드(14)에 형성되는 솔더 범프(28)의 크기가 균일하지 못할 수 있다.
그리고, 솔더 범프를 형성하기 위해서 포토레지스트 층을 두껍게 형성해야 하는데, 포토레지스트는 가격이 고가로 솔더 범프의 제조 비용을 상승시키는 요인으로 작용하고 있다.
따라서, 본 발명의 목적은 금속층을 습식 식각 정도에 관계없이 균일한 크기를 갖는 솔더 범프를 형성할 수 있는 방법을 제공하는 데 있다.
본 발명의 다른 목적은 포토레지스트 층을 얇게 형성하여 솔더 범프의 제조 비용을 낮출 수 있는 솔더 범프의 형성 방법을 제공하는 데 있다.
도 1 내지 도 7은 종래 기술에 따른 웨이퍼 상에 솔더 범프를 형성하는 단계를 보여주는 단면들로서,
도 1은 전극 패드가 형성된 웨이퍼를 보여주는 단면도,
도 2는 웨이퍼 상에 금속층이 형성된 상태를 보여주는 단면도,
도 3은 웨이퍼 상에 포토레지스트 층이 형성된 상태를 보여주는 단면도,
도 4는 포토레지스트 층의 개방부가 도금층으로 메워진 상태를 보여주는 단면도,
도 5는 도금층 아래의 포토레지스트 층이 제거된 상태를 보여주는 단면도,
도 6은 도금층 아래의 금속층이 제거된 상태를 보여주는 단면도,
도 7은 솔더 리플로우에 의해 솔더 범프가 형성된 상태를 보여주는 단면도,
도 8 내지 도 13은 본 발명의 실시예에 따른 웨이퍼 상에 솔더 범프를 형성하는 단계를 보여주는 단면들로서,
도 8은 웨이퍼의 금속층 상에 폴리이미드 댐이 형성된 상태를 보여주는 단면도,
도 9는 포토레지스트 층이 형성된 상태를 보여주는 단면도,
도 10은 폴리이미드 댐의 내부가 도금층으로 메워진 상태를 보여주는 단면도,
도 11은 포토레지스트 층이 제거된 상태를 보여주는 단면도,
도 12는 폴리이미드 댐 외측의 금속층이 제거된 상태를 보여주는 단면도,
도 13은 솔더 리플로우에 의해 솔더 범프가 형성된 상태를 보여주는 단면도이다.
* 도면의 주요 부분에 대한 설명 *
10 : 웨이퍼 12 : 실리콘 기판
14 : 전극 패드 16 : 보호층
18 : 금속층 31 : 폴리이미드 댐
34 : 구리 도금층 35 : 포토레지스트 층
36 : 솔더 도금층 37 : 도금층
38 : 솔더 범프
상기 목적을 달성하기 위하여, 본 발명은 웨이퍼의 전극 패드 상에 솔더 범프를 형성하는 방법으로서, (a) 복수의 전극 패드를 갖는 복수의 반도체 소자가 형성된 웨이퍼를 준비하는 단계와; (b) 웨이퍼 상에 금속층을 형성하는 단계와; (c) 전극 패드 상의 금속층이 노출되게 전극 패드 위에 폴리이미드 댐을 형성하는 단계와; (d) 폴리이미드 댐 상부 및 폴리이미드 댐 밖의 금속층 상에 포토레지스트를 형성하는 단계와; (d) 폴리이미드 댐 안을 구리 및 솔더의 도금층으로 메우는 단계와; (e) 포토레지스트를 제거하는 단계와; (f) 폴리이미드 댐 외측의 금속층을 제거하는 단계; 및 (g) 폴리이미드 댐 안쪽의 솔더 도금층을 리플로우하여 솔더 범프를 형성하는 단계;를 포함하는 것을 특징으로 하는 솔더 범프의 형성 방법을 제공한다.
폴리이미드 댐 대신에 벤조 사이클로 부텐(Benzo Cyclo Butene; BCB)을 이용한 벤조 사이클로 부텐 댐으로 형성할 수 도 있다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 8 내지 도 13은 본 발명의 실시예에 따른 웨이퍼 상에 솔더 범프를 형성하는 단계를 보여주는 도면들이다. 한편, 도면을 통틀어 동일한 도면부호는 동일한 구성 요소를 가리킨다.
먼저 도 1에 도시된 바와 같이, 실리콘 기판(12) 상에 전극 패드(14)를 포함한 회로 패턴이 형성되고, 전극 패드(14)를 제외한 실리콘 기판(12) 상에 보호층(16) 형성된 웨이퍼(10)를 준비한다.
다음으로 도 2에 도시된 바와 같이 웨이퍼의 전극 패드(14) 상에 형성될 솔더 범프와 접착력이 좋고 확산을 막아줄 수 있는 금속층(18)을 스퍼터링 방법으로 웨이퍼 상에 형성한다.
다음으로 도 8에 도시된 바와 같이 금속층(18) 상에 폴리이미드 댐(31; polyimide dam)을 형성한다. 즉, 금속층(18) 상에 폴리이미드 층을 수십㎛ 두께로 형성한다. 그리고, 폴리이미드 층을 패터닝하여 전극 패드(14) 상의 금속층(18) 즉 솔더 범프가 형성될 전극 패드(14) 상의 금속층(18)을 둘러싸는 폴리이미드 댐(31)을 형성한다. 폴리이미드 댐(31) 안의 영역(33)은 종래의 포토레지스트 층의 개방부에 대응되는 영역으로 형성된다. 한편, 본 발명의 실시예에서는 폴리이미드를 이용한 폴리이미드 댐(31)을 형성하였지만, 벤조 사이클로 부텐(Benzo Cyclo Butene; BCB)을 이용하여 댐을 형성할 수도 있다.
다음으로 도 9에 도시된 바와 폴리이미드 댐(31) 상부 및 폴리이미드 댐(31) 밖의 금속층(18) 상에 포토레지스트 층(35)을 형성한다. 이때, 포토레지스트 층(35)의 두께는 종래의 포토레지스트 층의 두께에 비하여 얇게 형성된다. 이유는 종래의 포토레지스트 층의 개방부의 역할을 폴리이미드 댐(31)이 대신하기 때문에, 포토레지스트 층(35)을 두껍게 형성할 필요가 없기 때문이다.
다음으로 도 10에 도시된 바와 같이 폴리이미드 댐(31) 안쪽의 영역(도 9의 33)을 도금층(37)으로 메우게 된다. 즉, 폴리이미드 댐 안쪽의 영역(33)을 구리와 솔더를 전기 도금 방법으로 차례로 도금하여 메우게 되며, 솔더 도금층(36)의 일부분이 폴리이미드 댐(31)을 벗어나지 않는 범위 내에서 폴리이미드 댐(31) 상에도 형성된다. 도면 부호 34는 구리 도금층을 가리킨다.
다음으로 도 11에 도시된 바와 같이 포토레지스트 층(도 10의 35)을 제거하는 에싱 공정을 진행하고, 도 12에 도시된 바와 같이 폴리이미드 댐(31) 외측의 금속층(18)을 습식 식각으로 제거하는 공정을 진행한다. 이때, 폴리이미드 댐(31) 외측의 금속층(18)을 제거하기 때문에, 폴리이미드 댐(31) 아래의 금속층(18)이 식각되더라도 폴리이미드 댐 안쪽의 영역(33) 형성된 금속층(18)과 도금층(37)에 영향을 주지 않는다.
마지막으로 도 13에 도시된 바와 같이 솔더 도금층(36)을 솔더 리플로우하여 구형의 솔더 범프(38)를 형성하게 된다.
따라서, 본 발명의 범프 형성 방법에서는 전극 패드 주변에 폴리이미드 또는 BCB 댐을 형성하고, 얇은 포토레지스트 층을 사용함으로써, 금속층의 습식 식각 공정에서 측면의 식각 정도에 관계없이 도금층이 폴리이미드 댐에 둘러싸여 있어 도금층에는 영향을 주지 않기 때문에, 거의 균일한 크기를 갖는 솔더 범프를 형성할 수 있다.
그리고, 얇은 포토레지스트 층을 형성하기 때문에, 솔더 범프의 제조 비용을 줄일 수 있다.
Claims (2)
- 웨이퍼의 전극 패드 상에 솔더 범프를 형성하는 방법으로서,(a) 복수의 전극 패드를 갖는 복수의 반도체 소자가 형성된 웨이퍼를 준비하는 단계와;(b) 상기 웨이퍼 상에 금속층을 형성하는 단계와;(c) 상기 전극 패드 상의 금속층이 노출되게 상기 전극 패드 주위에 폴리이미드 댐을 형성하는 단계와;(d) 상기 폴리이미드 댐 상부 및 상기 폴리이미드 댐 밖의 금속층 상에 포토레지스트를 도포하는 단계와;(d) 상기 폴리이미드 댐 안을 구리 및 솔더의 도금층으로 메우는 단계와;(e) 상기 포토레지스트를 제거하는 단계와;(f) 상기 폴리이미드 댐 외측의 금속층을 제거하는 단계와;(g) 상기 폴리이미드 댐 안쪽의 상기 솔더 도금층을 리플로우시켜 솔더 범프를 형성하는 단계;를 포함하는 것을 특징으로 하는 솔더 범프의 형성 방법.
- 웨이퍼의 전극 패드 상에 솔더 범프를 형성하는 방법으로서,(a) 복수의 전극 패드를 갖는 복수의 반도체 소자가 형성된 웨이퍼를 준비하는 단계와;(b) 상기 웨이퍼 상에 금속층을 형성하는 단계와;(c) 상기 전극 패드 상의 금속층이 노출되게 상기 전극 패드 주위에 벤조 사이클로 부텐 댐을 형성하는 단계와;(d) 상기 벤조 사이클로 부텐 댐 상부 및 상기 벤조 사이클로 부텐 댐 밖의 금속층 상에 포토레지스트를 도포하는 단계와;(d) 상기 벤조 사이클로 부텐 댐 안을 구리 및 솔더의 도금층으로 메우는 단계와;(e) 상기 포토레지스트를 제거하는 단계와;(f) 상기 벤조 사이클로 부텐 댐 외측의 금속층을 제거하는 단계와;(g) 상기 벤조 사이클로 부텐 댐 안쪽의 상기 솔더 도금층을 리플로우시켜 솔더 범프를 형성하는 단계;를 포함하는 것을 특징으로 하는 솔더 범프의 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980039987A KR20000021056A (ko) | 1998-09-25 | 1998-09-25 | 솔더 범프 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980039987A KR20000021056A (ko) | 1998-09-25 | 1998-09-25 | 솔더 범프 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000021056A true KR20000021056A (ko) | 2000-04-15 |
Family
ID=19551968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980039987A KR20000021056A (ko) | 1998-09-25 | 1998-09-25 | 솔더 범프 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000021056A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100450242B1 (ko) * | 2002-04-09 | 2004-09-24 | 아남반도체 주식회사 | 범프 제조용 마스크와 이를 이용한 반도체 소자의 범프제조 방법 |
-
1998
- 1998-09-25 KR KR1019980039987A patent/KR20000021056A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100450242B1 (ko) * | 2002-04-09 | 2004-09-24 | 아남반도체 주식회사 | 범프 제조용 마스크와 이를 이용한 반도체 소자의 범프제조 방법 |
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| Date | Code | Title | Description |
|---|---|---|---|
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