KR20000019973A - Mos field effect transistor - Google Patents
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- 230000005669 field effect Effects 0.000 title claims abstract description 24
- 239000012535 impurity Substances 0.000 claims abstract description 49
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 239000004065 semiconductor Substances 0.000 claims abstract description 16
- 230000004888 barrier function Effects 0.000 claims abstract description 15
- 238000002955 isolation Methods 0.000 claims abstract description 7
- 238000002513 implantation Methods 0.000 claims description 14
- 230000000694 effects Effects 0.000 description 7
- 230000007423 decrease Effects 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
Description
본 발명은 반도체장치에 관한 것으로, 특히 고집적화에 따른 쇼트 채널 효과를 방지하여 고신뢰성을 달성하도록 하는 모스전계효과트랜지스터에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a MOS field effect transistor for preventing short channel effects due to high integration to achieve high reliability.
모스전계효과트랜지스터는 반도체기판 상부에 형성된 게이트가 반도체층에서 얇은 산화 실리콘막에 의해 격리되어 있는 전계효과 트랜지스터로 접합형과 같이 임피던스가 저하되는 일이 없어서, 고밀도 집적화에 적합한 특성을 지니고 있는 반도체 장치이다.A MOS field effect transistor is a field effect transistor in which a gate formed on a semiconductor substrate is separated from a semiconductor layer by a thin silicon oxide film, and has a characteristic suitable for high-density integration because the impedance does not decrease like a junction type. to be.
현재에는 반도체 소자의 집적도가 높아지면서 디바이스의 속도 향상과 소형화를 위해서 게이트의 최소 선폭이 0.25∼0.1㎛까지 계속 줄어들고 있다. 이렇게 게이트 선폭이 작아질수록 쇼트 채널 효과에 따라 문턱전압이 급격히 감소하며 동시에 핫 캐리어 효과도 심하게 발생된다.Nowadays, as the degree of integration of semiconductor devices increases, the minimum line width of the gate continues to decrease from 0.25 to 0.1 mu m for speed and miniaturization of the device. As the gate line width decreases, the threshold voltage decreases rapidly according to the short channel effect, and at the same time, the hot carrier effect is severely generated.
쇼트 채널 및 핫 캐리어 효과는 불순물이 주입된 접합영역의 깊이와 관련이 있기 때문에 접합영역 깊이가 얕은 모스전계효과트랜지스터의 개발이 요구되고 있다. 이를 위해 게이트 에지 근방에 불순물이 저농도로 주입된 LDD(Lightly Doped Drain) 구조의 모스전계효과트랜지스터가 등장하게 되었다.Since the short channel and hot carrier effects are related to the depth of the junction region into which impurities are implanted, it is required to develop a MOS field effect transistor having a shallow junction region depth. To this end, MOS field effect transistors of LDD (Lightly Doped Drain) structures in which impurities are injected at low concentration near gate edges have emerged.
이러한 LDD 구조의 모스전계효과트랜지스터 또한, 미세화될수록 쇼트채널 길이에 의해서 문턱 전압의 조정이 어렵기 때문에 회로 동작시 반도체 장치의 문턱전압을 안정되게 획득할 수 있도록 소스/드레인에서 채널에 미치는 공핍층의 영향을 감소시켜야만 한다. 이에 따라 기판의 농도를 높이고자 채널 영역의 불순물 농도를 높일 경우 문턱 전압이 너무 높아져서 소자의 동작이 어려우며, 이에 문턱 전압을 낮추기 위해서 기판과 게이트 전극 사이의 게이트 절연막 두께를 좁게 할 경우 제조 공정상의 어려움이 있었다.In the LDD structure, the MOS field effect transistor is also difficult to adjust the threshold voltage due to the short channel length as the size of the LDD structure becomes smaller, so that the threshold voltage of the depletion layer on the channel at the source / drain can be stably obtained during the circuit operation. The impact must be reduced. Accordingly, when the impurity concentration in the channel region is increased to increase the concentration of the substrate, the operation of the device is difficult because the threshold voltage is too high. Thus, when the thickness of the gate insulating film between the substrate and the gate electrode is narrowed to reduce the threshold voltage, it is difficult in the manufacturing process. There was this.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 소스 방향에 해당하는 게이트 전극 하부의 소정 영역에 기판의 웰과 동일한 도전형 불순물을 깊게 주입한 장벽용 불순물 주입영역을 구비하므로써 쇼트 채널 및 핫 캐리어 효과로 인한 회로 동작의 특성 저하를 방지할 수 있는 모스전계효과트랜지스터를 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a short channel by providing a barrier impurity implantation region deeply implanted with the same conductivity type impurity as the well of the substrate in a predetermined region under the gate electrode corresponding to the source direction in order to solve the above problems of the prior art. And to provide a MOS field effect transistor that can prevent the degradation of the characteristics of the circuit operation due to the hot carrier effect.
본 발명의 다른 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여입력 전압의 언더슈트를 보호하기 위한 소자의 경우 접지에 연결되는 픽업웰과 소정 부분을 오버랩하면서 이 픽업웰보다 깊게 기판의 웰과 동일한 도전형 불순물을 주입한 장벽용 불순물 주입영역을 구비하므로써 쇼트 채널 및 핫 캐리어 효과로 인한 회로 동작의 특성 저하를 방지할 수 있는 모스전계효과트랜지스터를 제공하는데 있다.Another object of the present invention is to solve the problems of the prior art as described above, in the case of a device for protecting the undershoot of the input voltage, the well of the substrate is deeper than the pick-up well and overlaps a predetermined portion with the pick-up well connected to the ground. The present invention provides a MOS field effect transistor capable of preventing the deterioration of circuit operation characteristics due to short channel and hot carrier effects by having a barrier impurity implantation region implanted with the same conductivity type impurity.
도 1a 내지 도 1b는 본 발명의 일 실시예에 따른 모스전계효과트랜지스터 구조를 설명하기 위한 도면들,1A to 1B are views for explaining a MOS field effect transistor structure according to an embodiment of the present invention;
도 2a 내지 도 2b는 본 발명의 다른 실시예에 따른 모스전계효과트랜지스터 구조를 설명하기 위한 도면들.2A to 2B are views for explaining a MOS field effect transistor structure according to another embodiment of the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
10,100: 반도체기판 12: 문턱 전압 조정용 불순물 주입영역10,100: semiconductor substrate 12: impurity injection region for adjusting the threshold voltage
14,62: 장벽용 불순물 주입영역 16: 게이트 절연막14, 62: impurity injection region for barrier 16: gate insulating film
18,63,82: 게이트 전극 20: LDD 영역18, 63, 82: gate electrode 20: LDD region
22: 스페이서 24a,65,83: 소스 영역22: spacer 24a, 65,83: source region
24b,64,84: 드레인 영역 61,81: 도전형 웰24b, 64, 84: drain region 61, 81: conductive well
상기 목적을 달성하기 위하여 본 발명에 따른 모스전계효과트랜지스터는 소자 분리막이 형성되며 제 1도전형의 반도체기판 상부에 형성된 게이트 절연막과, 게이트 절연막 상부에 형성된 게이트 전극과, 게이트 전극 에지의 기판 표면 근방에 제 2도전형 불순물이 주입된 소스/드레인 영역과, 소스 방향에 인접한 게이트 전극 하부의 기판 내에 제 1 도전형 불순물이 소스/드레인 영역보다 깊게 주입되어 공핍층의 폭이 증가되는 것을 방지하기 위한 장벽용 불순물 주입영역을 구비하는 것을 특징으로 한다.In order to achieve the above object, in the MOS field effect transistor according to the present invention, a device isolation film is formed, a gate insulating film formed on the first conductive semiconductor substrate, a gate electrode formed on the gate insulating film, and a substrate surface near the gate electrode edge. The source / drain region into which the second conductivity type impurity is implanted, and the first conductivity type impurity is implanted deeper than the source / drain region into the substrate under the gate electrode adjacent to the source direction to increase the width of the depletion layer. A barrier impurity implantation region is provided.
상기 다른 목적을 달성하기 위하여 본 발명에 따른 모스 전계효과 트랜지스터는 소자 분리막이 형성된 반도체기판 내에 제 1도전형 불순물이 주입된 도전형 웰과, 도전형 웰 상부에 형성된 게이트 절연막과, 게이트 절연막 상부에 형성된 게이트 전극과, 게이트 전극 에지의 도전형 웰 표면 근방에 제 2도전형 불순물이 주입된 소스/드레인 영역과, 소스 및 드레인 영역 중에서 어느 한 영역과 소정 거리를 두고 제 1도전형 불순물이 주입된 픽업웰과, 픽업웰과 소정 부분을 오버랩하면서 픽업웰보다 깊게 제 1도전형 불순물이 주입되어 다른 소자에 전하가 방출되는 것을 방지하도록 하는 장벽용 불순물 주입영역을 구비하는 것을 특징으로 한다.In order to achieve the above object, the MOS field effect transistor according to the present invention includes a conductive well in which a first conductive impurity is implanted into a semiconductor substrate on which a device isolation film is formed, a gate insulating film formed on the conductive well, and a gate insulating film on the gate insulating film. The gate electrode formed, the source / drain region in which the second conductive impurity is implanted near the conductive well surface of the gate electrode edge, and the first conductive impurity is implanted at a predetermined distance from any one of the source and drain regions. And a pick-up well and a barrier impurity implantation area for preventing the first conductive-type impurity from being injected deeper than the pick-up well and discharging charges to other elements while overlapping a portion with the pick-up well.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1a 내지 도 1b는 본 발명의 일 실시예에 따른 모스전계효과트랜지스터 구조를 설명하기 위한 도면들이다.1A to 1B are diagrams for describing a MOS field effect transistor structure according to an embodiment of the present invention.
도 1a는 본 발명의 n채널 모스전계효과트랜지스터의 평면도로서, 도면 부호 a는 반도체기판의 활성 영역, c는 게이트 전극 영역, 및 b는 소스 방향에 인접한 게이트 전극의 하부의 소정 부분에 해당하는 기판 농도를 수직적으로 증가시킨 장벽용 불순물 주입영역을 나타낸 것이다.1A is a plan view of an n-channel MOS field effect transistor of the present invention, where a is an active region of a semiconductor substrate, c is a gate electrode region, and b is a substrate corresponding to a predetermined portion of a lower portion of the gate electrode adjacent to a source direction. The impurity implantation region for the barrier is shown to increase the concentration vertically.
도 1b는 도 1a의 선 A와 A'를 자른 트랜지스터의 수직 단면도로서, 이 트랜지스터는 소자 분리막(도시하지 않음)이 형성되며 제 1도전형으로서 p형의 반도체기판(10) 상부에 형성된 게이트 절연막(16)과, 게이트 절연막(16) 상부에 형성된 게이트 전극(18)과, 게이트 전극(18) 에지의 기판 표면 근방에 제 2도전형으로서 n형 불순물이 주입된 소스/드레인 영역(24a,24b)과, 소스(24a) 방향에 인접한 게이트 전극(18) 하부의 기판 내에 p형 불순물이 상기 소스/드레인 영역(24a,24b)보다 깊게 주입되어 공핍층의 폭이 증가되는 것을 방지하기 위한 장벽용 불순물 주입영역(14)으로 구성된다. 이때, 도면 부호 12는 문턱 전압 조정을 위해 p형 불순물이 주입된 영역, 20은 게이트 전극(18) 에지 하부 근방의 기판에 얕게 n형 불순물이 저농도로 주입된 LDD 영역, 및 22는 게이트 전극(18) 측벽에 형성된 스페이서를 나타낸 것이다.FIG. 1B is a vertical cross-sectional view of a transistor cut along lines A and A 'of FIG. 1A, in which a device isolation film (not shown) is formed and a gate insulating film formed over the p-type semiconductor substrate 10 as a first conductive type. (16), the gate electrode 18 formed on the gate insulating film 16, and the source / drain regions 24a and 24b implanted with n-type impurities as the second conductivity type near the substrate surface at the edge of the gate electrode 18. As shown in FIG. ) And a p-type impurity deeper than the source / drain regions 24a and 24b in the substrate under the gate electrode 18 adjacent to the source 24a direction to prevent an increase in the width of the depletion layer. Impurity injection region 14 is formed. In this case, reference numeral 12 denotes a region in which p-type impurity is implanted for adjusting the threshold voltage, 20 denotes an LDD region in which n-type impurity is injected at a low concentration into a substrate near the lower edge of the gate electrode 18, and 22 denotes a gate electrode ( 18) shows a spacer formed on the side wall.
상기와 같은 구조에 의한 n채널 모스전계효과트랜지스터는 고집적화로 채널이 짧아질지라도 소스/드레인 영역(24a,24b)보다 더 깊게 기판 농도를 수직적으로 증가시킨 장벽용 불순물 주입영역(14)에 의해 공핍층이 소스 방향으로 증가되지 않고 억제된다.The n-channel MOS field effect transistor of the structure described above is formed by the barrier impurity implantation region 14 which vertically increases the substrate concentration deeper than the source / drain regions 24a and 24b even if the channel is shortened due to high integration. The pip layer is suppressed without increasing in the source direction.
도 2a 내지 도 2b는 본 발명의 다른 실시예에 따른 모스전계효과트랜지스터 구조를 설명하기 위한 도면들이다.2A to 2B are views for explaining a MOS field effect transistor structure according to another embodiment of the present invention.
도 2a는 본 발명의 실시예에 따라 n채널 모스전계효과트랜지스터가 원하지 않는 음전압이 인가될 경우 이를 견딜 수 있는 보호소자에 사용될 경우를 나타낸 입력 버퍼의 회로도로서, 이 회로는 입력 패드(40)와 내부 회로(80), 상기 입력 패드(40)와 내부 회로(80) 사이에 배치되며 입력 패드(40)로부터의 전압에 응답하여 전원 전압 단자(Vcc)와 입력 패드(40)가 연결된 노드(N)에 걸리는 전압을 접지 단자(GND)로 전송하는 보호 소자(60)와, 상기 노드(N)에 연결된 내부 회로(80)로 구성된다.2A is a circuit diagram of an input buffer showing the case where an n-channel MOS field effect transistor is used in a protection device that can withstand an unwanted negative voltage when applied thereto, the circuit being an input pad 40. And a node disposed between the internal circuit 80 and the input pad 40 and the internal circuit 80 and connected to a power supply voltage terminal Vcc and the input pad 40 in response to a voltage from the input pad 40. A protection element 60 for transmitting a voltage across N) to the ground terminal GND, and an internal circuit 80 connected to the node N.
도 2b는 도 2a의 보호 소자(60) 및 내부 회로(80)를 구비하는 반도체장치의 수직 단면도를 나타낸 것이다.FIG. 2B is a vertical cross-sectional view of the semiconductor device including the protection element 60 and the internal circuit 80 of FIG. 2A.
이 반도체장치의 보호 소자(60)는 소자 분리막(85)이 형성된 반도체기판(100) 내에 제 1도전형으로서 p형 불순물이 주입된 도전형 웰(61)과, 도전형 웰(61) 상부에 형성된 게이트 절연막(도면 부호 표시하지 않음)과, 게이트 절연막 상부에 형성된 게이트 전극(63)과, 게이트 전극(63) 에지의 도전형 웰(61) 표면 근방에 제 2도전형으로서 n형 불순물이 주입된 드레인/소스 영역(64,65)과, 드레인 및 소스 영역(64,65) 중에서 어느 한 영역, 여기에서는 소스 영역(65)과 소정 거리를 두고 p형 불순물이 주입된 픽업웰(66)과, 픽업웰(66)과 소정 부분을 오버랩하면서 픽업웰(66)보다 깊게 p형 불순물이 주입되어 내부 회로(80)의 셀 트랜지스터에 전하가 방출되는 것을 방지하도록 하는 장벽용 불순물 주입영역(62)으로 구성된다.The protection element 60 of the semiconductor device includes a conductive well 61 into which a p-type impurity is implanted as a first conductivity type in a semiconductor substrate 100 on which an isolation layer 85 is formed, and an upper portion of the conductive well 61. An n-type impurity is implanted in the vicinity of the formed gate insulating film (not shown), the gate electrode 63 formed on the gate insulating film, and the surface of the conductive well 61 at the edge of the gate electrode 63 as the second conductive type. The drain / source regions 64 and 65 and any one of the drain and source regions 64 and 65, wherein the pick-up well 66 into which p-type impurities are implanted at a predetermined distance from the source region 65 and The impurity implantation region 62 for barriering the P-type impurity is implanted deeper than the pickup well 66 while overlapping a predetermined portion with the pickup well 66 to prevent charges from being discharged to the cell transistor of the internal circuit 80. It consists of.
이때, 보호 소자는 게이트 전극(63)은 입력 패드(40), 드레인 영역(64)은 전원 전압 단자(Vcc), 소스 영역(65) 및 픽업웰(66)은 접지 단자(GND)와 각각 연결되어 있다.In this case, the protection element is connected to the input pad 40 of the gate electrode 63, the drain region 64 of the power supply voltage terminal Vcc, the source region 65 and the pickup well 66 to the ground terminal GND, respectively. It is.
또한, 내부 회로(80) 중 도시된 셀 트랜지스터는 통상의 트랜지스터 구조와 동일하며 81은 p형 웰, 82는 게이트 전극, 83 및 84는 소스/드레인 영역, 85는 픽업웰을 나타낸다.In addition, the cell transistor shown in the internal circuit 80 is the same as a conventional transistor structure, where 81 is a p-type well, 82 is a gate electrode, 83 and 84 are source / drain regions, and 85 is a pickup well.
상기와 같이 구성된 본 발명의 모스전계효과트랜지스터는 보호 소자(60)의 픽업웰(66) 근방에 기판의 수직 농도를 증가시킨 장벽용 불순물 주입영역(62)을 구비하기 때문에 입력 패드(40)을 통해서 인가되는 입력 전압 레벨이 음전위의 문턱전압 이하로 내려갈 경우 소스 영역(65)에서 내부 회로(80)의 셀 트랜지스터에 전자의 방출을 막아 셀 트랜지스터의 데이트 상태를 보호할 수 있다.Since the MOS field effect transistor of the present invention configured as described above has an impurity implantation region 62 for increasing the vertical concentration of the substrate in the vicinity of the pickup well 66 of the protection element 60, the input pad 40 is formed. When the input voltage level applied through the voltage is lower than the threshold voltage of the negative potential, the electron transistor may be prevented from being discharged to the cell transistor of the internal circuit 80 in the source region 65 to protect the data state of the cell transistor.
또한, 픽업웰(66)을 위한 마스크 공정시 상기 장벽용 불순물 주입영역(62)을 형성하면 마스크 공정을 단출할 수 있을 뿐만 아니라 상기 픽업웰(66)의 면적이 크게 증가되어 반도체장치의 접지 전압과 픽업 능력을 크게 향상시킬 수 있다.In addition, when the barrier impurity implantation region 62 is formed in the mask process for the pickup well 66, not only the mask process can be terminated but also the area of the pickup well 66 is increased so that the ground voltage of the semiconductor device is increased. And can greatly improve the pickup ability.
따라서, 상기한 바와 같이 본 발명의 모스전계효과트랜지스터는 소스 방향에 해당하는 게이트 전극 하부의 소정 영역에 기판의 웰과 동일한 도전형 불순물을 깊게 주입한 장벽용 불순물 주입영역을 구비하므로써 쇼트 채널 및 핫 캐리어 효과로 인한 회로 동작의 특성 저하를 방지할 수 있다.Therefore, as described above, the MOS field effect transistor of the present invention has a short channel and a hot region by providing a barrier impurity implantation region in which a conductive impurity similar to the well of the substrate is deeply implanted into a predetermined region under the gate electrode corresponding to the source direction. The deterioration of the characteristics of the circuit operation due to the carrier effect can be prevented.
그리고, 본 발명은 입력전압의 언더 슈트를 방지하기 위한 보호 소자에도 적용된다. 즉, 이 보호 소자는 접지에 연결되는 픽업웰과 소정 부분을 오버랩하면서 이 픽업웰보다 깊게 기판의 웰과 동일한 도전형 불순물을 주입한 장벽용 불순물 주입영역을 구비하므로써 입력 전압의 언더 슈트로 인한 오동작시 내부 회로에 전자가 방출되는 것을 방지하는 역할을 하여 소자의 구동 능력 및 그 특성을 향상시킬 수 있다.The present invention also applies to a protection element for preventing undershoot of an input voltage. That is, this protection element has a barrier impurity implantation region in which a conductive part of the same type as the well of the substrate is injected deeper than the pick-up well connected to the ground and overlaps a predetermined portion, thereby causing malfunction due to undershoot of the input voltage. It is possible to improve the driving ability and characteristics of the device by preventing the emission of electrons to the internal circuit of the city.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980038337A KR20000019973A (en) | 1998-09-16 | 1998-09-16 | Mos field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980038337A KR20000019973A (en) | 1998-09-16 | 1998-09-16 | Mos field effect transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000019973A true KR20000019973A (en) | 2000-04-15 |
Family
ID=19550867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980038337A KR20000019973A (en) | 1998-09-16 | 1998-09-16 | Mos field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000019973A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100731121B1 (en) * | 2005-12-28 | 2007-06-22 | 동부일렉트로닉스 주식회사 | Method for manufacturing a cmos image sensor |
-
1998
- 1998-09-16 KR KR1019980038337A patent/KR20000019973A/en not_active Application Discontinuation
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |