KR20000019551U - multi-bit DQ buffer of semiconductor device - Google Patents
multi-bit DQ buffer of semiconductor device Download PDFInfo
- Publication number
- KR20000019551U KR20000019551U KR2019990006155U KR19990006155U KR20000019551U KR 20000019551 U KR20000019551 U KR 20000019551U KR 2019990006155 U KR2019990006155 U KR 2019990006155U KR 19990006155 U KR19990006155 U KR 19990006155U KR 20000019551 U KR20000019551 U KR 20000019551U
- Authority
- KR
- South Korea
- Prior art keywords
- output
- data
- data output
- buffers
- predetermined time
- Prior art date
Links
- 239000000872 buffer Substances 0.000 title claims abstract description 84
- 239000004065 semiconductor Substances 0.000 title claims abstract description 11
- 230000004044 response Effects 0.000 claims abstract description 5
- 238000010586 diagram Methods 0.000 description 8
- HCUOEKSZWPGJIM-YBRHCDHNSA-N (e,2e)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N/O)\C(N)=O HCUOEKSZWPGJIM-YBRHCDHNSA-N 0.000 description 3
- 101001109689 Homo sapiens Nuclear receptor subfamily 4 group A member 3 Proteins 0.000 description 3
- 101000598778 Homo sapiens Protein OSCP1 Proteins 0.000 description 3
- 101001067395 Mus musculus Phospholipid scramblase 1 Proteins 0.000 description 3
- 102100022673 Nuclear receptor subfamily 4 group A member 3 Human genes 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000003139 buffering effect Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Engineering & Computer Science (AREA)
- Logic Circuits (AREA)
- Dram (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
Abstract
본 고안은 다수개의 데이터 출력 버퍼들을 동작시키는데 미소한 차이를 두어 순간 피크 전류의 값을 줄여서 데이터 출력의 잡음 발생을 줄이면서 동시에 전력 소모도 줄일 수 있는 반도체 회로의 멀티 비트 데이터 출력 버퍼에 관한 것이다. 본 고안은 입력 데이터, 그의 반전 데이터와 데이터 출력 인에이블 신호 및 다수개의 데이터 출력 버퍼들이 순차적으로 소정 시간 지연을 두고 구동되도록 제어하는 제어신호에 응답하여 입력 데이터 값과 동일한 데이터값을 출력하는 다수개의 데이터 출력 버퍼들을 구비하여 상기 다수개의 데이터 출력 버퍼들이 순차적으로 소정 시간 지연되어 데이터 출력을 발생하도록 제어한다.The present invention relates to a multi-bit data output buffer of a semiconductor circuit that can make a small difference in operating a plurality of data output buffers, thereby reducing the noise of the data output by reducing the value of the instantaneous peak current and at the same time reducing the power consumption. The present invention outputs a plurality of data values identical to the input data values in response to input data, its inverted data and data output enable signals, and a control signal for controlling the plurality of data output buffers to be sequentially driven with a predetermined time delay. Data output buffers are provided to control the plurality of data output buffers to sequentially generate a data output by a predetermined time delay.
Description
본 고안은 반도체 회로의 데이터 출력 버퍼에 관한 것으로서, 특히 멀티 비트 구성의 반도체 메모리장치에서 다수개의 데이터 출력 버퍼들을 순차적으로 제어하여 버퍼들간에 발생하는 전류 소모 및 노이즈 영향을 개선하기 위한 반도체 회로의 멀티 비트 데이터 출력 버퍼에 관한 것이다.The present invention relates to a data output buffer of a semiconductor circuit, and in particular, to control a plurality of data output buffers sequentially in a semiconductor memory device having a multi-bit configuration to improve the current consumption and noise effects generated between the buffers. Bit data output buffer.
종래 DRAM은 ×4, ×8, ×16등의 비트 구성을 갖고 있으며 최근 MML(Memory Merged Logic)과 같이 높은 데이터 대역폭을 갖는 DRAM에서는 높은 데이터 대역폭(data bandwidth)으로 가면서 비트의 구성을 ×64, ×128, ×256, ×512까지 확장하고 있다.Conventional DRAMs have bit configurations such as × 4, × 8, and × 16. In DRAMs with a high data bandwidth, such as MML (Memory Merged Logic), DRAMs have a higher data bandwidth as 64 bits, It extends to x128, x256, and x512.
이렇게 DRAM이 대용량화되어가고 있는 추세에 따라 내부의 데이터 출력 버퍼 또한 데이터 출력 버퍼의 수가 증가되고 있다.As DRAMs become larger, the number of internal data output buffers also increases.
도 1은 종래 기술에 의한 데이터 출력 버퍼를 나타낸 회로도로서, 이는 입력 데이터(io), 그의 반전 데이터(iob)와 데이터 출력 인에이블 신호(doe)를 입력받아서 이를 논리 조합하여 출력부(14)의 트랜지스터에 구동신호를 발생하는 구동신호 발생부(12)와, 구동신호 발생부(12)의 신호에 응답하여 출력신호(dout)로서 풀업 전압을 인가하거나 풀단운 전압을 인가하도록 스위칭되는 풀업 트랜지스터(P1)와 풀다운 트랜지스터(N1)를 갖는 출력부(14)로 구성된다.1 is a circuit diagram illustrating a data output buffer according to the prior art, which receives input data io, its inversion data iob, and a data output enable signal doe and logically combines them to output the output unit 14. A drive signal generator 12 for generating a drive signal to the transistor, and a pull-up transistor switched to apply a pull-up voltage or a pull-down voltage as an output signal dout in response to a signal from the drive signal generator 12; P1) and an output unit 14 having a pull-down transistor N1.
좀 더 상세하게, 상기 구동신호 발생부(12)는 반전 입력 데이터(iob)를 반전하는 제 1인버터(Inv1), 입력 데이터(iob)를 버퍼링하는 제 2 및 제 3인버터들(Inv2,Inv3)과, 데이터 출력 인에이블 신호(doe)를 입력받아서 이를 버퍼링하는 제 4 및 제 5인버터들(Inv4,Inv5)과, 상기 제 1 및 제 5인버터(Inv1,Inv5)의 신호를 부정 논리곱하는 낸드게이트(NAND1)와, 상기 제 3 및 제 4인버터(Inv3,Inv4)의 신호를 부정 논리합하는 노어게이트(NOR1)로 구성된다.More specifically, the driving signal generator 12 may include a first inverter Inv1 for inverting the inverted input data iob and second and third inverters Inv2 and Inv3 for buffering the input data iob. And a NAND gate that negatively multiplies the signals of the first and fifth inverters Inv4 and Inv5 by receiving the data output enable signal doe and buffers the first and fifth inverters Inv5 and Inv5. NAND1 and a NOR gate NOR1 that negates and ORs the signals of the third and fourth inverters Inv3 and Inv4.
그리고, 상기 출력부(14)의 풀업 트랜지스터(P1)는 P형 모스 트랜지스터인 반면에, 풀다운 트랜지스터(N1)는 N형 모스 트랜지스터이다.The pull-up transistor P1 of the output unit 14 is a P-type MOS transistor, while the pull-down transistor N1 is an N-type MOS transistor.
상기와 같이 구성된 종래 데이터 출력 버퍼는 데이터 출력 인에이블 신호(doe)가 하이레벨로 인가되면 동작하게 되는데, 우선 입력 데이터(io)값이 하이레벨이고 그의 반전 데이터(iob)값이 로우레벨이면 구동신호 발생부(12)의 낸드게이트(NAND1)를 통해서 로우레벨이 출력되고 노어게이트(NOR1)를 통해서도 로우레벨이 출력된다. 이에 출력부(14)의 풀업 트랜지스터(P1)는 턴온되는 반면에 풀다운 트랜지스터(N1)는 턴오프되어 출력 데이터(dout)는 하이레벨의 값을 갖는다.The conventional data output buffer configured as described above operates when the data output enable signal doe is applied at a high level. First, the input data io is driven when the value of the input data io is high and its inversion data iob is low. The low level is output through the NAND gate NAND1 of the signal generator 12, and the low level is also output through the NOR gate NOR1. Accordingly, the pull-up transistor P1 of the output unit 14 is turned on, while the pull-down transistor N1 is turned off so that the output data dout has a high level value.
반면에, 출력 데이터 버퍼는 데이터 출력 인에이블 신호(doe)가 계속 하이레벨로 인가된 상태에서 입력 데이터(io)값이 로우레벨로 천이하고 그의 반전 데이터(iob)값도 하이레벨로 천이하면 구동신호 발생부(12)의 낸드게이트(NAND1)를 통해서 하이레벨이 출력되고 노어게이트(NOR1)를 통해서도 하이레벨이 출력된다. 이에 출력부(14)의 풀업 트랜지스터(P1)는 턴오프되는 반면에 풀다운 트랜지스터(N1)는 턴온되어 출력 데이터(dout)는 로우레벨의 값을 갖는다.On the other hand, the output data buffer is driven when the input data io transitions to a low level while the data output enable signal doe is continuously applied at a high level, and its inversion data iob also transitions to a high level. The high level is output through the NAND gate NAND1 of the signal generator 12, and the high level is also output through the NOR gate NOR1. Accordingly, the pull-up transistor P1 of the output unit 14 is turned off while the pull-down transistor N1 is turned on so that the output data dout has a low level value.
도 2는 통상적인 멀티 비트의 데이터 출력 버퍼를 나타낸 일 실시예의 회로 블럭도로서, 특히 이는 ×256 DRAM의 데이터 출력 버퍼들을 나타낸 것이다. 여기서, 제 1 내지 제 8데이터 출력 버퍼들은 모두 도 1에 도시된 데이터 출력 버퍼와 동일한 구성으로 이루진다.Figure 2 is a circuit block diagram of one embodiment showing a typical multi-bit data output buffer, in particular it shows data output buffers of x256 DRAM. Here, the first to eighth data output buffers all have the same configuration as the data output buffer shown in FIG. 1.
이와 같이 구성된 ×256 DRAM의 데이터 출력 버퍼들(10)은 데이터 출력 명령시 동시에 동작하게 되는데, 이 경우, 출력 버퍼들(10)에는 큰 전류가 전원으로부터 흐르게 된다. 이에 따라, 패키지단자로부터 DRAM 내부 배선까지의 경로를 통한 기생 인덕턴스 성분에 의해 기전력이 발생하며 이것과 내부의 기생 커패시턴스가 결합하여 출력 데이터 파형이 발진하게 된다. 결국, DRAM의 대용량화에 따라 출력 버퍼들의 수가 늘어날 수록 출력 버퍼들이 동시에 동작하는데 소모되는 전류 또한 커져서 정확한 데이터를 얻는데 시간이 지연될 뿐만 아니라 출력 데이터에도 잡음이 발생하는 등의 여러 가지 문제점을 야기시킨다.The data output buffers 10 of the x256 DRAM configured as described above operate simultaneously at the time of the data output command. In this case, a large current flows from the power supply to the output buffers 10. Accordingly, the electromotive force is generated by the parasitic inductance component through the path from the package terminal to the DRAM internal wiring, and the parasitic capacitance is combined with the internal data to oscillate the output data waveform. As a result, as the capacity of DRAM increases, the number of output buffers increases, and the current consumed by the output buffers simultaneously increases, resulting in various problems such as delay in obtaining accurate data and noise in the output data.
본 고안의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 멀티-비트의 데이터 출력 버퍼들이 각각 동작하는데 미소한 차이를 두어 순간 피크 전류의 값을 줄이므로써 출력 데이터의 잡음 발생을 줄이면서 동시에 전력 소모도 줄일 수 있는 반도체 회로의 멀티 비트 데이터 출력 버퍼를 제공함에 있다.The purpose of the present invention is to reduce the noise of the output data by reducing the value of the instantaneous peak current by making a slight difference in the operation of the multi-bit data output buffers to solve the problems of the prior art as described above. The present invention provides a multi-bit data output buffer of a semiconductor circuit that can reduce power consumption.
도 1은 종래 기술에 의한 데이터 출력 버퍼를 나타낸 회로도,1 is a circuit diagram showing a data output buffer according to the prior art;
도 2는 통상적인 멀티 비트의 데이터 출력 버퍼를 나타낸 일 실시예의 회로 블럭도,Figure 2 is a circuit block diagram of one embodiment showing a typical multi-bit data output buffer;
도 3은 본 고안에 따른 데이터 출력 버퍼를 나타낸 회로도,3 is a circuit diagram showing a data output buffer according to the present invention;
도 4는 본 고안에 따른 멀티 비트의 데이터 출력 버퍼를 나타낸 일 실시예의 회로 블럭도.Figure 4 is a circuit block diagram of one embodiment showing a multi-bit data output buffer according to the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
102 : 제 1구동신호 발생부 104 : 지연기102: first driving signal generator 104: delay
106 : 제 2구동신호 발생부 108 : 출력부106: second drive signal generator 108: output unit
상기 목적을 달성하기 위하여 본 고안은 반도체회로에서 멀티 비트의 데이터를 출력하기 위한 다수개의 데이터 출력 버퍼에 있어서, 입력 데이터, 그의 반전 데이터와 데이터 출력 인에이블 신호 및 다수개의 데이터 출력 버퍼들이 순차적으로 소정 시간 지연을 두고 구동되도록 제어하는 제어신호에 응답하여 입력 데이터 값과 동일한 출력 데이터를 출력하는 다수개의 데이터 출력 버퍼들을 구비하며, 상호 이웃하는 데이터 출력 버퍼들 중에서 전단의 출력 버퍼를 통해서 출력된 소정 시간 지연 인에이블신호가 후단의 출력 버퍼의 제어신호 입력 단자에 입력되어 다수개의 데이터 출력 버퍼들의 동작을 순차적으로 소정 시간 지연시키며 최종단의 출력 단자에는 출력 버퍼의 소정 시간 지연 동작을 종료시키는 신호가 출력되는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a plurality of data output buffers for outputting multi-bit data in a semiconductor circuit, wherein input data, its inverted data and data output enable signal, and a plurality of data output buffers are sequentially designated. It has a plurality of data output buffers for outputting the same output data as the input data value in response to the control signal to be driven with a time delay, a predetermined time output through the output buffer of the previous stage among the neighboring data output buffers The delay enable signal is input to the control signal input terminal of the output buffer of the subsequent stage to sequentially delay the operation of the plurality of data output buffers for a predetermined time, and a signal for terminating the predetermined time delay operation of the output buffer is output to the output terminal of the final stage. It is characterized by.
본 고안에 따른 반도체 회로의 멀티 비트 출력 버퍼에 있어서, 데이터 출력 버퍼 각각은 입력 데이터, 그의 반전 데이터와 데이터 출력 인에이블 신호를 입력 받아서 다수개의 인버터들과 논리 게이트를 통해서 이 신호들이 논리 조합되어 출력부의 작은 트랜지스터들에 구동신호를 발생하는 제 1구동신호 발생부와, 출력 단자에 풀업 전압을 인가하도록 작은 크기와 큰 크기의 P형 트랜지스터들이 드레인 및 소스가 서로 마주 보도록 연결되어 있으며, 역시 출력 단자에 풀다운 전압을 인가하도록 작은 크기와 큰 크기의 N형 트랜지스터들이 서로 드레인 및 소스가 마주 보도록 연결되어 있는 출력부와, 제어신호를 입력받아 이를 소정 시간 지연해서 다음 단의 출력 버퍼에 공급되는 소정 시간 지연 인에이블신호를 출력하는 지연기와, 지연기 및 구동신호 발생부의 출력을 입력받아서 이를 논리 조합하여 출력부의 큰 크기의 P형 및 N형 트랜지스터의 게이트에 각각 구동신호를 발생하는 제 2구동신호 발생부를 구비하는 것을 특징으로 한다.In the multi-bit output buffer of the semiconductor circuit according to the present invention, each of the data output buffer receives the input data, its inverted data and the data output enable signal, and these signals are logically combined and output through a plurality of inverters and logic gates. The first driving signal generator for generating a driving signal to the negative small transistors and the small and large P-type transistors are connected so that the drain and the source face each other so as to apply a pull-up voltage to the output terminal. N-type transistors of small size and large size are connected to each other so that drain and source face each other and the control signal is delayed for a predetermined time and supplied to the next stage output buffer to apply a pull-down voltage to each other. A delay unit for outputting a delay enable signal, a delay unit, and a drive signal Receiving input the output of the logic caused by this combination is characterized in that it comprises a second drive signal generator for generating a drive signal to each of the output parts of large size P-type and N-type transistor gate.
이하, 첨부한 도면을 참조하여 본 고안의 바람직한 실시예에 대해 상세하게 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3은 본 고안에 따른 데이터 출력 버퍼를 나타낸 회로도로서, 이를 참조하면 본 고안의 데이터 출력 버퍼는 입력 데이터(io), 그의 반전 데이터(iob)와 데이터 출력 인에이블 신호(doe)를 입력받아서 이를 논리 조합하여 출력부(108)의 작은 트랜지스터들(P10,N10)에 구동신호(a,c)를 발생하는 제 1구동신호 발생부(102)와, 출력 단자에 풀다운 전압을 인가하도록 작은 크기와 큰 크기의 P형 트랜지스터들(P10,P11)이 드레인 및 소스가 서로 마주 보도록 연결되어 있으며, 역시 출력 단자에 풀업 전압을 인가하도록 작은 크기와 큰 크기의 N형 트랜지스터들(N10,N11)이 서로 드레인 및 소스가 마주 보도록 연결되어 있는 출력부(108)와, 제어신호(doe_s)를 입력받아 이를 소정 시간 지연해서 다음 단의 출력 버퍼에 공급되는 소정 시간 지연 인에이블신호(doe_e)를 출력하는 지연기(104)와, 지연기(104) 및 제 1구동신호 발생부(102)의 출력을 입력받아서 이를 논리 조합하여 출력부(108)의 큰 크기의 P형 및 N형 트랜지스터(P11,N11)의 게이트에 각각 구동신호(d,b)를 발생하는 제 2구동신호 발생부(106)로 구성된다.3 is a circuit diagram illustrating a data output buffer according to the present invention. Referring to this, the data output buffer according to the present invention receives input data io, its inversion data iob, and a data output enable signal doe. The first driving signal generator 102 generates the driving signals a and c in the small transistors P10 and N10 of the output unit 108 by logic combination, and the small size to apply a pulldown voltage to the output terminal. Large sized P-type transistors P10 and P11 are connected so that drain and source face each other, and small and large sized N-type transistors N10 and N11 are also connected to each other to apply a pull-up voltage to an output terminal. Delay for receiving the output unit 108 and the control signal doe_s connected so that the drain and the source face each other and delaying the predetermined time for outputting the predetermined time delay enable signal doe_e supplied to the next stage output buffer. Group 104, the outputs of the delay unit 104 and the first drive signal generator 102, and the logic combination thereof, and the large sized P-type and N-type transistors P11 and N11 of the output unit 108. And a second drive signal generator 106 for generating drive signals d and b at the gates of the gates.
좀 더 상세하게, 상기 제 1구동신호 발생부(102)는 반전 입력 데이터(iob)를 반전하는 제 1인버터(Inv10), 입력 데이터(iob)를 버퍼링하는 제 2 및 제 3인버터들(Inv11,Inv12)과, 데이터 출력 인에이블 신호(doe)를 입력받아서 이를 버퍼링하는 제 4 및 제 5인버터들(Inv13,Inv14)과, 상기 제 1 및 제 5인버터(Inv10,Inv14)의 신호를 부정 논리곱하는 제 1낸드게이트(NAND10)와, 상기 제 3 및 제 4인버터(Inv12,Inv13)의 신호를 부정 논리합하는 제 1노어게이트(NOR10)로 구성된다.In more detail, the first driving signal generator 102 may include a first inverter Inv10 that inverts the inverted input data iob, and second and third inverters Inv11 that buffer the input data iob. Inv12, the fourth and fifth inverters Inv13 and Inv14 that receive and buffer the data output enable signal doe, and negatively multiply the signals of the first and fifth inverters Inv10 and Inv14. The first NAND gate NAND10 and the first NOR gate NOR10 that negatively OR the signals of the third and fourth inverters Inv12 and Inv13 are configured.
그리고, 상기 지연기(104)는 일렬로 연결된 두 개의 인버터들(Inv15,Inv16)로 구성된다.The delay unit 104 is composed of two inverters Inv15 and Inv16 connected in series.
상기 제 2구동신호 발생부(106)는 상기 제 1구동신호 발생부(102)의 제 1낸드게이트(NAND10)의 출력을 반전하는 인버터(Inv18)와, 제 1노어게이트(NOR10)의 출력을 반전하는 인버터(Inv17)와, 상기 지연기(104)의 인버터 Inv15와 상기 Inv18의 출력을 부정 논리합하는 제 2노어게이트(NOR11)와, 상기 지연기(104)의 인버터 Inv16와 상기 Inv17의 출력을 부정 논리곱하는 제 2낸드게이트(NAND11)로 구성된다.The second drive signal generator 106 may output an inverter Inv18 for inverting the output of the first NAND gate NAND10 of the first drive signal generator 102 and an output of the first north gate NOR10. Inverter Inv17 to be inverted, a second NOR11 NOR11 that negates the outputs of Inv15 and Inv18 of the delayer 104, and Inverter Inv16 and the output of Inv17 of the delayer 104. The negative AND is composed of the second NAND gate NAND11.
상기 출력부(108)는 출력 단자에 풀업 전압을 인가하도록 작은 크기와 큰 크기의 P형 트랜지스터들(P10,P11)이 드레인 및 소스가 서로 마주 보도록 연결되어 있으며, 상기 P형 트랜지스터들(P10,P11)의 공통 소스에 전원 전압 단자가 연결되어 있다. 또한, 출력부(108)는 출력단자에 풀다운 전압을 인가하도록 작은 크기와 큰 크기의 N형 트랜지스터들(N10,N11)이 서로 드레인 및 소스가 마주 보도록 연결되어 있으며, 상기 N형 트랜지스터들(N10,N11)의 공통 소스에 접지 전압 단자가 연결되어 있다.The output unit 108 is connected to the small and large P-type transistors P10 and P11 so that the drain and the source face each other to apply a pull-up voltage to the output terminal. The P-type transistors P10, A power supply voltage terminal is connected to the common source of P11). In addition, the output unit 108 is connected to the small and large N-type transistors N10 and N11 so that drain and source face each other so as to apply a pull-down voltage to the output terminal, and the N-type transistors N10. The ground voltage terminal is connected to the common source of N11).
상기와 같이 구성된 본 고안에 따른 반도체 장치의 데이터 출력 버퍼의 동작은 다음과 같다.The operation of the data output buffer of the semiconductor device according to the present invention configured as described above is as follows.
우선, 데이터 출력 인에이블 신호(doe)가 하이레벨로 인가되면 데이터 출력 버퍼는 동작하게 되는데, 입력 데이터(io)값이 하이레벨이고 그의 반전 데이터(iob)값이 로우레벨로 입력되면 제 1구동신호 발생부(102)는 제 1낸드게이트(NAND10)를 통해서 로우레벨의 신호(a)를 출력하고 제 1노어게이트(NOR10)를 통해서도 로우레벨의 신호(c)를 출력한다. 이에 출력부(14)의 풀업 소자인 크기가 작은 P10 트랜지스터는 턴온되고, 풀다운 소자인 크기가 작은 N10는 턴오프되어 출력 단자에 출력되는 데이터(dout)가 하이레벨의 값을 갖는다.First, when the data output enable signal doe is applied at a high level, the data output buffer is operated. When the input data io is high level and its inverted data iob is input at low level, the first drive is performed. The signal generator 102 outputs a low level signal a through the first NAND gate NAND10 and also outputs a low level signal c through the first north gate NOR10. Accordingly, the small P10 transistor, which is a pull-up element of the output unit 14, is turned on, and the small N10, which is a pull-down element, is turned off, and the data dout output to the output terminal has a high level value.
이때, 지연기(104)는 제어신호(doe_s)가 하이레벨일 경우 이를 소정 시간 지연해서 다음 단의 출력 버퍼에 공급되는 소정 시간 지연 인에이블신호(doe_e)를 출력하고, 제 2구동신호 발생부(106)는 제 1구동신호 발생부(102)의 a신호를 입력받아서 인버터(Inv18)를 통해 이를 반전한 후에 제 2노어게이트(NOR11)로 입력하고, 이에 제2노어게이트(NOR11)의 출력(b)은 로우레벨이 된다. 또한, 제 2구동신호 발생부(106)의 제 2낸드게이트(NAND11)는 지연기(104)의 인버터 Inv16와 제 1구동신호 발생부(102)의 c신호를 입력받아서 이를 반전하는 Inv17의 출력을 부정 논리곱하여 로우레벨의 신호(d)를 출력한다.At this time, the delay unit 104 delays a predetermined time when the control signal doe_s is at a high level, outputs a predetermined time delay enable signal doe_e supplied to an output buffer of the next stage, and the second drive signal generator. The input unit 106 receives the a signal of the first driving signal generator 102, inverts it through the inverter Inv18, and then inputs it to the second NOR gate NOR11, thereby outputting the second NOR gate NOR11. (b) becomes a low level. In addition, the second NAND gate NAND11 of the second driving signal generator 106 receives the inverter Inv16 of the delay unit 104 and the c signal of the first driving signal generator 102 and inverts the output of Inv17. Is negative AND to output a low level signal (d).
그러면, 상기 출력부(14)의 풀업 소자인 크기가 큰 P11 트랜지스터도 턴온되고, 풀다운 소자인 크기가 큰 N11도 턴오프되기 때문에 이미 턴온되어 있는 P10과 P11이 함께 구동되어 출력 단자에 출력되는 데이터(dout)를 하이레벨로 풀업시키기 위한 구동 능력이 크게 향상된다.Then, the large P11 transistor, which is a pull-up element of the output unit 14, is also turned on, and the large N11, which is a pull-down element, is also turned off, so that P10 and P11, which are already turned on, are driven together and output to the output terminal. The driving ability to pull up dout to a high level is greatly improved.
반면에, 출력 데이터 버퍼는 데이터 출력 인에이블 신호(doe)가 계속 하이레벨로 인가된 상태에서 입력 데이터(io)값이 로우레벨로 천이하고 그의 반전 데이터(iob)값도 하이레벨로 천이하면 제 1구동신호 발생부(102)는 제 1낸드게이트(NAND10)를 통해서 하이레벨의 신호(a)를 출력하고 제 1노어게이트(NOR10)를 통해서도 하이레벨의 신호(c)를 출력한다. 이에 출력부(14)의 P10 트랜지스터는 턴오프되는 반면에 N10 트랜지스터는 턴온되어 출력 데이터(dout)를 로우레벨로 풀다운 시킨다.On the other hand, if the input data io transitions to a low level while the data output enable signal doe is continuously applied at a high level, the output data buffer shifts to a high level. The first driving signal generator 102 outputs a high level signal a through the first NAND gate NAND10 and also outputs a high level signal c through the first north gate NOR10. Accordingly, the P10 transistor of the output unit 14 is turned off while the N10 transistor is turned on to pull down the output data dout to a low level.
이와 동시에, 제어신호(doe_s)가 계속 하이레벨일 경우 제 2구동신호 발생부(106)는 제 2노어게이트(NOR11)를 통해서 하이레벨의 신호(b)를 출력하고, 제 2낸드게이트(NAND11)를 통해서 하이레벨의 신호(d)를 출력한다. 그러면, 출력부(108)의 풀업 소자인 크기가 큰 P11 트랜지스터는 턴오프되며, 풀다운 소자인 크기가 큰 N11는 턴온되기 때문에 이미 턴온되어 있는 N10과 N11이 함께 구동되어 출력 단자에 출력되는 데이터(dout)를 로우레벨로 풀다운시키기 위한 구동 능력이 크게 향상된다.At the same time, when the control signal doe_s continues to be at the high level, the second driving signal generator 106 outputs the high level signal b through the second north gate NOR11 and the second NAND gate NAND11. Outputs a high level signal (d) through; Then, the large P11 transistor, which is a pull-up element of the output unit 108, is turned off, and the large N11, which is a pull-down element, is turned on, so that N10 and N11, which are already turned on, are driven together and output to the output terminal ( The driving ability to pull down the dout to a low level is greatly improved.
그러므로, 본 고안에 따른 데이터 출력 버퍼는 제 1구동신호 발생부(102)의 신호에 따라 출력부(108)에서 작은 크기를 갖는 P10 또는 N10이 턴온되어 데이터 출력값을 내보내는데 상대적으로 약하게 구동되다가 제어신호(doe_s)가 인에이블되면 제 2구동신호 발생부(106)의 출력에 의해 출력부(108)의 큰 크기의 P11 또는 N11이 턴온되어 작은 크기의 트랜지스터와 함께 구동하면서 출력 드라이브 능력을 높여서 출력 버퍼의 동작시 순간적으로 큰 전류가 흐르는 것을 방지한다.Therefore, the data output buffer according to the present invention is relatively weakly driven when P10 or N10 having a small size is turned on at the output unit 108 in response to the signal of the first driving signal generator 102 to output the data output value. When the signal doe_s is enabled, a large P11 or N11 of the output unit 108 is turned on by the output of the second driving signal generator 106 to drive the small drive with a small transistor to increase the output drive capability and output the output. It prevents instantaneous large current from flowing during the operation of the buffer.
도 4는 본 고안에 따른 멀티 비트의 데이터 출력 버퍼를 나타낸 회로 블럭도로서, 특히 이는 ×256 DRAM의 데이터 출력 버퍼들을 나타낸 것이다. 여기서, 제 1 내지 제 8데이터 출력 버퍼들은 모두 도 1에 도시된 데이터 출력 버퍼와 동일한 구성으로 이루진다.Fig. 4 is a circuit block diagram showing a multi-bit data output buffer according to the present invention, in particular it shows data output buffers of x256 DRAM. Here, the first to eighth data output buffers all have the same configuration as the data output buffer shown in FIG. 1.
상기와 같은 ×256 DRAM의 데이터 출력 버퍼들(100)은 데이터 출력 명령시doe신호에 의해 인에이블되어 도 3에 도시된 출력부의 작은 크기의 트랜지스터를 구동시키고, 소정의 시간 지연을 두고 별도의 제어신호(doe_s)에 의해 출력부의 큰 크기의 트랜지스터를 구동시킴에 따라 출력 단자에 데이터를 출력한다.The data output buffers 100 of the x256 DRAM are enabled by the doe signal at the time of the data output command to drive the transistor of the small size of the output unit shown in FIG. 3, and have separate control with a predetermined time delay. The large data transistor is driven by the signal doe_s to output data to the output terminal.
그리고, 다수개의 데이터 출력 버퍼들(100)은 각각 doe_s신호를 받아서 내부의 지연기를 통해 소정의 지연시간을 갖는 doe_e라는 지연 인에이블신호를 만들어서 다음 버퍼의 doe_s단자에 순차적으로 연결해서 버퍼들 사이에 지연시간을 준다. 또한,최선단인 제 1출력 버퍼의 제어신호(doe_s) 단자에는 데이터 출력 인에이블 신호(doe_e)가 연결되는 반면에, 최종단인 제 8출력 버퍼의 출력 단자중 doe_e에는 출력 버퍼의 소정 시간 지연 동작을 종료시키는 신호(doe_de)가 출력된다.The plurality of data output buffers 100 respectively receive a doe_s signal and make a delay enable signal called doe_e having a predetermined delay time through an internal delayer, and sequentially connect the doe_s terminal of the next buffer to each other. Give a delay. In addition, while the data output enable signal doe_e is connected to the control signal doe_s terminal of the first output buffer at the uppermost end, a predetermined time delay of the output buffer is applied to doe_e of the output terminal of the eighth output buffer at the last end. A signal doe_de for terminating the operation is output.
이에 따라, 본 고안은 멀티 비트의 데이터 출력 버퍼들(100)을 통해서 데이터 출력시 다수개의 데이터 출력 버퍼들이 순차적으로 소정 시간 지연을 두고 구동되어 데이터들을 출력하게 되므로 전체 데이터 출력 버퍼들을 통해서 순간적으로 큰 전류가 인가되는 것을 방지할 수 있다.Accordingly, in the present invention, when a plurality of data output buffers are sequentially driven with a predetermined time delay when outputting data through the multi-bit data output buffers 100, the data are instantaneously large through the entire data output buffers. It is possible to prevent the current from being applied.
상기한 바와 같이 본 고안은 메모리의 대용량화 추세에 따라 데이터 출력 버퍼의 수도 증가함에 따라 MML과 같이 높은 데이터 대역폭을 갖는 반도체소자들에서 동시에 데이터 출력 버퍼들을 구동시키지 않고 순차적으로 출력 버퍼들을 구동시킴으로써 전체 데이터 출력 버퍼에 동시에 인가되는 전력 소모를 줄인다. 그 결과, 본 발명은 다수개의 버퍼들로 인가되는 순간적인 피크 전류가 감소하게 되어 정확한 데이터 출력을 얻는데 걸리는 시간이 빨라지며 출력 데이터에 발생하는 잡음을 최소화할 수 있는 장점이 있다.As described above, according to the present invention, as the number of data output buffers increases with increasing memory capacity, the entire data is sequentially driven by driving the output buffers sequentially without driving the data output buffers in semiconductor devices having a high data bandwidth such as MML. Reduce the power consumption applied to the output buffer at the same time. As a result, the present invention has the advantage that the instantaneous peak current applied to the plurality of buffers is reduced, so that the time taken to obtain an accurate data output is shortened and the noise generated in the output data can be minimized.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019990006155U KR200252132Y1 (en) | 1999-04-15 | 1999-04-15 | multi-bit DQ buffer of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019990006155U KR200252132Y1 (en) | 1999-04-15 | 1999-04-15 | multi-bit DQ buffer of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000019551U true KR20000019551U (en) | 2000-11-15 |
| KR200252132Y1 KR200252132Y1 (en) | 2001-11-16 |
Family
ID=54761654
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019990006155U KR200252132Y1 (en) | 1999-04-15 | 1999-04-15 | multi-bit DQ buffer of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR200252132Y1 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100346948B1 (en) * | 1999-06-28 | 2002-07-31 | 주식회사 하이닉스반도체 | CMOS output buffer |
| KR20030002505A (en) * | 2001-06-29 | 2003-01-09 | 삼성전자 주식회사 | Variable strength data output driver |
| KR100411023B1 (en) * | 2001-06-27 | 2003-12-12 | 주식회사 하이닉스반도체 | Output circuit |
| KR100712998B1 (en) * | 2005-10-06 | 2007-05-02 | 주식회사 하이닉스반도체 | Buffer |
-
1999
- 1999-04-15 KR KR2019990006155U patent/KR200252132Y1/en not_active IP Right Cessation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100346948B1 (en) * | 1999-06-28 | 2002-07-31 | 주식회사 하이닉스반도체 | CMOS output buffer |
| KR100411023B1 (en) * | 2001-06-27 | 2003-12-12 | 주식회사 하이닉스반도체 | Output circuit |
| KR20030002505A (en) * | 2001-06-29 | 2003-01-09 | 삼성전자 주식회사 | Variable strength data output driver |
| KR100712998B1 (en) * | 2005-10-06 | 2007-05-02 | 주식회사 하이닉스반도체 | Buffer |
Also Published As
| Publication number | Publication date |
|---|---|
| KR200252132Y1 (en) | 2001-11-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100406543B1 (en) | Pipe-latch control circuit in synchronous memory | |
| KR20050059950A (en) | Refresh controller with low peak current | |
| KR100474755B1 (en) | Output circuit | |
| JPH0714386A (en) | Data output buffer of semiconductor integrated circuit | |
| JP3953691B2 (en) | Integrated circuit and synchronous semiconductor memory device | |
| KR100284985B1 (en) | An integrated circuit having enable control circuitry | |
| US6870776B2 (en) | Data output circuit in combined SDR/DDR semiconductor memory device | |
| US7142021B2 (en) | Data inversion circuits having a bypass mode of operation and methods of operating the same | |
| KR200252132Y1 (en) | multi-bit DQ buffer of semiconductor device | |
| JP3867218B2 (en) | Sense amplifier enable signal generation circuit for semiconductor memory device | |
| JPH0389624A (en) | Semiconductor integrated circuit | |
| KR100247472B1 (en) | Semiconductor memory device | |
| JPH03223918A (en) | Output circuit | |
| KR20030001964A (en) | Data output buffer | |
| KR970004057B1 (en) | Input buffer | |
| KR100304968B1 (en) | Word line driver | |
| JP2538628B2 (en) | Semiconductor integrated circuit | |
| KR100295655B1 (en) | Output driving circuit for semiconductor memory | |
| KR20000045903A (en) | Data output buffer of output speed compensating type | |
| KR100243020B1 (en) | Output buffer circuit | |
| KR200193597Y1 (en) | An apparatus for detecting a transition | |
| KR100232207B1 (en) | Data output buffer | |
| US5734271A (en) | Wideband power driver with separate setting delays of leading and trailing edges | |
| KR0172514B1 (en) | Fast output buffer | |
| KR100411023B1 (en) | Output circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| REGI | Registration of establishment | ||
| FPAY | Annual fee payment |
Payment date: 20050923 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |