KR20000018500A - Power on reset circuit - Google Patents

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Abstract

PURPOSE: A power on reset circuit is provided to reduce the lay-out area and to reset a chip when a power supply voltage goes up. CONSTITUTION: A power on reset circuit includes a load unit(10), a pulse generation circuit (20), a delay circuit(30) and a combination circuit(40). The load unit receives a power supply voltage gradually rising and delays the rising of the power supply voltage. The pulse generation circuit outputs a pulse signal having a predetermined pulse width when an output voltage of the load unit goes up to a predetermined voltage level. The delay circuit delays the pulse signal. The combination circuit combines pulse signals output from the pulse generation circuit and the delay circuit and outputs a reset signal having a pulse width less than those of the pulse signals.

Description

파워 온 리셋 회로(POWER ON RESET CIRCUIT)POWER ON RESET CIRCUIT

본 발명은 반도체 장치(semiconductor device)에 관한 것으로서, 구체적으로는 반도체 장치에서 소모되는 저류를 줄이기 위한 파워 온 리셋(power on reset) 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a power on reset circuit for reducing storage consumed in a semiconductor device.

최근에는 반도체 장치의 집적화와 경박화의 추세에 따라 상기 반도체 장치에서 사용되는 전력도 작아지는 추세이다. 이러한 추세에 따라 상기 반도체 장치에 전원 전압이 공급된 후, 일정한 구간동안 상기 반도체 장치에 리셋 신호를 공급하는 파워 온 리셋 회로가 등장하게 되었다. 상기 반도체 장치는 상기 전원 전압이 소정의 전압 레벨 이상일 때, 정상적으로 동작되므로 상기 파워 온 리셋 회로는 상기 반도체 장치의 전력 소모를 줄이는데 큰 역할을 한다고 할 수 있다. 그런데, 기존에는 칩(chip)의 스탑 전류(stop current)에 전혀 영향을 주지 않으면서 리셋(reset)을 걸어주기 위한 회로가 없었으며, 또한 큰 레이 아웃의 면적을 차지하는 문제점이 발생한다.Recently, the power used in the semiconductor device also decreases with the trend of integration and lightening of the semiconductor device. According to this trend, a power-on reset circuit has been introduced that supplies a reset signal to the semiconductor device for a predetermined period after a power supply voltage is supplied to the semiconductor device. Since the semiconductor device operates normally when the power supply voltage is higher than or equal to a predetermined voltage level, the power on reset circuit may play a significant role in reducing power consumption of the semiconductor device. However, conventionally, there is no circuit for resetting without affecting the stop current of the chip at all, and a problem of occupying a large layout area occurs.

따라서 본 발명의 목적은 작은 레이 아웃 면적을 가지면서 전원 전압 상승시 리셋을 걸어주는 파워 온 리셋 회로를 제공하는 것이다.It is therefore an object of the present invention to provide a power-on reset circuit that has a small layout area and resets when the power supply voltage rises.

도 1은 본 발명에 따른 파워 온 리셋 회로의 상세 회로도 및;1 is a detailed circuit diagram of a power on reset circuit according to the present invention;

도 2는 도 1의 파워 온 리셋 회로의 동작을 보여주는 파형도이다.FIG. 2 is a waveform diagram illustrating an operation of the power on reset circuit of FIG. 1.

*도면의 주요 부분에 대한 부호 설명* Explanation of symbols on the main parts of the drawings

10 : 로드 회로 20 : 펄스 발생 회로10: load circuit 20: pulse generator circuit

30 : 지연 회로 40 : 오어 게이트30: delay circuit 40: or gate

(구성)(Configuration)

상술한 바와 같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 파워 온 리셋 회로는 단계적으로 상승되는 전원 전압을 받아들여서, 상기 전원 전압의 상승을 지연시키는 로드 수단과; 상기 로드 수단으로부터의 상기 전압이 소정의 전압 레벨에 다다르면, 소정의 펄스 폭을 가지는 펄스 신호를 출력하는 펄스 발생 회로와; 상기 펄스 발생 회로로부터의 상기 펄스 신호를 지연시키는 지연 회로 및; 상기 펄스 발생 회로 및 상기 지연 회로로부터의 상기 펄스 신호들을 조합하여 상기 펄스 신호들보다 작은 펄스 폭을 가지는 리셋 신호를 출력하는 조합 회로를 포함한다.According to one aspect of the present invention for achieving the above object, the power-on reset circuit includes a load means for receiving a power supply voltage that is raised in stages, and delaying the increase of the power supply voltage; A pulse generator circuit for outputting a pulse signal having a predetermined pulse width when the voltage from the load means reaches a predetermined voltage level; A delay circuit for delaying the pulse signal from the pulse generator circuit; And a combination circuit for combining the pulse signals from the pulse generation circuit and the delay circuit to output a reset signal having a pulse width smaller than the pulse signals.

이 실시예에 있어서, 상기 로드 수단은 상기 전원 전압에 연결되는 소오스를 가지는 PMOS 트랜지스터와, 상기 전원 전압 및 상기 PMOS 트랜지스터의 게이트 사이에 형성되는 전류 통로 및 상기 전원 전압에 연결되는 게이트를 가지는 NMOS 트랜지스터 및, 상기 PMOS 트랜지스터의 드레인과 접지 전압의 사이에 연결되는 커패시터를 포함한다.In this embodiment, the load means includes a PMOS transistor having a source connected to the power supply voltage, an NMOS transistor having a current path formed between the power supply voltage and a gate of the PMOS transistor and a gate connected to the power supply voltage. And a capacitor connected between the drain of the PMOS transistor and a ground voltage.

이 실시예에 있어서, 상기 지연 회로는 상기 로드 수단의 출력 단자와 상기 노어 게이트의 사이에 직렬로 연결되는 제 1 및 제 2 인버터들을 포함한다.In this embodiment, the delay circuit comprises first and second inverters connected in series between the output terminal of the load means and the NOR gate.

이 실시예에 있어서, 상기 조합 회로는 오어 게이트를 포함하는 파워 온 리셋 회로In this embodiment, the combination circuit includes a power on reset circuit comprising an or gate.

(작용)(Action)

이와같은 장치에 의해서, 전원 전압이 상승할 때, 상기 전원 전압보다 늦게 상승하는 전압을 발생하여 칩을 리셋시키기 위한 리셋 신호를 발생함으로써, 상기 칩 면적의 큰 증가없이 상기 칩의 전력 소모를 줄일 수 있다.With such a device, when the power supply voltage rises, a voltage rising later than the power supply voltage generates a reset signal for resetting the chip, thereby reducing power consumption of the chip without a large increase in the chip area. have.

(실시예)(Example)

이하 본 발명의 실시예에 따른 참조도면 1에 의거하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to FIG. 1.

도 1을 참조하면, 본 발명의 신규한 파워 온 리셋 회로는 로드 회로(10), 펄스 발생 회로(20), 지연 회로(30) 및 오어 게이트(40)를 포함한다. 상기 로드 회로(10)는 전원 전압(VDD)이 공급되면, 상기 전원 전압보다 낮은 전압 레벨을 가지는 전압(Vd)을 상기 펄스 발생 회로(20)로 공급한다. 상기 펄스 발생 회로(20)는 상기 전압(Vd)이 소정의 전압 레벨에 다다르면, 소정의 펄스 폭을 가지는 펄스 신호(VO)를 발생한다. 상기 지연 회로(30)는 상기 펄스 신호(VO)를 지연시켜 상기 오어 게이트(40)로 공급한다. 상기 오어게이트(40)는 상기 펄스 발생 회로(20) 및 상기 지연 회로(30)로부터의 상기 펄스 신호들(VO, VO1)을 받아들여서 상기 펄스 신호들(VO, VO1)보다 작은 펄스 폭을 가지는 리셋 신호(RESET)를 출력한다.Referring to FIG. 1, the novel power on reset circuit of the present invention includes a load circuit 10, a pulse generation circuit 20, a delay circuit 30, and an or gate 40. When the power supply voltage VDD is supplied, the load circuit 10 supplies a voltage Vd having a voltage level lower than the power supply voltage to the pulse generation circuit 20. When the voltage Vd reaches a predetermined voltage level, the pulse generation circuit 20 generates a pulse signal VO having a predetermined pulse width. The delay circuit 30 delays the pulse signal VO and supplies the delayed signal to the OR gate 40. The or gate 40 receives the pulse signals VO and VO1 from the pulse generation circuit 20 and the delay circuit 30 and has a pulse width smaller than the pulse signals VO and VO1. Output a reset signal (RESET).

도 1은 본 발명에 따른 파워 온 리셋 회로의 구성을 보여주는 상세 회로도이다.1 is a detailed circuit diagram showing the configuration of a power-on reset circuit according to the present invention.

도 1을 참조하면, 파워 온 리셋 회로는 로드 회로(10), 펄스 발생 회로(20), 지연 회로(30) 및 오어 게이트(40)를 포함한다. 상기 로드 회로(10)는 MOS 트랜지스터들(P1, N1) 및 커패시터(C1)를 포함한다. 상기 MOS 트랜지스터(P1)는 전원 전압(VDD)과 상기 커패시터(C1)의 일 단자 사이에 형성되는 전류 통로 및 상기 MOS 트랜지스터(N1)의 소오스에 연결되는 게이트를 가진다. 상기 MOS 트랜지스터(N1)는 상기 전원 전압(VDD)과 상기 MOS 트랜지스터(P1)의 게이트 사이에 형성되는 전류 통로 및 상기 전원 전압(VDD)에 연결되는 게이트를 가진다. 상기 커패시터(C1)의 일 단자는 상기 MOS 트랜지스터(P1)의 드레인에 연결되고 그리고 타 단자는 접지 전압(VSS)에 연결된다.Referring to FIG. 1, the power on reset circuit includes a load circuit 10, a pulse generation circuit 20, a delay circuit 30, and an or gate 40. The load circuit 10 includes MOS transistors P1 and N1 and a capacitor C1. The MOS transistor P1 has a current path formed between a power supply voltage VDD and one terminal of the capacitor C1 and a gate connected to a source of the MOS transistor N1. The MOS transistor N1 has a current path formed between the power supply voltage VDD and the gate of the MOS transistor P1 and a gate connected to the power supply voltage VDD. One terminal of the capacitor C1 is connected to the drain of the MOS transistor P1 and the other terminal is connected to the ground voltage VSS.

상기 펄스 발생 회로(20)는 인버터들(21, 22)을 포함한다. 상기 인버터(21)의 입력 단자는 상기 전원 검지 회로(10)의 상기 MOS 트랜지스터(P1)의 드레인과 상기 커패시터(C1)의 접속점에 연결되고 그리고 출력 단자는 상기 인버터(22)의 입력 단자에 연결된다. 상기 인버터(22)의 입력 단자는 상기 인버터(21)의 출력 단자에 연결되고 그리고 출력 단자는 상기 지연 회로(30) 및 상기 오어 게이트(40)의 제 2 입력 단자에 연결된다. 상기 지연 회로(30)의 입력 단은 상기 펄스 발생 회로(20)의 상기 인버터(22)의 출력 단자에 연결되고 그리고 출력 단자는 상기 오어 게이트(40)의 제 1 입력 단자에 연결된다. 상기 오어 게이트(40)의 제 1 입력 단자는 상기 지연 회로(30)의 출력 단자에 연결되고, 제 2 입력 단자는 상기 펄스 발생 회로(20)의 출력 단자에 연결되고 그리고 출력 단자는 내부 회로(도시되지 않음)에 연결된다.The pulse generation circuit 20 includes inverters 21, 22. The input terminal of the inverter 21 is connected to the connection point of the drain of the MOS transistor P1 of the power detection circuit 10 and the capacitor C1 and the output terminal is connected to the input terminal of the inverter 22. do. The input terminal of the inverter 22 is connected to the output terminal of the inverter 21 and the output terminal is connected to the second input terminal of the delay circuit 30 and the or gate 40. The input terminal of the delay circuit 30 is connected to the output terminal of the inverter 22 of the pulse generating circuit 20 and the output terminal is connected to the first input terminal of the or gate 40. The first input terminal of the or gate 40 is connected to the output terminal of the delay circuit 30, the second input terminal is connected to the output terminal of the pulse generating circuit 20, and the output terminal is an internal circuit ( Not shown).

이하, 도 1 및 도 2를 참조하여 본 발명에 따른 파워 온 리셋 회로의 동작이 설명된다.1 and 2, the operation of the power-on reset circuit according to the present invention is described.

도 1 및 도 2를 참조하면, 본 발명에 따른 파워 온 리셋 회로는 상기 전원 전압(VDD)이 공급될 때, 상기 전원 전압(VDD)보다 늦게 상승(rising)되면서 상승하는 상기 전원 전압(VDD)과 전압 차가 발생되는 전압(Vd)을 발생하는 것이 중요한 요소이다. 상기 전압(Vd)이 상기 전원 전압(VDD)보다 늦게상승되게 하기 위해서는 큰 값들을 가지는 저항과 커패시터가 필요하게 된다. 상기 저항의 일 단자를 상기 전원 전압(VDD)에 연결하고 그리고 타 단자를 상기 커패시터에 연결하면 그 사이의 접속점에서 상승하는 전압(Vd)은 상기 전원 전압(VDD)보다 늦게 상승한다.1 and 2, when the power supply voltage VDD is supplied, the power on reset circuit according to the present invention rises later than the power supply voltage VDD and rises later than the power supply voltage VDD. It is important to generate a voltage Vd at which an overvoltage difference occurs. In order for the voltage Vd to rise later than the power supply voltage VDD, a resistor and a capacitor having large values are required. When one terminal of the resistor is connected to the power supply voltage VDD and the other terminal is connected to the capacitor, the voltage Vd rising at the connection point therebetween rises later than the power supply voltage VDD.

이로써, 상기 전원 전압(VDD)과 상기 전압(Vd)은 소정의 전압 차를 가지게 된다. 이러한 전압 차를 이용하여 다음 단에 연결되는 상기 펄스 발생 회로(20)를 트립시키는 것이다. 또한, 상기 전원 전압(VDD)이 하강할 때에는 두 전압들(VDD, Vd)의 차이가 발생되지 않고 그리고 상기 전원 전압(VDD)이 상승할 때에는 다시 두 전압들(VDD, Vd)의 차이가 발생되어야 한다. 본 발명에서는 상기 저항 값이 큰 저항을 구현하기 위해 상기 전원 감지 회로(10)의 MOS 트랜지스터(P1)를 사용하였다. 그리고 상기 MOS 트랜지스터(P1)는 상기 MOS 트랜지스터(N1)를 통해 작은 전압 레벨을 가지는 게이트 전압이 인가되도록 함으로써 매우 큰 저항값을 가지게 된다.As a result, the power supply voltage VDD and the voltage Vd have a predetermined voltage difference. By using this voltage difference, the pulse generating circuit 20 connected to the next stage is tripped. In addition, when the power supply voltage VDD falls, a difference between the two voltages VDD and Vd does not occur, and when the power supply voltage VDD rises, a difference between the two voltages VDD and Vd occurs again. Should be. In the present invention, the MOS transistor P1 of the power sensing circuit 10 is used to implement a resistor having a large resistance value. In addition, the MOS transistor P1 has a very large resistance value by applying a gate voltage having a small voltage level through the MOS transistor N1.

상기 MOS 트랜지스터(P1)의 게이트와 소오스의 전압 차가 상기 MOS 트랜지스터(P1)의 드레솔드 전압(Vtp)의 근처에 있으면, 상기 MOS 트랜지스터(P1)를 통해 흐르는 전류가 매우 적어진다. 이러한 전류가 상기 MOS 트랜지스터(P1)의 드레인에 연결된 소정의 커패시턴스를 가지는 상기 커패시터(C1)를 챠지시키려면 많은 시간이 소요된다. 이러한 동작으로 인해, 상기 로드 회로(10)에서 발생되는 상기 전압(Vd)은 상기 전원 전압(VDD)보다 늦게 상승된다. 또한, 상기 전원 전압(VDD)이 하강할 때에는 상기 MOS 트랜지스터(P1)의 드레인과 벌크간의 PN-다이오드로 상기 전압(Vd)의 전압 레벨을 낮추게 된다. 이로써, 도 2에서와 같이 상기 로드 회로(10)는 전원 전압(VDD)이 상승될 때, 상기 전원 전압(VDD)보다 늦게 상승하는 상기 전압(Vd)을 출력할 수 있다.When the voltage difference between the gate of the MOS transistor P1 and the source is near the threshold voltage Vtp of the MOS transistor P1, the current flowing through the MOS transistor P1 becomes very small. It takes a long time for this current to charge the capacitor C1 having a predetermined capacitance connected to the drain of the MOS transistor P1. Due to this operation, the voltage Vd generated in the load circuit 10 rises later than the power supply voltage VDD. In addition, when the power supply voltage VDD falls, the voltage level of the voltage Vd is reduced by the PN-diode between the drain and the bulk of the MOS transistor P1. Thus, as shown in FIG. 2, when the power supply voltage VDD is increased, the load circuit 10 may output the voltage Vd rising later than the power supply voltage VDD.

상기 펄스 발생 회로(20)는 상기 로드 회로(10)로부터의 상기 전압(Vd)이 소정의 전압 레벨에 다다르면 토글되며 소정의 펄스 폭을 가지는 펄스 신호(VO)를 출력한다. 상기 지연 회로(30)는 상기 펄스 발생 회로(20)로부터의 상기 펄스 신호(VO)를 지연시켜 상기 펄스 신호(VO)보다 소정의 지연 시간을 가지는 펄스 신호(VO1)를 출력한다. 상기 오어 게이트(40)는 상기 펄스 발생 회로(20) 및 상기 지연 회로(30)로부터의 상기 펄스 신호들(VO, VO1)을 조합하여 내부 회로를 리셋시키기 위한 리셋 신호(RESET)를 출력한다.The pulse generating circuit 20 toggles when the voltage Vd from the load circuit 10 reaches a predetermined voltage level and outputs a pulse signal VO having a predetermined pulse width. The delay circuit 30 delays the pulse signal VO from the pulse generation circuit 20 and outputs a pulse signal VO1 having a predetermined delay time than the pulse signal VO. The OR gate 40 combines the pulse signals VO and VO1 from the pulse generating circuit 20 and the delay circuit 30 to output a reset signal RESET for resetting an internal circuit.

본 발명에 따른 파워 온 리셋 회로는 상기 전원 전압(VDD)이 상승될 때, 상기 전원 전압(VDD)보다 늦게 상승하는 상기 전압(Vd)을 이용하여 상기 리셋 신호(RESET)를 발생한다. 상기 파워 온 리셋 회로는 작은 레이 아웃 면적을 가질 뿐만 아니라, 상기 반도체 장치에 전원이 공급될 때, 상기 반도체 장치에서 소모되는 전력을 줄일 수 있다.The power-on reset circuit according to the present invention generates the reset signal RESET using the voltage Vd rising later than the power supply voltage VDD when the power supply voltage VDD is increased. The power on reset circuit not only has a small layout area but also reduces power consumed by the semiconductor device when power is supplied to the semiconductor device.

이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 다양한 변화 및 변경이 가능함은 물론이다.In the above, the configuration and operation of the circuit according to the present invention is shown according to the above description and drawings, but this is merely described for example, and various changes and modifications are possible without departing from the technical spirit of the present invention. .

상기한 바와 같이, 전원 전압이 상승할 때, 상기 전원 전압보다 늦게 상승하는 전압을 발생하여 칩을 리셋시키기 위한 리셋 신호를 발생함으로써, 상기 칩 면적의 큰 증가없이 상기 칩의 전력 소모를 줄일 수 있다.As described above, when the power supply voltage rises, by generating a voltage rising later than the power supply voltage to generate a reset signal for resetting the chip, power consumption of the chip can be reduced without a large increase in the chip area. .

Claims (4)

단계적으로 상승되는 전원 전압을 받아들여서, 상기 전원 전압의 상승을 지연시키는 로드 수단과;Load means for receiving a power supply voltage that is gradually increased and delaying the increase of the power supply voltage; 상기 로드 수단으로부터의 전압이 소정의 전압 레벨에 다다르면, 소정의 펄스 폭을 가지는 펄스 신호를 출력하는 펄스 발생 회로와;A pulse generator circuit for outputting a pulse signal having a predetermined pulse width when the voltage from the load means reaches a predetermined voltage level; 상기 펄스 발생 회로로부터의 상기 펄스 신호를 지연시키는 지연 회로 및,A delay circuit for delaying the pulse signal from the pulse generator circuit; 상기 펄스 발생 회로 및 상기 지연 회로로부터의 상기 펄스 신호들을 조합하여 상기 펄스 신호들보다 작은 펄스 폭을 가지는 리셋 신호를 출력하는 조합 회로를 포함하는 파워 온 리셋 회로.And a combination circuit for combining the pulse signals from the pulse generating circuit and the delay circuit to output a reset signal having a pulse width smaller than the pulse signals. 제 1항에 있어서,The method of claim 1, 상기 로드 수단은,The loading means, 상기 전원 전압에 연결되는 소오스를 가지는 PMOS 트랜지스터와,A PMOS transistor having a source connected to the power supply voltage, 상기 전원 전압 및 상기 PMOS 트랜지스터의 게이트 사이에 형성되는 전류 통로 및 상기 전원 전압에 연결되는 게이트를 가지는 NMOS 트랜지스터 및,An NMOS transistor having a current path formed between the power supply voltage and a gate of the PMOS transistor and a gate connected to the power supply voltage; 상기 PMOS 트랜지스터의 드레인과 접지 전압의 사이에 연결되는 커패시터를 포함하는 파워 온 리셋 회로.And a capacitor coupled between the drain of the PMOS transistor and a ground voltage. 제 1항에 있어서,The method of claim 1, 상기 지연 회로는,The delay circuit, 상기 로드 수단의 출력 단자와 상기 노어 게이트의 사이에 직렬로 연결되는 제 1 및 제 2 인버터들을 포함하는 파워 온 리셋 회로.And first and second inverters connected in series between the output terminal of the load means and the NOR gate. 제 1항에 있어서,The method of claim 1, 상기 조합 회로는,The combination circuit, 오어 게이트를 포함하는 파워 온 리셋 회로.A power on reset circuit including an or gate.
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