KR20000015207U - Microcontroller with DRAM - Google Patents
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Abstract
본 고안은 디램을 내장한 마이크로 콘트롤러에 관한 것으로, 종래 디램을 내장한 마이크로 콘트롤러에 있어서 동작모드에 상관없이 일정한 리프래시 레이트를 이용하여 상기 디램을 리프래시함으로써, 불필요하게 디램을 리프래시하여 전력소모가 심한 문제점이 있었다. 따라서, 본 고안은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 데이터를 저장하는 디램과; 상기 디램에 데이터를 입출력함과 아울러 동작모드에 따라 복수의 리프래시 레이트로 상기 디램을 리프래시시키는 중앙 처리 장치로 구성한 장치를 제공하여 슬립모드시 최대 리프래시 레이트를 이용하여 디램을 리프래시함으로써, 전력소모를 최소화시킨 효과가 있다.The present invention relates to a microcontroller with a built-in DRAM, and in the conventional microcontroller with a built-in DRAM, by reflashing the DRAM using a constant refresh rate regardless of an operation mode, the DRAM is unnecessarily re-flashed to consume power. There was a severe problem. Accordingly, the present invention has been made to solve the above-mentioned conventional problems, and a DRAM for storing data; Providing a device configured as a central processing unit which inputs and outputs data to the DRAM and refreshes the DRAM at a plurality of refresh rates according to an operation mode, thereby reflashing the DRAM using the maximum refresh rate in the sleep mode, It has the effect of minimizing power consumption.
Description
본 고안은 디램을 내장한 마이크로 콘트롤러에 관한 것으로, 특히 디램을 내장한 마이크로 콘트롤러에 있어서 상기 마이크로 콘트롤러의 동작모드가 슬립모드(Sleep Mode)일 때, 디램의 리프래시 레이트(Refresh Rate)를 최대한 늦게 하여 전력소모를 최소화한 디램을 내장한 마이크로 콘트롤러에 관한 것이다.The present invention relates to a microcontroller with a built-in DRAM, and in particular, in a microcontroller with a built-in DRAM, when the operation mode of the microcontroller is in a sleep mode, the refresh rate of the DRAM is set as late as possible. The present invention relates to a microcontroller with a built-in DRAM that minimizes power consumption.
도 1은 종래 디램을 내장한 마이크로 콘트롤러의 구성을 보인 블록도로서, 이에 도시된 바와 같이 데이터를 저장하는 디램(20)과; 상기 디램(20)에 데이터를 입출력함과 아울러 리프래시시키는 중앙 처리 장치(10)로 구성되며, 상기 중앙 처리 장치(10)는 상기 디램(20)의 리프래시 레이트를 저장하고 있는 메모리 제어 레지스터(11)와; 리프래시 레이트 싸이클(Refresh Rate Cycle)을 발생하는 리프래시 레이트 발생기(12)와; 상기 디램(20)에 데이터를 읽기 및 쓰기 동작을 수행함과 아울러 상기 리프래시 레이트 발생기(12)에서 발생된 리프레시 레이트 싸이클을 입력받아 상기 메모리 제어 레지스터(11)에 저장된 리프래시 레이트가 되면 상기 디램(20)을 리프래시시키는 제어부(13)로 구성되며, 이와 같이 구성된 종래 기술에 따른 동작과정을 상세히 설명한다.1 is a block diagram showing a configuration of a microcontroller incorporating a conventional DRAM, the DRAM 20 for storing data as shown therein; And a central processing unit 10 that inputs and outputs data to and from the DRAM 20, and the CPU 20 includes a memory control register configured to store a refresh rate of the DRAM 20. 11); A refresh rate generator 12 for generating a refresh rate cycle; The DRAM 20 reads and writes data, receives a refresh rate cycle generated by the refresh rate generator 12, and receives the refresh rate stored in the memory control register 11. A control unit 13 for refreshing 20) will be described in detail with respect to the operation process according to the related art.
우선, 마이크로 콘트롤러가 동작하는 일반모드에서 디램(20)을 이용하여 데이터를 저장함에 있어서 상기 마이크로 콘트롤러 내 중앙 처리 장치(10)는 상기 디램(20)을 주기적으로 리프래시하여 상기 디램(20)의 데이터를 유지시키게 된다.First, in storing the data using the DRAM 20 in the general mode in which the microcontroller operates, the central processing unit 10 in the microcontroller periodically refreshes the DRAM 20 so that the DRAM 20 Keep the data.
이때, 매2 프리스케일 타임(Prescale Time)에서 매128 프리스케일 타임까지 7개의 리프래시 레이트 중 사용자가 하나의 리프래시 레이트를 선택하게 되면, 상기 중앙 처리 장치(10)는 상기 선택된 리프래시 레이트를 메모리 제어 레지스터(13)에 저장하게 된다.In this case, when the user selects one of the seven refresh rates from every two prescale time to every 128 prescale time, the central processing unit 10 adjusts the selected refresh rate. It is stored in the memory control register 13.
즉, 상기 중앙 처리 장치(10)내 제어부(13)는 상기 메모리 제어 레지스터(11)에 상기 디램(20)의 리프래시 레이트를 결정하여 저장하게 되고, 리프래시 레이트 발생기(12)에서 발생되는 리프래시 레이트 싸이클에 따라 상기 디램(20)을 리프래시시킨다.That is, the control unit 13 in the central processing unit 10 determines and stores the refresh rate of the DRAM 20 in the memory control register 11, and the leaf generated by the refresh rate generator 12. The DRAM 20 is relashed according to a lash rate cycle.
그리고, 상기 마이크로 콘트롤러가 슬립모드로 동작하여도 상기 리프래시 레이트는 변하지 않고 계속 유지되므로, 상기 중앙 처리 장치(10)는 상기 리프래시 레이트 싸이클에 따라 상기 디램(20)을 리프래시시킨다.Since the refresh rate remains unchanged even when the microcontroller operates in the sleep mode, the CPU 10 refreshes the DRAM 20 according to the refresh rate cycle.
상기와 같이 종래 디램을 내장한 마이크로 콘트롤러에 있어서 동작모드에 상관없이 일정한 리프래시 레이트를 이용하여 상기 디램을 리프래시함으로써, 불필요하게 디램을 리프래시하여 전력소모가 심한 문제점이 있었다.As described above, in the microcontroller incorporating the DRAM, the DRAM is re-flashed using a constant refresh rate regardless of the operation mode, thereby unnecessarily refreshing the DRAM, thereby causing a high power consumption.
따라서, 본 고안은 상기와 같은 종래의 문제점을 해결하기 위하여 안출된 것으로, 마이크로 콘트롤러의 동작모드가 슬립모드일 때, 디램의 리프래시 레이트를 최대한 늦게 하여 전력소모를 최소화한 디램을 내장한 마이크로 콘트롤러를 제공함에 그 목적이 있다.Therefore, the present invention has been devised to solve the above-mentioned problems. When the microcontroller is in the sleep mode, the microcontroller with a built-in DRAM that minimizes power consumption by delaying the refresh rate of the DRAM as much as possible is minimized. The purpose is to provide.
도 1은 종래 디램을 내장한 마이크로 콘트롤러의 구성을 보인 블록도.1 is a block diagram showing the configuration of a microcontroller incorporating a conventional DRAM.
도 2는 본 발명 디램을 내장한 마이크로 콘트롤러의 구성을 보인 블록도.Figure 2 is a block diagram showing the configuration of a microcontroller incorporating the present invention DRAM.
도 3은 도 2의 동작 흐름도.3 is an operational flowchart of FIG.
도 4는 본 발명의 다른 일실시예 구성을 보인 블록도.Figure 4 is a block diagram showing another embodiment configuration of the present invention.
***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***
100,200 : 중앙처리장치 110,210 : 메모리 제어 레지스터100,200: central processing unit 110,210: memory control register
120,220 : 리프래시 레이트 가변발생기 121 : 비교판단기120,220: variable retrace rate generator 121: comparison judge
122 : 가변 발생기122: variable generator
상기와 같은 목적을 달성하기 위한 본 고안의 구성은 데이터를 저장하는 디램과; 상기 디램에 데이터를 입출력함과 아울러 동작모드에 따라 복수의 리프래시 레이트로 상기 디램을 리프래시시키는 중앙 처리 장치로 구성하여 된 것을 특징으로 한다.Configuration of the present invention for achieving the above object is a DRAM for storing data; And a central processing unit which inputs and outputs data to the DRAM and refreshes the DRAM at a plurality of refresh rates in accordance with an operation mode.
이하, 본 고안에 따른 일실시예에 대한 동작과 작용효과를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings, the operation and effect of an embodiment of the present invention will be described in detail.
도 2는 본 발명 디램을 내장한 마이크로 콘트롤러의 구성을 보인 블록도로서, 이에 도시한 바와 같이 데이터를 저장하는 디램(20)과; 상기 디램(20)에 데이터를 입출력함과 아울러 동작모드에 따라 제1 리프래시 레이트 또는 제2 리프래시 레이트로 상기 디램(20)을 리프래시시키는 중앙 처리 장치(100)로 구성하며, 상기 중앙 처리 장치(100)는 동작모드에 따라 제1,제2 리프래시 레이트를 저장하는 메모리 제어 레지스터(110)와; 상기 동작모드에 따라 제1,제2 리프래시 레이트 싸이클을 발생하는 리프래시 레이트 가변 발생기(120)와; 상기 디램(20)에 데이터를 입출력함과 아울러 상기 동작모드를 판단하여 상기 제1,제2 리프래시 레이트를 선택하여 출력하고, 그에 따른 상기 제1,제2 리프래시 레이트 싸이클을 입력받아 상기 디램(20)을 리프래시시키는 제어부(130)로 구성하며, 상기 리프래시 레이트 가변 발생기(120)는 상기 제어부(130)의 제1 리프래시 레이트 또는 제2 리프래시 레이트를 입력받아 그에 따른 동작모드를 판단하는 비교판단부(121)와; 상기 비교판단부(121)의 판단신호에 따라 제1 리프래시 레이트 싸이클 또는 제2 리프래시 레이트 싸이클을 출력하는 가변 발생기(122)로 구성하며, 이와 같이 구성한 본 발명에 따른 동작과정을 첨부한 도 3의 동작흐름도를 참조하여 상세히 설명한다.2 is a block diagram showing the configuration of a microcontroller incorporating the DRAM of the present invention, as shown therein; a DRAM 20 for storing data; And a central processing unit 100 for inputting and outputting data to the DRAM 20 and reflashing the DRAM 20 at a first refresh rate or a second refresh rate according to an operation mode. The apparatus 100 includes a memory control register 110 for storing first and second refresh rates according to an operation mode; A refresh rate variable generator (120) for generating first and second refresh rate cycles in accordance with the operation mode; Input / output data to and from the DRAM 20 to determine the operation mode, select and output the first and second refresh rates, and receive the first and second refresh rate cycles accordingly. And a control unit 130 for refreshing 20, and the refresh rate variable generator 120 receives the first refresh rate or the second refresh rate of the control unit 130 and sets an operation mode according thereto. A comparison determination unit 121 for judging; The variable generator 122 outputs a first refresh rate cycle or a second refresh rate cycle according to the determination signal of the comparison determination unit 121, and the operation process according to the present invention configured as described above is attached. The operation flow chart of 3 will be described in detail.
우선, 마이크로 콘트롤러에 전원이 인가되면, 중앙 처리 장치(100)에서 디램(20)을 주기적으로 리프래시하기 위하여 제어부(130)는 현재의 동작모드가 정상모드인지 판단하고, 이에 정상모드인 경우, 매2 프리스케일 타임에서 매128 프리스케일 타임까지 7개의 리프래시 레이트중 하나의 리프래시 레이트를 선택하고, 상기 선택된 제1 리프래시 레이트를 메모리 제어 레지스터(110)에 저장한다.First, when power is applied to the microcontroller, in order to periodically refresh the DRAM 20 in the central processing unit 100, the controller 130 determines whether the current operation mode is a normal mode, and in this case, Select one of the seven refresh rates from every two prescale times to every 128 prescale times, and store the selected first refresh rate in the memory control register 110.
이때, 상기 제1 리프래시 레이트를 입력받은 리프래시 레이트 가변 발생기(120)는 비교판단부(121)에서 상기 동작모드를 정상모드로 판단하여 가변 발생기(122)를 통해 제1 리프래시 레이트 싸이클을 출력한다.At this time, the variable refresh rate generator 120 receiving the first refresh rate is determined by the comparison determination unit 121 as the normal mode to determine the first refresh rate cycle through the variable generator 122. Output
따라서, 상기 제어부(130)는 상기 리프래시 레이트 가변 발생기(120)에서 출력되는 제1 리프래시 레이트 싸이클에 따라 상기 디램(20)을 리프래시한다.Accordingly, the controller 130 refreshes the DRAM 20 according to the first refresh rate cycle output from the refresh rate variable generator 120.
그리고, 상기 중앙 처리 장치(100)의 동작모드가 슬립모드로 변환되면, 상기 제어부(130)는 상기 동작모드가 슬립모드로 판단하여 상기 메모리 제어 레지스터(110)에 최대 리프래시 레이트인 제2 리프래시 레이트를 저장한다.When the operation mode of the CPU 100 is changed to the sleep mode, the controller 130 determines that the operation mode is the sleep mode, and thus, the second leaf having the maximum refresh rate in the memory control register 110. Save the lash rate.
이때, 상기 제2 리프래시 레이트를 입력받은 상기 리프래시 레이트 가변 발생기(120)는 상기 비교판단부(121)에서 동작모드를 슬립모드로 판단하여 상기 가변 발생기(122)를 통해 제2 리프래시 레이트 싸이클을 출력하고, 이에 따라 상기 제어부(130)는 상기 제2 리프래시 레이트 싸이클에 따라 상기 디램(20)을 리프래시한다.In this case, the refresh rate variable generator 120 receiving the second refresh rate is determined by the comparison determination unit 121 as a sleep mode, and the second refresh rate is determined by the variable generator 122. The cycle is output, and the controller 130 reflashes the DRAM 20 according to the second refresh rate cycle.
도 4는 본 발명의 다른 일실시예 구성을 보인 블록도로서, 이에 도시한 바와 같이 데이터를 저장하는 디램(20)과; 상기 디램(20)에 데이터를 입출력함과 아울러 동작모드에 따라 제1 리프래시 레이트 또는 제2 리프래시 레이트로 상기 디램(20)을 리프래시시키는 중앙 처리 장치(200)로 구성하며, 상기 중앙 처리 장치(200)는 동작모드에 따라 제1 또는 제2 리프래시 레이트를 저장하는 메모리 제어 레지스터(210)와; 제어신호(CS)에 따라 제1,제2 리프래시 레이트 싸이클을 출력하는 리프래시 레이트 가변 발생기(220)와; 상기 디램(20)에 데이터를 입출력함과 아울러 상기 동작모드를 판단하여 상기 제1 또는 제2 리프래시 레이트 및 제어신호(CS)를 출력하고, 가변된 제1 또는 제2 리프래시 레이트 싸이클을 입력받아 상기 디램(20)을 리프래시시키는 제어부(230)로 구성하며, 이와 같이 구성한 본 발명의 다른 일실시예의 동작과정을 상세히 설명한다.Figure 4 is a block diagram showing another embodiment of the present invention, a DRAM 20 for storing data as shown therein; And a central processing unit 200 for inputting and outputting data to the DRAM 20 and reflashing the DRAM 20 at a first refresh rate or a second refresh rate according to an operation mode. The apparatus 200 includes a memory control register 210 for storing a first or second refresh rate according to an operation mode; A refresh rate variable generator 220 for outputting first and second refresh rate cycles in accordance with a control signal CS; Input / output data to the DRAM 20, determine the operation mode, output the first or second refresh rate and a control signal CS, and input a variable first or second refresh rate cycle. The control unit 230 is configured to receive and reflash the DRAM 20. The operation process of another embodiment of the present invention configured as described above will be described in detail.
우선, 전원이 인가되면, 중앙 처리 장치(200)에서 디램(20)을 주기적으로 리프래시하기 위하여 제어부(230)는 현재의 동작모드가 정상모드인지 판단하고, 이에 정상모드인 경우, 제1 리프래시 레이트를 메모리 제어 레지스터(210)에 저장함과 아울러 제어신호(CS)를 출력하고, 상기 제어신호(CS)를 입력받은 리프래시 레이트 가변 발생기(220)에서 제1 리프래시 레이트 싸이클을 출력한다.First, when power is applied, the controller 230 determines whether the current operation mode is a normal mode in order to periodically refresh the DRAM 20 in the central processing unit 200, and if the power mode is normal, the first leaf. The lash rate is stored in the memory control register 210 and the control signal CS is output, and the first lash rate cycle is output from the retrace rate variable generator 220 receiving the control signal CS.
따라서, 상기 제어부(230)는 상기 리프래시 레이트 가변 발생기(220)에서 출력되는 제1 리프래시 레이트 싸이클에 따라 상기 디램(20)을 리프래시한다.Accordingly, the controller 230 reflashes the DRAM 20 according to the first refresh rate cycle output from the refresh rate variable generator 220.
그리고, 상기 중앙 처리 장치(200)의 동작모드가 슬립모드로 변환되면, 상기 제어부(230)는 상기 동작모드가 슬립모드로 판단하여 상기 메모리 제어 레지스터(210)에 최대 리프래시 레이트인 제2 리프래시 레이트를 저장함과 아울러 상기 제어신호(CS)를 출력하고, 상기 제어신호(CS)를 입력받은 상기 리프래시 레이트 가변 발생기(220)에서 발생되는 제2 리프래시 레이트 싸이클에 따라 상기 제어부(230)는 상기 디램(20)을 리프래시한다.When the operation mode of the CPU 200 is changed to the sleep mode, the controller 230 determines that the operation mode is the sleep mode, and thus the second leaf having the maximum refresh rate in the memory control register 210. The control unit 230 stores a lash rate and outputs the control signal CS, and according to a second refresh rate cycle generated by the retrace rate variable generator 220 receiving the control signal CS. Refreshes the DRAM 20.
상기에서 상세히 설명한 바와 같이, 본 고안은 마이크로 콘트롤러의 동작모드를 감지하여 슬립모드시 최대 리프래시 레이트를 이용하여 디램을 리프래시함으로써, 전력소모를 최소화시킨 효과가 있다.As described in detail above, the present invention detects the operation mode of the microcontroller and re-flashes the DRAM using the maximum refresh rate in the sleep mode, thereby minimizing power consumption.
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Cited By (2)
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| KR100594439B1 (en) * | 2004-06-18 | 2006-06-30 | 엘지전자 주식회사 | Battery saving method of handheld device using memory control |
| KR100800384B1 (en) * | 2006-06-20 | 2008-02-01 | 삼성전자주식회사 | Semiconductor memory device and method for self refresh therefore |
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1998
- 1998-12-31 KR KR2019980028599U patent/KR200349232Y1/en not_active IP Right Cessation
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|---|---|---|---|---|
| KR100594439B1 (en) * | 2004-06-18 | 2006-06-30 | 엘지전자 주식회사 | Battery saving method of handheld device using memory control |
| KR100800384B1 (en) * | 2006-06-20 | 2008-02-01 | 삼성전자주식회사 | Semiconductor memory device and method for self refresh therefore |
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| KR200349232Y1 (en) | 2004-09-06 |
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