KR20000015191U - Semiconductor integrated circuit with power control - Google Patents
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Abstract
본 고안은 전력제어장치에 관한 것으로써, 일정 주파수의 클럭을 생성하는 클럭 소스와; 전력제어모드로의 전환 명령이 해석될 때 발생되는 전력제어신호에 대응하여 최소 하나의 전력제어대상블록을 선택하는 명령 전처리기와; 선택된 전력제어대상블록을 바탕으로 하여 클럭 소스로부터의 클럭을 서로 다른 주파수를 갖는 클럭으로 각각 분배하여 출력하는 다수개의 클럭 분배기를 포함하여 이루어져서, 회로가 전력제어 모드에 있을 때뿐만 아니라 정상동작 모드에 있을 때도 전체적인 소비전력을 감소시킨다.The present invention relates to a power control device, comprising: a clock source for generating a clock of a predetermined frequency; A command preprocessor that selects at least one power control target block in response to a power control signal generated when a switch to power control mode command is interpreted; Based on the selected power control target block, it includes a plurality of clock dividers for dividing and outputting the clocks from the clock source into clocks having different frequencies, so that the circuit is not only in the power control mode but also in the normal operation mode. Even when present, it reduces overall power consumption.
Description
본 고안은 반도체 집적회로에 관한 것으로, 특히 집적회로 내의 단위 블록에 대해 각각 다른 주파수의 클럭을 공급하는 전력제어장치에 관한 것이다.The present invention relates to a semiconductor integrated circuit, and more particularly, to a power control device for supplying clocks of different frequencies to unit blocks in an integrated circuit.
최근의 휴대용 컴퓨터 시스템이나 통신 기기 등은 고성능화와 더불어 경량화, 저소비전력화를 요구하고 있다. 칩의 제조 공정이 발달함에 따라 이러한 시스템의 고성능화는 가능하게 되었지만 단위면적당 많은 소자가 집적됨으로 인해 발열량이 많아지고 이에따라 소비전력도 커지게 되었다.Recent portable computer systems and communication devices require high performance, light weight, and low power consumption. As the manufacturing process of the chip is developed, the performance of such a system is improved, but the amount of heat generated due to the integration of many devices per unit area increases the power consumption accordingly.
소비전력에 영향을 미치는 요소는 집적회로 내부의 각 셀 등의 입출력 포트에 대한 캐패시터 값, 블록 혹은 셀을 연결하는 연결선(interconnection line)에 기생하는 저항과 캐패시터 값, 공급전압, 또는 동작 주파수 등이다. 이 가운데 소자 또는 연결선에 존재하는 기생 요소들과 공급전압은 제조공정의 발달에 따라 개선되어 갔지만 시스템이 고성능화됨에 따라 동작 주파수는 점점 더 높아져서 집적회로의 소비전력을 결정하는 가장 큰 요소가 되었다. 이를 개선하기 위하여 많은 방식이 고안되었는데 이 중 특히 전력제어장치를 이용한 동작 주파수의 조절이 일반적인 방법으로 대두되었다.Factors affecting power consumption are capacitor values for input / output ports of each cell in an integrated circuit, resistances and capacitor values parasitic on a block or interconnection line connecting cells, supply voltage, or operating frequency. . Among them, parasitic elements and supply voltages in the device or connection line have been improved as the manufacturing process progressed, but as the system became more powerful, the operating frequency became higher and became the biggest factor in determining the power consumption of the integrated circuit. In order to improve this, many methods have been devised. Among them, the adjustment of the operating frequency using the power control device has emerged as a general method.
도 1은 종래의 기술에 따른 전력제어장치를 구비한 반도체 집적회로의 블록도이다. 도 1을 참조하여, 종래 기술에 따른 전력제어장치의 구성 및 동작을 살펴보면 다음과 같다.1 is a block diagram of a semiconductor integrated circuit having a power control apparatus according to the prior art. Referring to Figure 1, the configuration and operation of the power control apparatus according to the prior art are as follows.
먼저, 클럭 소스(10)는 사용자에 의해 미리 정해진 일정 주파수의 클럭을 발생한다.First, the clock source 10 generates a clock of a predetermined frequency predetermined by the user.
이때 반도체 집적회로가 정상모드에서 동작하는 경우라면 전력제어장치(40) 내의 클럭 분배기(42)가 클럭 소스(10)로부터 출력되는 클럭을 소정 주파수의 클럭으로 분배하여 각각의 서브 블록(50)에 공급하게 된다. 클럭 분배기(42)를 거쳐 출력되는 클럭은 단일 클럭으로써, 각 서브 블록(50)에 동일한 주파수의 클럭으로 공급된다.In this case, when the semiconductor integrated circuit operates in the normal mode, the clock divider 42 in the power control device 40 distributes the clock output from the clock source 10 to a clock having a predetermined frequency to each sub-block 50. Will be supplied. The clock output through the clock divider 42 is a single clock and is supplied to each sub-block 50 as a clock having the same frequency.
만약, 외부와 연결되는 클럭모드 핀(20)을 통해 또는 프로그램의 형태로 아이들 모드나 슬립모드로의 전환 명령이 내려지면 명령어 해석기 및 제어기(30)가 이 명령어를 해석하여 전력제어신호를 출력해낸다.If a command to switch to the idle mode or the sleep mode is issued through the clock mode pin 20 connected to the outside or in the form of a program, the command interpreter and the controller 30 interpret the command and output a power control signal. .
전력제어장치(40) 내의 명령 전처리기(41)는 명령어 해석기 및 제어기(30)로부터 전력제어신호를 입력받고 사용자에 의해 미리 정해진 클럭 분배신호를 출력한다.The command preprocessor 41 in the power control device 40 receives the power control signal from the command interpreter and the controller 30 and outputs a predetermined clock distribution signal by the user.
클럭 분배기(42)는 명령 전처리기(41)의 출력신호에 대응하여 클럭 소스(10)의 클럭을 소정 주파수를 갖는 클럭으로 분배하여 각 서브 블록(50)에 공급한다.The clock divider 42 divides the clock of the clock source 10 into a clock having a predetermined frequency in response to the output signal of the command preprocessor 41 and supplies the clock to the sub block 50.
상기와 같은 종래의 전력제어장치는 아이들 모드 또는 슬립 모드 두 가지에 따라 사용자가 미리 정한 주파수의 클럭만을 각 서브블록에 공급하였다. 또한 클럭 분배기를 통해 공급되는 클럭이 전체 서브 블록에 공통으로 공급되기 때문에 클럭 분배기에서 바라본 캐패시터의 값이 크고 이로 인하여 클럭 도달이 지연될 수 있는 문제점이 있었다. 또한 사용하지 않은 서브 블록에도 여전히 클럭을 공급해줌으로써 전력이 낭비될 뿐만 아니라 집적회로의 동작 주파수를 다양하게 변하게 하기 위해서는 클럭 소스 자체를 교환할 필요가 있었다.In the conventional power control apparatus as described above, only a clock having a predetermined frequency is supplied to each subblock according to two kinds of idle mode or sleep mode. In addition, since the clock supplied through the clock divider is commonly supplied to all sub-blocks, the value of the capacitor viewed from the clock divider is large, which causes a delay in clock arrival. In addition, the clock is still supplied to unused sub-blocks, which not only wastes power but also requires the clock sources themselves to be exchanged in order to vary the operating frequency of the integrated circuit.
따라서 본 고안의 목적은 다수개의 클럭 분배기를 사용하여 각 서브 블록에 서로 다른 주파수의 클럭을 공급하는 전력제어장치를 제공함에 있다.Accordingly, an object of the present invention is to provide a power control apparatus for supplying clocks of different frequencies to each sub block using a plurality of clock dividers.
본 고안의 다른 목적은 서로 다른 주파수의 클럭을 다수개 출력하는 전력제어장치를 구비함으로써 소비전력을 감소시키는 반도체 집적회로를 제공함에 있다.Another object of the present invention is to provide a semiconductor integrated circuit which reduces power consumption by including a power control device for outputting a plurality of clocks of different frequencies.
상기 목적을 달성하기 위한 본 고안의 전력제어장치는 일정 주파수의 클럭을 생성하는 클럭 소스와;Power control device of the present invention for achieving the above object is a clock source for generating a clock of a predetermined frequency;
전력제어모드로의 전환 명령이 해석될 때 발생되는 전력제어신호에 대응하여 최소 하나의 전력제어대상블록을 선택하는 명령 전처리기와;A command preprocessor that selects at least one power control target block in response to a power control signal generated when a switch to power control mode command is interpreted;
선택된 전력제어대상블록을 바탕으로 하여 클럭 소스로부터의 클럭을 서로 다른 주파수를 갖는 클럭으로 각각 분배하여 출력하는 다수개의 클럭 분배기를 포함하여 이루어진다.On the basis of the selected power control target block, the clock source comprises a plurality of clock dividers for dividing and outputting each clock to a clock having a different frequency.
상기 다른 목적을 달성하기 위한 본 고안의 반도체 집적회로는 일정 주파수의 클럭을 생성하는 클럭소스와;In accordance with another aspect of the present invention, a semiconductor integrated circuit includes: a clock source configured to generate a clock having a predetermined frequency;
전력제어모드로의 전환 명령이 해석될 때 전력제어신호와 전력제어대상블록을 선택할 수 있는 정보신호를 출력하는 명령어 해석기 및 제어기와;A command interpreter and a controller for outputting a power control signal and an information signal for selecting a power control target block when a command to switch to the power control mode is interpreted;
전력제어신호와 정보신호에 대응하여 클럭 소스의 클럭을 서로 다른 주파수를 갖는 다수개의 클럭으로 각각 분배한 후 분배된 클럭을 다수개의 서브 블록 중 해당되는 하나의 서브 블록으로 각각 출력하는 전력제어장치를 포함하여 이루어진다.A power control apparatus for dividing a clock of a clock source into a plurality of clocks having different frequencies in response to a power control signal and an information signal, and then outputting the divided clocks to a corresponding one of the plurality of subblocks. It is made to include.
도1은 종래 기술에 따른 전력제어장치를 보여주는 블록도이다.1 is a block diagram showing a power control apparatus according to the prior art.
도2는 본 고안의 바람직한 실시예에 따른 전력제어장치를 보여주는 블록도이다.Figure 2 is a block diagram showing a power control apparatus according to a preferred embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
10, 100: 클럭 소스 20, 200: 클럭 모드 핀10, 100: clock source 20, 200: clock mode pin
30, 300: 명령어 해석기 및 제어기30, 300: command interpreter and controller
40, 400: 전력제어장치 41, 410: 명령 전처리기40, 400: power controller 41, 410: command preprocessor
42, 420: 클럭 분배기 50, 500: 서브 블록42, 420: clock divider 50, 500: subblock
첨부된 도면을 참조하여 본 고안에 따른 반도체 집적회로의 구성 및 동작을 상세히 설명하면 다음과 같다.Referring to the accompanying drawings and the configuration and operation of the semiconductor integrated circuit according to the present invention in detail as follows.
도 2는 본 고안의 바람직한 실시예에 따른 전력제어장치를 구비한 반도체 집적회로의 블록도이다.2 is a block diagram of a semiconductor integrated circuit having a power control apparatus according to a preferred embodiment of the present invention.
클럭 소스(100)는 사용자에 의해 미리 정해진 일정 주파수의 클럭을 발생한다.The clock source 100 generates a clock of a predetermined frequency predetermined by the user.
명령어 해석기 및 제어기(300)는 외부와 연결되는 클럭모드 핀(200)을 통해 또는 프로그램의 형태로 입력되는 아이들 모드나 슬립모드로의 전환 명령을 해석하고 이 명령을 실행하기 위해 필요한 서브 블록과 클럭 주파수에 관한 정보신호 및 전력제어신호를 발생한다. 또한 일반명령도 해석하여 이에 따른 정보신호를 발생할 수도 있다.The command interpreter and the controller 300 interpret the command to be switched to the idle mode or the sleep mode input through the clock mode pin 200 connected to the outside or in the form of a program, and the sub-blocks and the clock required to execute the command. Generates an information signal and a power control signal related to the frequency. In addition, the general command may be interpreted to generate an information signal.
명령 전처리기(410)는 명령어 해석기 및 제어기(300)로부터 정보신호와 전력제어신호를 입력받고 전력제어대상블록을 선택한다.The command preprocessor 410 receives an information signal and a power control signal from the command interpreter and the controller 300 and selects a power control target block.
명령 전처리기(410)의 출력단과 소정 주파수의 클럭에 따라 각각 동작하는 다수개의 서브 블록 사이에 각각 연결된 다수개의 클럭 분배기(420)는 클럭 소스(100)의 클럭을 적정 주파수의 클럭으로 분배하여 서로 다른 주파수를 갖는 클럭을 각각 출력해낸다. 즉 다수개의 클럭 분배기 중 명령 전처리기(410)에서 선택된 전력제어대상블록과 연결된 클럭 분배기는 소정 레벨로 주파수를 낮추어 클록을 공급하고 선택되지 않은 서브 블록과 연결된 클럭 분배기는 정상 주파수의 클록을 공급한다.A plurality of clock dividers 420 respectively connected between the output terminal of the command preprocessor 410 and the plurality of sub blocks operating according to a clock of a predetermined frequency divide the clocks of the clock source 100 into clocks of an appropriate frequency to each other. Output clocks with different frequencies. That is, the clock divider connected to the power control target block selected by the command preprocessor 410 among the plurality of clock dividers supplies a clock by lowering the frequency to a predetermined level, and the clock divider connected to the unselected sub-block supplies a clock of normal frequency. .
만약, 명령어 해석기 및 제어기(300)가 전력제어 명령이 아닌 일반 명령을 입력받았다면, 명령어 해석기 및 제어기(300)는 명령을 수행하는데 필요한 서브 블록과 이 서브 블록의 동작 주파수에 관한 정보신호를 명령 전처리기(410)로 출력하고, 이 정보신호를 전달받은 명령 전처리기(410)는 해당 서브 블록을 선택하고, 선택된 서브 블록에 대응하는 클럭 분배기는 명령 수행을 위한 적정 주파수를 출력한다. 한편 선택되지 않은 서브 블록에 대응하는 클록 분배기는 낮은 주파수의 클럭을 출력한다. 결과적으로, 명령 수행에 필요한 서브 블록에만 정상 주파수의 클럭이 공급되고 명령 수행에 불필요한 서브 블록에는 낮은 주파수의 클록이 공급됨으로써, 전체 집적회로의 전력소비를 감소시킬 수 있다.If the command interpreter and the controller 300 receive a general command that is not a power control command, the command interpreter and the controller 300 command a sub-block necessary for executing the command and an information signal about an operating frequency of the sub-block. The command preprocessor 410 outputs to the preprocessor 410 and receives the information signal selects a corresponding subblock, and a clock divider corresponding to the selected subblock outputs an appropriate frequency for executing the command. Meanwhile, the clock divider corresponding to the unselected sub block outputs a low frequency clock. As a result, the clock of the normal frequency is supplied only to the sub-blocks necessary for the command execution, and the clock of the low frequency is supplied to the sub-blocks unnecessary for the command execution, thereby reducing power consumption of the entire integrated circuit.
본 고안에 따른 전력제어장치는 서로 다른 주파수를 갖는 클럭을 각각 출력하는 다수개의 클록 분배기를 구비함으로써 회로 전체의 소비전력을 감소시킬 수 있다. 또한, 내부에 클럭을 조절하기 위한 레지스터를 이용하여 입출력 속도가 느린 입출력기에 대하여 대기상태를 발생시키는 대기상태 발생기로 사용될 수 있고 타이머로도 사용 가능하다.The power control apparatus according to the present invention can reduce the power consumption of the entire circuit by having a plurality of clock dividers each outputting a clock having a different frequency. In addition, it can be used as a standby state generator to generate a standby state for an input / output device having a slow input / output speed by using a register for adjusting a clock therein and can also be used as a timer.
또한 본 고안에 따른 반도체 집적회로는 서로 다른 주파수를 갖는 다수개의 클럭을 출력하는 전력제어장치를 구비함으로써 전력제어 모드뿐만 아니라 정상동작모드에서도 소비전력을 감소시킬 수 있다.In addition, the semiconductor integrated circuit according to the present invention includes a power control device for outputting a plurality of clocks having different frequencies, thereby reducing power consumption in the normal operation mode as well as the power control mode.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019980028583U KR20000015191U (en) | 1998-12-31 | 1998-12-31 | Semiconductor integrated circuit with power control |
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|---|---|---|---|
| KR2019980028583U KR20000015191U (en) | 1998-12-31 | 1998-12-31 | Semiconductor integrated circuit with power control |
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|---|---|
| KR20000015191U true KR20000015191U (en) | 2000-07-25 |
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| KR2019980028583U KR20000015191U (en) | 1998-12-31 | 1998-12-31 | Semiconductor integrated circuit with power control |
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| KR (1) | KR20000015191U (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100940260B1 (en) * | 2003-07-14 | 2010-02-04 | 삼성전자주식회사 | Semiconductor system capable of controlling the operation mode according to Dynamic Frequency Scaling and method thereof |
-
1998
- 1998-12-31 KR KR2019980028583U patent/KR20000015191U/en not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100940260B1 (en) * | 2003-07-14 | 2010-02-04 | 삼성전자주식회사 | Semiconductor system capable of controlling the operation mode according to Dynamic Frequency Scaling and method thereof |
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