KR20000014553A - Method for fabricating semiconductor device and mask used thereof - Google Patents
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Abstract
Description
본 발명은 반도체 장치의 제조 방법 및 이에 사용되는 마스크에 관한 것으로, 보다 상세하게는 이중-상감(Dual Damascene)" 기술을 이용하여 배선과 콘택홀의 매립을 동시에 형성하는 반도체 장치의 제조 방법 및 이에 사용되는 마스크에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device and a mask used therein, and more particularly, to a method of manufacturing a semiconductor device and simultaneously forming a buried wiring and a contact hole using a dual damascene technology It is about mask which becomes.
반도체 장치의 배선구조가 다층화됨에 따라 콘택홀의 경우, 횡방향과 같은 비율로 종방향의 기하학적 크기를 축소하기가 어려워져서 종횡비(aspect ratio)가 증대일로에 있다. 이에 따라, 기존의 배선 형성방법을 사용하는 경우, 비평탄화, 불량한 단차 도포성(step coverage), 잔류성 도전 물질에 의한 단락, 낮은 수율, 및 신뢰성의 열화 등과 같은 문제점들이 발생하게 된다.As the wiring structure of the semiconductor device is multilayered, in the case of the contact hole, it is difficult to reduce the geometrical size in the longitudinal direction at the same ratio as in the transverse direction, thereby increasing the aspect ratio. Accordingly, when using the existing wiring forming method, problems such as unevenness, poor step coverage, short circuit due to residual conductive material, low yield, and deterioration of reliability occur.
따라서, 최근에는 이러한 문제점들을 해결하기 위한 새로운 배선 기술로서 콘택홀의 매립과 배선을 동시에 형성하는 소위, "이중-상감(Dual Damascene)" 기술을 사용하고 있다.Therefore, in recent years, a so-called "Dual Damascene" technique, which simultaneously forms a contact hole and a wiring, has been used as a new wiring technique for solving these problems.
도 1 내지 도 4는 종래의 이중-상감 기술을 이용한 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.1 to 4 are cross-sectional views illustrating a method of manufacturing a semiconductor device using a conventional double- damascene technique.
도 1을 참조하면, 소정의 회로 패턴들(도시하지 않음)이 형성되어 있는 반도체 기판(10)의 상부에 절연 물질로서 예컨대 산화물을 증착하여 절연층(12)을 형성한다. 이어서, 석영 기판(16)의 상부에 배선 영역을 정의하도록 패터닝된 크롬층(18)으로 이루어진 제1 마스크(20)를 이용한 사진 공정을 통해 상기 절연층(12)의 상부에 배선을 형성하기 위한 제1 포토레지스트막 패턴(14)을 음각으로 형성한다.Referring to FIG. 1, an insulating layer 12 is formed by depositing, for example, an oxide as an insulating material on an upper portion of a semiconductor substrate 10 on which predetermined circuit patterns (not shown) are formed. Subsequently, a wiring process is formed on the insulating layer 12 through a photolithography process using a first mask 20 made of a chromium layer 18 patterned to define a wiring region on the quartz substrate 16. The first photoresist film pattern 14 is formed in an intaglio.
도 2를 참조하면, 상기 제1 포토레지스트막 패턴(14)을 식각 마스크로 이용하여 상기 절연층(12)을 소정 깊이로 식각함으로써 배선 영역(21)을 형성한 후, 상기 제1 포토레지스트막 패턴(14)을 제거한다.Referring to FIG. 2, after forming the wiring region 21 by etching the insulating layer 12 to a predetermined depth by using the first photoresist layer pattern 14 as an etching mask, the first photoresist layer is formed. Remove the pattern 14.
도 3을 참조하면, 석영 기판(24)의 상부에 콘택홀 영역을 정의하도록 패터닝된 크롬층(26)으로 이루어진 제2 마스크(28)를 이용한 사진 공정을 통해 상기 배선 영역(21)이 형성된 절연층(12)의 상부에 콘택홀을 형성하기 위한 제2 포토레지스트막 패턴(22)을 음각으로 형성한다.Referring to FIG. 3, an insulation in which the wiring region 21 is formed through a photolithography process using a second mask 28 made of a chromium layer 26 patterned to define a contact hole region on the quartz substrate 24. A second photoresist film pattern 22 for forming contact holes on the layer 12 is intaglio formed.
도 4를 참조하면, 상기 제2 포토레지스트막 패턴(22)을 식각 마스크로 이용하여 상기 절연층(12)을 식각하여 기판(10)의 도전성 영역을 노출시키는 콘택홀(30)을 형성한다. 그리고, 상기 제2 포토레지스트막 패턴(22)을 제거한 후, 결과물의 상부에 상기 배선 영역(21) 및 콘택홀(30)을 충분히 매립할 수 있을 정도의 두께로 도전층(도시하지 않음)을 형성한다. 이어서, 상기 절연층(12)의 표면이 노출될 때까지 상기 도전층을 화학 기계적 연마(chemical mechanical polishing; 이하 "CMP"라 한다) 방법으로 식각함으로써, 배선(도시하지 않음)을 형성함과 동시에 상기 콘택홀(30)을 도전층으로 매립시킨다.Referring to FIG. 4, the insulating layer 12 is etched using the second photoresist layer pattern 22 as an etching mask to form a contact hole 30 exposing a conductive region of the substrate 10. After removing the second photoresist film pattern 22, a conductive layer (not shown) is formed to a thickness sufficient to sufficiently fill the wiring area 21 and the contact hole 30 on the upper portion of the resultant. Form. Subsequently, the conductive layer is etched by chemical mechanical polishing (hereinafter referred to as "CMP") until the surface of the insulating layer 12 is exposed, thereby forming a wiring (not shown). The contact hole 30 is filled with a conductive layer.
상술한 종래 방법에 의하면, 두 번의 사진 공정을 통해 배선 영역을 먼저 패터닝한 후 콘택홀을 형성한다. 따라서, 두 개의 마스크를 순차적으로 사용하게 되므로 배선 영역과 콘택홀 간에 미스얼라인이 유발될 뿐만 아니라, 제조 공정이 복잡하게 된다.According to the conventional method described above, the wiring region is first patterned through two photographic processes, and then contact holes are formed. Therefore, since two masks are sequentially used, misalignment is caused between the wiring area and the contact hole, and the manufacturing process is complicated.
본 발명의 일 목적은 한 개의 마스크로 배선 영역과 콘택홀을 동시에 형성할 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.One object of the present invention is to provide a method of manufacturing a semiconductor device which can simultaneously form a wiring region and a contact hole with one mask.
본 발명의 다른 목적은 서로 다른 깊이를 갖는 두 개의 패턴을 동시에 형성할 수 있는 마스크를 제공하는데 있다.Another object of the present invention is to provide a mask capable of simultaneously forming two patterns having different depths.
도 1 내지 도 4는 종래 방법에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도들.1 to 4 are cross-sectional views illustrating a method for manufacturing a semiconductor device by a conventional method.
도 5 내지 도 8은 본 발명에 의한 반도체 장치의 제조 방법을 설명하기 위한 단면도들.5 to 8 are cross-sectional views illustrating a method for manufacturing a semiconductor device according to the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>
100 : 반도체 기판 102 : 제1 절연층100 semiconductor substrate 102 first insulating layer
104 : 제1 식각 저지층 106 : 제2 절연층104: first etch stop layer 106: second insulating layer
108 : 제2 식각 저지층 110 : 포토레지스트막 패턴108: second etch stop layer 110: photoresist film pattern
112 : 투명 기판 113 : 투과율 조절층112: transparent substrate 113: transmittance adjustment layer
114 : 차단층 118 : 배선 영역114: blocking layer 118: wiring area
120 : 콘택홀120: contact hole
상기 일 목적을 달성하기 위하여 본 발명은, 반도체 기판의 상부에 제1 절연층, 제1 식각 저지층, 제2 절연층 및 제2 식각 저지층을 순차적으로 형성하는 단계; 배선이 형성될 영역과 콘택홀이 형성될 영역이 서로 다른 투과율을 갖도록 형성된 마스크를 사용하여 상기 제2 식각 저지층의 상부에 포토레지스트막 패턴을 형성하는 단계; 상기 포토레지스트막 패턴이 형성된 결과물을 전면 식각하는 단계; 상기 포토레지스트막 패턴을 제거하는 단계; 및 상기 제1 및 제2 식각 저지층을 식각 마스크로 이용하여 상기 제1 및 제2 절연층을 식각함으로써 배선 영역 및 콘택홀을 동시에 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.In order to achieve the above object, the present invention comprises the steps of sequentially forming a first insulating layer, a first etch stop layer, a second insulating layer and a second etch stop layer on the semiconductor substrate; Forming a photoresist pattern on the second etch stop layer using a mask formed such that a region where wiring is to be formed and a region where a contact hole is to be formed have different transmittances; Etching the entire surface on which the photoresist layer pattern is formed; Removing the photoresist film pattern; And simultaneously forming the wiring region and the contact hole by etching the first and second insulating layers using the first and second etch stop layers as an etching mask. to provide.
바람직하게는, 상기 마스크는 배선이 형성될 영역이 5∼20%의 투과율을 갖고 콘택홀이 형성될 영역이 100%의 투과율을 가지며 상기 두 개의 영역들을 제외한 영역이 0%의 투과율을 갖도록 형성된다.Preferably, the mask is formed such that a region where wiring is to be formed has a transmittance of 5 to 20%, a region where a contact hole is to be formed has a transmittance of 100%, and a region except for the two regions has a transmittance of 0%. .
바람직하게는, 상기 포토레지스트막 패턴이 형성된 결과물을 전면 식각하는 단계는 상기 제1 절연층의 표면이 일부 노출될 때까지 결과물을 에치백한다.Preferably, etching the resultant on which the photoresist layer pattern is formed on the entire surface is etched back until the surface of the first insulating layer is partially exposed.
바람직하게는, 상기 제1 및 제2 식각 저지층은 상기 제1 및 제2 절연층을 구성하는 물질과는 높은 식각 선택비를 갖는 물질로 형성하며, 더욱 바람직하게는 상기 제1 및 제2 절연층은 산화물로 형성하고 상기 제1 및 제2 식각 저지층은 SiON, SiN 또는 TiN으로 형성한다.Preferably, the first and second etch stop layers are formed of a material having a high etching selectivity with respect to the materials constituting the first and second insulating layers, more preferably the first and second insulation layers. The layer is formed of oxide and the first and second etch stop layers are formed of SiON, SiN or TiN.
바람직하게는, 상기 배선 영역 및 콘택홀을 동시에 형성하는 단계 후, 상기 결과물의 상부에 도전층을 형성하는 단계; 및 상기 배선 영역 및 콘택홀을 제외한 나머지 영역의 도전층을 화학 기계적 연마(CMP) 공정으로 제거하는 단계를 더 구비한다.Preferably, after the forming of the wiring region and the contact hole at the same time, forming a conductive layer on top of the resultant; And removing the conductive layer in the remaining regions except for the wiring region and the contact hole by a chemical mechanical polishing (CMP) process.
상기 다른 목적을 달성하기 위하여 본 발명은, 피노광물에 서로 다른 깊이를 갖는 두 개의 패턴을 동시에 형성하기 위한 마스크에 있어서, 투명한 기판; 상기 피노광물에 제1 깊이를 갖는 제1 패턴을 정의하도록 상기 기판의 상부에 형성된 투과율 조절층; 및 상기 피노광물에 상기 제1 깊이보다 낮은 제2 깊이를 갖는 제2 패턴을 정의하도록 상기 투과율 조절층의 상부에 형성된 차단층을 구비하는 것을 특징으로 하는 마스크를 제공한다.In order to achieve the above another object, the present invention provides a mask for simultaneously forming two patterns having different depths on a target object, the mask comprising: a transparent substrate; A transmittance control layer formed on the substrate to define a first pattern having a first depth in the object to be exposed; And a blocking layer formed on the transmittance adjusting layer to define a second pattern having a second depth lower than the first depth in the object to be exposed.
바람직하게는, 상기 투과율 조절층은 5∼20%의 투과율을 갖는 물질로 형성되며, 더욱 바람직하게는 MoSiON으로 형성된다.Preferably, the transmittance adjusting layer is formed of a material having a transmittance of 5 to 20%, more preferably formed of MoSiON.
바람직하게는, 상기 제1 패턴은 배선 영역이고 상기 제2 패턴은 콘택홀이다.Preferably, the first pattern is a wiring region and the second pattern is a contact hole.
상술한 바와 같이 본 발명에 의하면, 투과율이 조절된 마스크를 사용하여 배선 영역과 콘택홀을 동시에 형성하므로 상기 배선 영역과 콘택홀 간에 미스얼라인이 발생하지 않는다. 또한, 종래 방법에 비해 사진 공정을 1회 감소시킬 수 있으므로 공정 단순화를 도모할 수 있다.As described above, according to the present invention, since the wiring region and the contact hole are simultaneously formed using a mask having a controlled transmittance, no misalignment occurs between the wiring region and the contact hole. In addition, since the photographic process can be reduced once compared to the conventional method, the process can be simplified.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 5 내지 도 8은 본 발명의 바람직한 실시예에 따른, 이중-상감 기술을 이용한 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.5 through 8 are cross-sectional views illustrating a method of manufacturing a semiconductor device using a double-inlay technique, according to a preferred embodiment of the present invention.
도 5는 포토레지스트막 패턴(110)을 형성하는 단계를 도시한다. 소정의 회로 패턴들(도시하지 않음)이 형성되어 있는 반도체 기판(100)의 상부에 절연 물질로서 예컨대 산화물을 증착하여 제1 절연층(102)을 형성한 후, 그 상부에 상기 제1 절연층(102)에 대해 높은 식각 선택비를 갖는 물질, 예컨대 SiON을 증착하여 제1 식각 저지층(104)을 형성한다. 여기서, 상기 제1 식각 저지층(104)으로서 SiN이나 TiN을 사용할 수도 있다. 계속해서, 상기 제1 식각 저지층(104)의 상부에 절연 물질로서 예컨대 산화물을 증착하여 제2 절연층(106)을 형성한 후, 그 상부에 상기 제2 절연층(106)에 대해 높은 식각 선택비를 갖는 물질, 예컨대 SiON을 증착하여 제2 식각 저지층(108)을 형성한다. 여기서, 상기 제2 식각 저지층(108)으로서 SiN이나 TiN을 사용할 수도 있다.5 illustrates a step of forming the photoresist film pattern 110. After depositing an oxide as an insulating material on the semiconductor substrate 100 on which predetermined circuit patterns (not shown) are formed, for example, the first insulating layer 102 is formed, and then the first insulating layer is formed thereon. A material having a high etch selectivity relative to 102, such as SiON, is deposited to form first etch stop layer 104. Here, SiN or TiN may be used as the first etch stop layer 104. Subsequently, a second insulating layer 106 is formed by depositing, for example, an oxide as an insulating material on the first etch stop layer 104, and then high etching is performed on the second insulating layer 106 thereon. A material having a selectivity, such as SiON, is deposited to form the second etch stop layer 108. Here, SiN or TiN may be used as the second etch stop layer 108.
이어서, 배선이 형성될 영역과 콘택홀이 형성될 영역이 서로 다른 투과율을 갖도록 형성된 마스크(116)를 사용한 사진 공정을 통해 상기 제2 식각 저지층(108)의 상부에 포토레지스트막 패턴(110)을 형성한다. 상기 마스크(116)의 제작 방법은 다음과 같다. 즉, 석영으로 이루어진 투명 기판(112)의 상부에 빛이 5∼20%, 바람직하게는 10% 정도만 투과될 수 있도록 투과율 조절층(113), 예컨대 MoSiON층을 증착한 후, 그 상부에 차단층(114)으로서, 예컨대 Cr층을 증착한다. 이어서, 배선 영역을 정의하도록 상기 차단층(114)을 패터닝한 후, 콘택홀 영역을 정의하도록 상기 투과율 조절층(113)을 패터닝한다. 그 결과, 상기 마스크(116)에 있어서, 배선이 형성될 영역(B)은 투과율 조절층(113)으로만 구성되어 5∼20%의 투과율을 가지고, 콘택홀이 형성될 영역(C)은 기판(112)으로만 구성되어 100%의 투과율을 가지며, 상기 두 개의 영역들을 제외한 영역(A)은 차단층(114)으로 구성되어 0%의 투과율을 갖게 된다.Subsequently, the photoresist layer pattern 110 may be formed on the second etch stop layer 108 through a photolithography process using a mask 116 in which a region where wiring is to be formed and a region where a contact hole is to be formed have different transmittances. To form. The manufacturing method of the mask 116 is as follows. That is, after the transmittance adjusting layer 113, for example, MoSiON layer is deposited on the transparent substrate 112 made of quartz so that only 5% to 20%, preferably 10% of light is transmitted, the blocking layer is formed thereon. As 114, for example, a Cr layer is deposited. Subsequently, the blocking layer 114 is patterned to define a wiring region, and then the transmittance adjusting layer 113 is patterned to define a contact hole region. As a result, in the mask 116, the region B on which wiring is to be formed is composed of only the transmittance adjusting layer 113 and has a transmittance of 5 to 20%, and the region C on which a contact hole is to be formed is a substrate. It is composed of only 112 and has a transmittance of 100%, except for the two areas (A) is composed of a blocking layer 114 has a transmittance of 0%.
상술한 구조를 갖는 마스크(116)를 적용하여 포토레지스트막을 노광하면, 상기 포토레지스트막에 조사되는 빛의 세기 차이가 배선 및 콘택홀 영역에 따라 변하게 되어 포토레지스트막이 완전히 제거되는 영역(즉, 콘택홀 영역)과 포토레지스트막의 상단 부분만 일부 제거되는 영역(즉, 배선 영역)으로 차별화된다. 따라서, 도 5에 도시한 바와 같은 포토레지스트막 패턴(110)이 형성된다.When the photoresist film is exposed by applying the mask 116 having the above-described structure, the difference in the intensity of light irradiated onto the photoresist film is changed depending on the wiring and the contact hole area, so that the area where the photoresist film is completely removed (that is, the contact). Hole region) and a region where only the upper portion of the photoresist film is partially removed (that is, a wiring region). Thus, the photoresist film pattern 110 as shown in FIG. 5 is formed.
도 6은 상기 포토레지스트막 패턴(110)이 형성된 결과물을 전면 식각하는 단계를 도시한다. 즉, 상기 제1 절연층(102)의 표면이 일부 노출될 때까지 상기 포토레지스트막 패턴(110), 제2 식각 저지층(108), 제2 절연층(106) 및 제1 식각 저지층(104)을 에치백(etch-back)한다.FIG. 6 illustrates a step of etching the entire surface of the resultant product on which the photoresist layer pattern 110 is formed. That is, the photoresist film pattern 110, the second etch stop layer 108, the second insulating layer 106, and the first etch stop layer (until the surface of the first insulating layer 102 is partially exposed) Etch back 104).
도 7은 상기 포토레지스트막 패턴(110)을 에싱 및 스트립 공정으로 제거하는 단계를 도시한다.7 illustrates a step of removing the photoresist layer pattern 110 by an ashing and stripping process.
도 8은 배선 영역(118) 및 콘택홀(120)을 형성하는 단계를 도시한다. 상기 제1 및 제2 식각 저지층(104, 108)은 제1 및 제2 절연층(102, 106)에 대해 높은 식각 선택비를 가지므로, 상기 제1 및 제2 식각 저지층(104, 108)을 식각 마스크로 사용하여 제1 및 제2 절연층(102, 106)을 식각한다. 그 결과, 상기 제2 절연층(106)이 제거된 영역은 배선 영역(118)이 되고, 상기 제1 절연층(102)이 제거된 영역은 콘택홀(120)이 된다. 이어서, 결과물의 상부에 상기 배선 영역(118) 및 콘택홀(120)을 충분히 매립할 수 있을 정도의 두께로 도전층(도시하지 않음)을 형성한 후, 상기 제2 식각 저지층(108)의 표면이 노출될 때까지 상기 도전층을 화학 기계적 연마(CMP) 방법으로 식각함으로써 배선(도시하지 않음)을 형성함과 동시에 콘택홀(120)을 도전층으로 매립시킨다.8 illustrates a step of forming the wiring area 118 and the contact hole 120. The first and second etch stop layers 104 and 108 have a high etching selectivity with respect to the first and second insulating layers 102 and 106, and thus the first and second etch stop layers 104 and 108. ) And the first and second insulating layers 102 and 106 are etched using the. As a result, the region from which the second insulating layer 106 is removed becomes the wiring region 118, and the region from which the first insulating layer 102 is removed becomes the contact hole 120. Subsequently, a conductive layer (not shown) is formed on the upper portion of the resultant to have a thickness sufficient to fill the wiring region 118 and the contact hole 120, and then the second etch stop layer 108 may be formed. The conductive layer is etched by chemical mechanical polishing (CMP) until the surface is exposed, thereby forming a wiring (not shown) and filling the contact hole 120 with the conductive layer.
상술한 바와 같이 본 발명에 의하면, 투과율이 조절된 마스크를 사용하여 배선 영역과 콘택홀을 동시에 형성하므로 상기 배선 영역과 콘택홀 간에 미스얼라인이 발생하지 않는다. 또한, 종래 방법에 비해 사진 공정을 1회 감소시킬 수 있으므로 공정 단순화를 도모할 수 있다.As described above, according to the present invention, since the wiring region and the contact hole are simultaneously formed using a mask having a controlled transmittance, no misalignment occurs between the wiring region and the contact hole. In addition, since the photographic process can be reduced once compared to the conventional method, the process can be simplified.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, although described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified without departing from the spirit and scope of the invention described in the claims below. And can be changed.
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| KR1019980034037A KR20000014553A (en) | 1998-08-21 | 1998-08-21 | Method for fabricating semiconductor device and mask used thereof |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100420414B1 (en) * | 2001-06-28 | 2004-03-04 | 주식회사 하이닉스반도체 | Method for forming a metal line |
| KR100723466B1 (en) * | 2001-01-06 | 2007-05-30 | 삼성전자주식회사 | Photomask for dual damascene process, method thereof and method of forming dual damascene interconnection using the photomask |
-
1998
- 1998-08-21 KR KR1019980034037A patent/KR20000014553A/en not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100723466B1 (en) * | 2001-01-06 | 2007-05-30 | 삼성전자주식회사 | Photomask for dual damascene process, method thereof and method of forming dual damascene interconnection using the photomask |
| KR100420414B1 (en) * | 2001-06-28 | 2004-03-04 | 주식회사 하이닉스반도체 | Method for forming a metal line |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |