KR20000010737A - Electronic component and semiconductor device, method for manufacturing the same, circuit board have the same mounted thereon, and electronic equipment having the circuit board - Google Patents

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야스카와 히데아키
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    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Abstract

PURPOSE: An assembled-type semiconductor device enables reduction in cost or improvement in reliability in junction between chips or between a chip and a circuit board. CONSTITUTION: The assembled-type semiconductor device comprises a first semiconductor device (10) including a semiconductor chip (12) having an electrode (16), a stress relaxation layer (14) provided on the semiconductor chip (12), a wiring (18) formed from the electrode (16) onto the stress relaxation layer (14), and a solder ball (19) formed on the wiring (18) on the stress relaxation layer (14), and a bare chip (20) as a second semiconductor device electrically joined with the first semiconductor device (10).

Description

전자 부품과 반도체 장치 및 이들의 제조 방법과 이들을 실장한 회로 기판 및 이 회로 기판을 가지는 전자 기기Electronic components, semiconductor devices, manufacturing methods thereof, circuit boards mounted thereon, and electronic devices having the circuit boards

반도체 장치는 논리 회로, 메모리 또는 CPU 등 광범위한 용도에 사용되고 있다. 또한, 복수 종류의 회로를 한 개의 반도체 장치에 집적하는 것도 행하여진다. 그러나, 그것을 위하여는 반도체 장치의 설계를 다시 해야하고, 비용이 상승한다. 그래서, 복수의 반도체 칩을 접합하여 한 개의 반도체 장치로 하는 것이 행해져 왔다. 종래, 이러한 반도체 장치는 복수의 베어 칩이 접합되었을 뿐으로, 어느 한 개의 베어 칩 전극에 설치된 솔더 범프에 의해서 회로 기판에 실장되어 있었다.Semiconductor devices are used in a wide range of applications, such as logic circuits, memories or CPUs. In addition, integration of a plurality of types of circuits into one semiconductor device is also performed. However, for that, the design of the semiconductor device has to be redone, and the cost increases. Thus, a plurality of semiconductor chips have been joined to form one semiconductor device. Conventionally, such a semiconductor device has only a plurality of bare chips bonded to each other, and has been mounted on a circuit board by solder bumps provided on any one bare chip electrode.

따라서, 베어 칩끼리의 접합 또는 반도체 장치의 회로 기판에의 실장에 있어서 고려가 부족했다.Therefore, consideration was lacking in the bonding of bare chips or the mounting of a semiconductor device to a circuit board.

예컨대, 베어 칩끼리를 접합하기 위해서는 한쪽 베어 칩의 전극을 접합하기위한 패드를 다른쪽 베어 칩에 형성할 필요가 있고, 그 때문에 베어 칩의 설계를 다시 해야만 했다.For example, in order to bond bare chips with each other, it is necessary to form a pad for joining electrodes of one bare chip to the other bare chip, and therefore, the bare chip has to be redesigned.

또는, 회로 기판에 실장할 때에, 어느 한 개의 베어 칩과 회로 기판이 직접 접합되면 베어 칩과 회로 기판과의 열팽창 계수의 차에 의해서, 솔더로 이루어진 접합부에 균열이 생길 때가 있었다.Or when mounting on a circuit board, when any one bare chip and a circuit board are directly bonded, the crack might generate | occur | produce in the junction part which consists of solder by the difference of the thermal expansion coefficient between a bare chip and a circuit board.

본 발명은 상술한 바와 같은 과제를 해결하는 것으로, 그 목적은 칩끼리 또는 칩과 회로 기판과의 접합에 있어서, 비용 삭감 또는 신뢰성 향상을 도모할 수 있는 전자 부품과 반도체 장치 및 이들의 제조 방법과 이들을 실장한 회로 기판 및 이 회로 기판을 가지는 전자 기기를 제공하는 것에 있다.SUMMARY OF THE INVENTION The present invention solves the above problems, and an object thereof is to provide an electronic component, a semiconductor device, and a method of manufacturing the same, which can reduce costs or improve reliability in bonding chips or bonding chips and circuit boards. It is providing the circuit board which mounted these, and the electronic device which has this circuit board.

본 발명은 복수의 칩이 접합된 전자 부품과 반도체 장치 및 이들의 제조 방법과 이들을 실장한 회로 기판 및 이 회로 기판을 가지는 전자 기기에 관한다.BACKGROUND OF THE INVENTION Field of the Invention The present invention relates to an electronic component and a semiconductor device in which a plurality of chips are bonded, a method of manufacturing the same, a circuit board on which these chips are mounted, and an electronic device having the circuit board.

도 1은 제 1 실시예에 따른 반도체 장치를 도시하는 도면.1 shows a semiconductor device according to the first embodiment.

도 2는 제 2 실시예에 따른 반도체 장치가 실장된 회로 기판을 도시하는 도면.Fig. 2 is a diagram showing a circuit board on which the semiconductor device according to the second embodiment is mounted.

도 3은 제 3 실시예에 따른 반도체 장치가 실장된 회로 기판을 도시하는 도면.3 shows a circuit board on which the semiconductor device according to the third embodiment is mounted.

도 4a 및 도 4b는 제 4 실시예에 따른 반도체 장치를 도시하는 도면.4A and 4B show a semiconductor device according to the fourth embodiment.

도 5는 제 5 실시예에 따른 반도체 장치를 도시하는 도면.5 shows a semiconductor device according to the fifth embodiment.

도 6은 제 6 실시예에 따른 반도체 장치를 도시하는 도면.6 shows a semiconductor device according to the sixth embodiment.

도 7은 제 7 실시예에 따른 반도체 장치를 도시하는 도면.7 shows a semiconductor device according to the seventh embodiment.

도 8은 본 발명을 적용한 반도체 장치의 제조 공정을 도시하는 도면.Fig. 8 is a diagram showing the manufacturing steps of the semiconductor device to which the present invention is applied.

도 9는 본 발명을 적용한 반도체 장치의 제조 공정을 도시하는 도면.9 is a diagram illustrating a manufacturing process of a semiconductor device to which the present invention is applied.

도 10은 본 발명을 적용한 반도체 장치의 제조 공정을 도시하는 도면.10 is a diagram illustrating a manufacturing process of a semiconductor device to which the present invention is applied.

도 11은 본 발명을 적용한 반도체 장치의 제조 공정을 도시하는 도면.Fig. 11 is a diagram showing the manufacturing steps of the semiconductor device to which the present invention is applied.

도 12는 집합형 반도체 장치를 구성하는 개개의 반도체 장치의 변형예를 도시하는 도면.FIG. 12 is a diagram showing a modification of the individual semiconductor devices constituting the collective semiconductor device. FIG.

도 13은 집합형 반도체 장치를 구성하는 개개의 반도체 장치의 변형예를 도시하는 도면.FIG. 13 is a diagram showing a modification of the individual semiconductor devices constituting the collective semiconductor device. FIG.

도 14는 집합형 반도체 장치를 구성하는 개개의 반도체 장치의 변형예를 도시하는 도면.FIG. 14 is a diagram showing a modification of the individual semiconductor devices constituting the collective semiconductor device. FIG.

도 15는 본 발명을 적용한 반도체 장치를 실장한 회로 기판을 도시하는 도면.Fig. 15 is a diagram showing a circuit board mounted with a semiconductor device to which the present invention is applied.

도 16은 본 발명을 적용한 반도체 장치를 실장한 회로 기판을 구비하는 전자 기기를 도시하는 도면.Fig. 16 is a diagram showing an electronic device including a circuit board on which a semiconductor device to which the present invention is applied is mounted.

(1) 본 발명에 따른 반도체 장치는 전극을 가지는 반도체 칩과, 상기 반도체 칩 위에 설치되는 응력 완화 구조와, 상기 전극으로 형성되는 복수의 배선과, 상기 응력 완화 구조상에 형성됨과 동시에 상기 복수의 배선 중 어느 하나에 접속되는 외부 전극을 가지는 제 1 반도체 장치와, 상기 제 1 반도체 장치의 상기 전극에 비하여 배치된 피치가 다른 전극을 가지고, 상기 제 1 반도체 장치의 배선 중 어느 하나에 전기적으로 접합되는 제 2 반도체 장치를 가진다.(1) A semiconductor device according to the present invention includes a semiconductor chip having an electrode, a stress relaxation structure provided on the semiconductor chip, a plurality of wirings formed of the electrode, and a plurality of wirings formed on the stress relaxation structure. A first semiconductor device having an external electrode connected to any one of the first semiconductor device, and an electrode having a pitch different from that of the electrode of the first semiconductor device, and electrically connected to any one of wirings of the first semiconductor device. It has a 2nd semiconductor device.

본 발명에 의하면, 제 1 및 제 2 반도체 장치가 접합되어 한 개의 집합형 반도체 장치로 된다. 또한, 제 1 반도체 장치가 응력 완화 구조를 가지기 때문에, 이 응력 완화 구조를 통하여 외부 전극에 가해지는 응력을 완화할 수가 있다. 즉, 제 1 반도체 장치의 외부 전극을 회로 기판의 패드 등에 본딩하면 반도체 칩과 회로 기판과의 열팽창 계수 차에 의해 응력이 생길 수 있지만, 응력 완화 구조에 의해 이 응력이 완화된다.According to the present invention, the first and second semiconductor devices are joined together to form one aggregated semiconductor device. In addition, since the first semiconductor device has a stress relaxation structure, the stress applied to the external electrode can be relaxed through this stress relaxation structure. That is, when the external electrode of the first semiconductor device is bonded to a pad of a circuit board or the like, stress may be generated due to a difference in thermal expansion coefficient between the semiconductor chip and the circuit board, but the stress is relaxed by the stress relaxation structure.

또한, 일반적으로 반도체 칩에 형성되는 전극의 위치는 그 반도체 칩 단체에 있어서 가장 좋은 위치에 설계하는 것이 바람직하다. 이 경우에, 제 1 반도체 장치의 반도체 칩에서의 전극 위치와, 제 1 반도체 칩의 전극 위치와는 다른 위치에 전극이 존재하는 반도체 칩을 가지는 제 2 반도체 장치에 있어서는 쌍방의 전극의 피치가 다르기 때문에 집합형(일체화)으로 형성하기 위해서는 쌍방의 전극 위치를 맞추도록 설계해야 한다. 그러나, 본 발명과 같이 어느 한 개의 배선을 돌려 피치 변환시킴으로 전극 위치가 상이한 반도체 칩을 1개의 집합형 반도체 장치에 형성할 수가 있다.In general, the position of the electrode formed on the semiconductor chip is preferably designed to be the best position in the semiconductor chip alone. In this case, in the second semiconductor device having the electrode position in the semiconductor chip of the first semiconductor device and the semiconductor chip in which the electrode exists at a position different from the electrode position of the first semiconductor chip, the pitch of both electrodes is different. Therefore, in order to form a collective type (integration), it is necessary to design to match the position of both electrodes. However, as in the present invention, a semiconductor chip having a different electrode position can be formed in one collective semiconductor device by turning one of the wirings and changing the pitch.

(2) 상기 응력 완화 구조는 상기 반도체 칩 위에 설치되는 응력 완화층을 포함하여, 상기 외부 전극과 접속되는 배선은 상기 전극으로부터 상기 응력 완화층 위에 걸쳐 형성되며, 상기 외부 전극은 상기 응력 완화층 위에서 상기 외부 전극과 접속되는 배선에 형성될 수도 있다.(2) The stress relaxation structure includes a stress relaxation layer provided on the semiconductor chip, wherein a wire connected to the external electrode is formed from the electrode over the stress relaxation layer, and the external electrode is above the stress relaxation layer. It may be formed on the wiring connected to the external electrode.

(3) 상기 응력 완화 구조는 상기 반도체 칩 위에 설치되는 응력 완화층과, 해당 응력 완화층을 관통함과 동시에 해당 응력 완화층 위에 응력을 전달하는 접속부 를 포함하며, 상기 외부 전극과 접속되는 배선은 상기 응력 완화층 밑에 형성되며, 상기 외부 전극은 상기 접속부 위에 형성될 수도 있다.(3) The stress relaxation structure includes a stress relaxation layer provided on the semiconductor chip, and a connection portion that penetrates the stress relaxation layer and simultaneously transmits a stress on the stress relaxation layer. The lower electrode may be formed below the stress relaxation layer, and the external electrode may be formed on the connection portion.

(4) 상기 제 2 반도체 장치는 상기 전극을 가지는 반도체 칩과, 상기 전극에 설치되는 외부 전극으로 이루어진 베어 칩인 집합형 반도체 장치을 포함한다.(4) The second semiconductor device includes a collective semiconductor device which is a bare chip composed of a semiconductor chip having the electrode and an external electrode provided on the electrode.

이것에 의하면, 제 2 반도체 장치는 소위 베어 칩이고, 제 1 반도체 장치에 대하여 플립 칩 본딩이 이루어진다. 이와 같이, 제 2 반도체 장치로서 베어 칩을 사용하면, 가공이 불필요하기 때문에, 저 비용 및 공정의 생략화를 꾀할 수 있다.According to this, the second semiconductor device is a so-called bare chip, and flip chip bonding is performed on the first semiconductor device. As described above, when the bare chip is used as the second semiconductor device, processing is unnecessary, so that low cost and a process can be omitted.

(5) 상기 제 2 반도체 장치는 상기 전극을 가지는 반도체 칩과, 상기 반도체 칩 위에 설치되는 응력 완화층과, 상기 전극으로부터 상기 응력 완화층 위에 걸쳐 형성되는 배선과, 상기 응력 완화층 위에서 상기 배선에 형성되는 외부 전극을 가질 수 있다.(5) The second semiconductor device includes a semiconductor chip having the electrode, a stress relaxation layer provided on the semiconductor chip, wiring formed over the stress relaxation layer from the electrode, and on the wiring above the stress relaxation layer. It may have an external electrode formed.

이것에 의하면, 제 1 반도체 장치 뿐만 아니라, 제 2 반도체 장치도 응력 완화층에 의해 응력을 완화할 수 있도록 되어 있다.According to this, not only a 1st semiconductor device but also a 2nd semiconductor device can relieve stress by a stress relaxation layer.

(6) 상기 제 2 반도체 장치는 상기 전극을 가지는 반도체 칩과, 상기 반도체 칩위에 설치되는 응력 완화층과, 상기 응력 완화층 밑에서 상기 전극으로 형성되는 배선과, 상기 응력 완화층을 관통함과 함께, 해당 응력 완화층상에 응력을 전달하는 접속부와, 상기 접속부상에 형성되는 외부 전극을 가질 수 있다.(6) The second semiconductor device passes through a semiconductor chip having the electrode, a stress relaxation layer provided on the semiconductor chip, wiring formed by the electrode under the stress relaxation layer, and the stress relaxation layer. And a connection portion for transmitting stress on the stress relaxation layer, and an external electrode formed on the connection portion.

(7) 상기 제 2 반도체 장치는 상기 전극으로 형성되는 배선과, 해당 배선에 형성되는 외부 전극을 가지며, 상기 제 2 반도체 장치의 상기 외부 전극이 상기 제 1 반도체 장치에 전기적으로 접합될 수 있다.(7) The second semiconductor device has a wiring formed from the electrode and an external electrode formed on the wiring, and the external electrode of the second semiconductor device can be electrically bonded to the first semiconductor device.

(8) 상기 제 2 반도체 장치와 접속되는 배선은 상기 반도체 칩상에 형성되고, 상기 제 2 반도체 장치는 상기 전극으로 형성되는 배선과, 해당 배선에 형성되는 외부 전극을 가지고, 상기 응력 완화층은 상기 제 2 반도체 장치와 접속되는 배선의 적어도 일부를 피하는 영역에 형성될 수 있다.(8) A wiring connected to the second semiconductor device is formed on the semiconductor chip, and the second semiconductor device has a wiring formed of the electrode and an external electrode formed on the wiring. It can be formed in the region which avoids at least one part of the wiring connected with a 2nd semiconductor device.

이것에 의하면, 제 1 반도체 장치의 응력 완화층은 배선의 적어도 일부를 피하는 영역에만 형성되므로, 응력 완화층의 형성 영역을 줄일 수 있다.According to this, since the stress relaxation layer of a 1st semiconductor device is formed only in the area | region which avoids at least one part of wiring, the formation area of a stress relaxation layer can be reduced.

(9) 상기 제 2 반도체 장치와 접속되는 배선은 상기 응력 완화층상에 형성되고, 상기 제 2 반도체 장치는 상기 전극으로 형성되는 배선과, 해당 배선에 형성되는 외부 전극을 가질 수 있다.(9) A wiring connected to the second semiconductor device may be formed on the stress relaxation layer, and the second semiconductor device may have a wiring formed of the electrode and an external electrode formed on the wiring.

이것에 의하면, 제 2 반도체 장치가 접합되는 배선은 응력 완화층상에 형성되어 있으므로, 반도체 칩의 설계를 다시 하지 않더라도, 원하는 형상으로 할 수 있다. 따라서, 기지의 반도체 장치를 이용하여 제 1 반도체 장치를 구성할 수 있으므로, 비용 상승을 피할 수 있다.According to this, since the wiring to which a 2nd semiconductor device is joined is formed on the stress relaxation layer, it can be set as desired shape, without redesigning a semiconductor chip. Therefore, since a 1st semiconductor device can be comprised using a known semiconductor device, cost increase can be avoided.

(10) 상기 제 2 반도체 장치와 접속되는 배선은 상기 반도체 칩상에 형성되고, 상기 제 2 반도체 장치는 상기 전극으로 형성되는 배선과, 해당 배선에 형성되는 외부 전극을 가지며, 상기 응력 완화층은 상기 제 2 반도체 장치와 접속되는 배선의 적어도 일부를 피하는 영역에 형성될 수도 있다.(10) A wiring connected to the second semiconductor device is formed on the semiconductor chip, and the second semiconductor device has a wiring formed of the electrode and an external electrode formed on the wiring, and the stress relaxation layer is It may be formed in an area which avoids at least a part of the wiring connected with the second semiconductor device.

(11) 상기 제 2 반도체 장치와 접속되는 배선은 상기 응력 완화층상에 형성되며, 상기 제 2 반도체 장치는 상기 전극으로 형성되는 배선과, 해당 배선에 형성되는 외부 전극을 가질 수도 있다.(11) A wiring connected to the second semiconductor device may be formed on the stress relaxation layer, and the second semiconductor device may have a wiring formed of the electrode and an external electrode formed on the wiring.

(12) 상기 제 1 반도체 장치에 전기적으로 접합되는 적어도 한 개의 제 3 반도체 장치를 가질 수 있다.(12) At least one third semiconductor device may be electrically connected to the first semiconductor device.

이것에 의하면, 적어도 3개의 반도체 장치를 접합하여 한 개의 집합형 반도체 장치로 할 수 있다.According to this, at least three semiconductor devices can be bonded together to form one aggregated semiconductor device.

(13) 상기 모든 반도체 장치를 밀봉하는 수지 패키지와, 상기 제 1 반도체 장치의 전극에 접속되는 외부 리드를 가질 수 있다.(13) It may have a resin package which seals all the said semiconductor devices, and an external lead connected to the electrode of the said 1st semiconductor device.

이 반도체 장치는 수지 밀봉형이다.This semiconductor device is of resin sealing type.

(14) 상기 제 1 반도체 장치는 상기 제 2 반도체 장치와의 접속면과는 반대측면에 접착되는 방열기를 가질 수 있다.(14) The first semiconductor device may have a radiator bonded to a side opposite to the connection surface with the second semiconductor device.

이렇게 하여, 제 1 반도체 장치의 반도체 칩의 방열을 꾀할 수 있다.In this way, heat dissipation of the semiconductor chip of the first semiconductor device can be achieved.

(15) 본 발명에 따른 전자 부품은 전극을 가지는 소자 칩과, 상기 소자 칩 위에 설치되는 응력 완화 구조와, 상기 전극으로 형성되는 복수의 배선과, 상기 응력 완화 구조상에 형성됨과 동시에 상기 복수의 배선 중 어느 하나에 접속되는 외부 전극을 가지는 제 1 전자 부품과, 상기 제 1 전자 부품의 상기 전극에 비하여 배치된 피치가 다른 전극을 가지고, 상기 제 1 반도체 장치의 배선 중 어느 하나에 전기적으로 접합되는 제 2 전자 부품을 가진다.(15) An electronic component according to the present invention includes an element chip having an electrode, a stress relaxation structure provided on the element chip, a plurality of wirings formed of the electrode, and a plurality of wirings formed on the stress relaxation structure. A first electronic component having an external electrode connected to any one of the first electronic component, and an electrode having a pitch different from that of the electrode of the first electronic component, and electrically connected to any one of wirings of the first semiconductor device. Has a second electronic component.

(16) 본 발명에 따른 전자 부품의 제조 방법은 전극을 가지는 소자 칩과, 상기 소자 칩 위에 설치되는 응력 완화 구조와, 상기 전극으로 형성되는 복수의 배선과, 상기 응력 완화 구조상에 형성됨과 동시에 상기 복수의 배선 중 어느 하나에 접속되는 외부 전극을 가지는 제 1 전자 부품에, 상기 복수의 배선 중 어느 하나를 통하여 제 2 전자 부품을 전기적으로 접합하는 공정을 포함한다.(16) A method for manufacturing an electronic component according to the present invention includes a device chip having an electrode, a stress relaxation structure provided on the device chip, a plurality of wirings formed of the electrode, and a formation on the stress relaxation structure. And electrically joining the second electronic component to any of the plurality of wirings to the first electronic component having an external electrode connected to any one of the plurality of wirings.

(17) 본 발명에 따른 반도체 장치의 제조 방법은 전극을 가지는 반도체 칩과, 상기 반도체 칩 위에 설치되는 응력 완화 구조와, 상기 전극으로 형성되는 복수의 배선과, 상기 응력 완화 구조상에 형성됨과 동시에 상기 복수의 배선 중 어느 하나에 접속되는 외부 전극을 가지는 제 1 반도체 장치에, 상기 복수의 배선 중 어느 하나를 통하여 제 2 반도체 장치를 전기적으로 접합하는 공정을 포함한다.(17) A method of manufacturing a semiconductor device according to the present invention includes a semiconductor chip having an electrode, a stress relaxation structure provided on the semiconductor chip, a plurality of wirings formed of the electrode, and a formation on the stress relaxation structure. A first semiconductor device having an external electrode connected to any one of the plurality of wirings includes a step of electrically bonding the second semiconductor device via any one of the plurality of wirings.

이것에 의해서, 상기 집합형 반도체 장치를 제조할 수가 있다.Thereby, the said aggregate type semiconductor device can be manufactured.

(18) 상기 제 2 반도체 장치와 접속되는 배선은 패드를 가지고 상기 반도체 칩상에 형성되며, 상기 응력 완화 구조는 상기 패드를 피하는 영역에 형성되는 응력 완화층을 포함하고, 상기 제 2 반도체 장치는 전극과, 해당 전극으로 형성되는 배선과, 해당 배선에 형성되는 외부 전극을 가지며, 상기 제 2 반도체 장치의 외부 전극과, 상기 제 1 반도체 장치의 상기 패드를 접합할 수도 있다.(18) A wiring connected with the second semiconductor device is formed on the semiconductor chip with a pad, and the stress relaxation structure includes a stress relaxation layer formed in an area avoiding the pad, and the second semiconductor device includes an electrode And an external electrode formed on the wiring, and an external electrode of the second semiconductor device and the pad of the first semiconductor device.

(19) 상기 응력 완화 구조는 상기 반도체 칩 위에 설치되는 응력 완화층을 포함하고, 상기 제 2 반도체 장치와 접속되는 배선은 패드를 가지고 상기 응력 완화층상 에 형성되며, 상기 제 2 반도체 장치는 전극과, 해당 전극으로 형성되는 배선과, 해당 배선에 형성되는 외부 전극을 가지며, 상기 제 2 반도체 장치의 외부 전극과, 상기 제 1 반도체 장치의 상기 패드 를 접합할 수 있다.(19) The stress relieving structure includes a stress relieving layer provided on the semiconductor chip, and a wiring connected to the second semiconductor device is formed on the stress relieving layer with pads, and the second semiconductor device is formed with an electrode. And an interconnection electrode formed on the electrode and an external electrode formed on the interconnection line, and bonding the external electrode of the second semiconductor device to the pad of the first semiconductor device.

(20) 상기 제 1 반도체 장치의 상기 패드 및 상기 제 2 반도체 장치의 상기 외부 전극 중, 적어도 어느 한쪽은 회로 기판에의 실장에 사용되는 솔더보다도 융점이 높은 솔더로 이루어진 것이어도 된다.(20) At least one of the pad of the first semiconductor device and the external electrode of the second semiconductor device may be made of a solder having a higher melting point than solder used for mounting on a circuit board.

이것에 의해, 제조된 집합형 반도체 장치를 회로 기판에 실장할 때의 솔더를 리플로 공정에서 용융시켜도 그 온도에서는 패드 및 외부 전극을 접합하는 솔더는 재용융하지 않고, 그 접합 상태가 파괴되지 않도록 되어 있다.As a result, even if the solder used for mounting the manufactured integrated semiconductor device on the circuit board is melted in the reflow step, the solder for joining the pad and the external electrode is not remelted at that temperature so that the bonded state is not destroyed. It is.

(21) 상기 제 1 반도체 장치의 상기 패드 및 상기 제 2 반도체 장치의 상기 외부 전극은 표면이 솔더보다도 융점이 높은 금속으로 이루어진 것일 수도 있다.(21) The pad of the first semiconductor device and the external electrode of the second semiconductor device may be made of a metal whose surface has a higher melting point than solder.

이것에 의하면, 패드 표면의 금속과 외부 전극 표면의 금속으로, 패드와 범프가 접합된다. 이들의 금속 융점은 솔더의 융점보다도 높다. 따라서, 제조된 집합형 반도체 장치를 회로 기판에 실장할 때의 솔더를 리플로 공정에서 용융시키더라도 패드 및 외부 전극을 접합하는 금속은 재용융하지 않고, 그 접합 상태가 파괴되지 않도록 되어 있다.According to this, the pad and the bump are joined by the metal on the pad surface and the metal on the external electrode surface. These metal melting points are higher than the melting points of the solder. Therefore, even when the solder for mounting the manufactured integrated semiconductor device on the circuit board is melted in the reflow step, the metal joining the pad and the external electrode is not remelted, and the bonding state thereof is not destroyed.

(22) 상기 제 1 반도체 장치의 상기 패드 및 상기 제 2 반도체 장치의 상기 외부 전극 중, 한쪽 표면은 솔더로 이루어지고, 다른쪽 표면은 솔더보다도 융점이 높은 금속으로 이루어진 것일 수 있다.(22) Of the pad of the first semiconductor device and the external electrode of the second semiconductor device, one surface may be made of solder, and the other surface may be made of metal having a higher melting point than solder.

이것에 의하면, 한쪽 솔더가 용융하여 접합될 때에, 다른쪽 금속이 확산하므로, 솔더의 재용융 온도가 올라간다. 그리고, 제조된 집합형 반도체 장치를 회로 기판에 실장할 때의 솔더를 리플로 공정에서 용융시키더라도 그 온도에서는 패드 및 외부 전극을 접합하는 솔더는 재용융하지 않고 그 접합 상태가 파괴되지 않게 되어 있다.According to this, when one solder melts and joins, the other metal diffuses, and the remelting temperature of the solder rises. Even if the solder used for mounting the manufactured aggregated semiconductor device on the circuit board is melted in the reflow step, the solder for bonding the pad and the external electrode is not remelted at that temperature and the bonding state is not destroyed. .

(23) 상기 제 2 반도체 장치의 외부 전극과 상기 제 1 반도체 장치의 상기 패드 사이에 열경화성 접착제를 포함하는 이방성 도전막을 배치하고, 이 이방성 도전막에 의해서 상기 제 1 반도체 장치의 상기 패드와 상기 제 2 반도체 장치의 상기 외부 전극을 접합할 수 있다.(23) An anisotropic conductive film containing a thermosetting adhesive is disposed between the external electrode of the second semiconductor device and the pad of the first semiconductor device, and the pad and the first film of the first semiconductor device are disposed by the anisotropic conductive film. 2 The external electrode of the semiconductor device can be joined.

이것에 의하면, 이방성 도전막이 열경화성 접착제를 포함하므로, 제조된 집합형 반도체 장치를 회로 기판에 실장할 때의 솔더를 리플로 공정에서 용융시키더라도 그 온도에서는 이방성 도전막이 경화하므로, 패드 및 외부 전극의 접합 상태가파괴되지 않게 되어 있다.According to this, since the anisotropic conductive film contains a thermosetting adhesive, the anisotropic conductive film is cured at that temperature even if the solder when mounting the manufactured aggregated semiconductor device is mounted on a circuit board is melted at the reflow step, so that the pad and the external electrode are hardened. The joint state is not broken.

(24) 본 발명에 따른 회로 기판에는 상기 집합형 반도체 장치가 실장된다.(24) The integrated semiconductor device is mounted on a circuit board according to the present invention.

(25) 본 발명에 따른 전자 기기는 이 회로 기판을 가진다.(25) The electronic device according to the present invention has this circuit board.

이하, 본 발명에 유리한 실시예에 관하여 도면을 참조하며 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

(제 1 실시예)(First embodiment)

도 1은 제 1 실시예에 따른 반도체 장치를 도시하는 도면이다. 같은 도면에 도시하는 반도체 장치(1)는 반도체 장치(10)와 반도체 장치로서의 베어 칩(20)을 가지는 집합형이다.1 is a diagram showing a semiconductor device according to the first embodiment. The semiconductor device 1 shown in the same figure is an aggregation type which has the semiconductor device 10 and the bare chip | tip 20 as a semiconductor device.

반도체 장치(10)는 반도체 칩(12)의 전극(16)을 가지는 면에 있어서, 이 전극(16)을 피하는 영역에 응력 완화층(14)을 가지고, 전극(16)으로부터 응력 완화층(14) 위에 걸쳐서 배선(18)이 형성되어 있다. 배선(18) 위에는 솔더 볼(19)이 형성되어 있다. 솔더 볼(19)은 배선(18)상의 원하는 위치에 형성할 수 있으므로, 전극(16)의 피치에서 임의의 피치로 용이하게 변환할 수가 있다. 즉, 외부 단자의 피치 변환이 용이하다.The semiconductor device 10 has a stress relaxation layer 14 in the region avoiding the electrode 16 on the surface having the electrodes 16 of the semiconductor chip 12, and the stress relaxation layer 14 from the electrode 16. The wiring 18 is formed over the (). The solder ball 19 is formed on the wiring 18. Since the solder ball 19 can be formed in a desired position on the wiring 18, it can be easily converted from the pitch of the electrode 16 to any pitch. That is, pitch conversion of an external terminal is easy.

또한, 응력 완화층(14)으로서 영 계수가 낮고 응력 완화의 기능을 다할 수 있는 재질이 사용되고 있다. 예컨대, 폴리이미드수지, 실리콘 변성 이미드수지, 에폭시수지나 실리콘 변성 에폭시수지 등을 들 수 있다. 따라서, 솔더 볼(19)에 대하여 외부에서 가해지는 응력을 응력 완화층(14)이 완화할 수 있도록 되어 있다.As the stress relaxation layer 14, a material having a low Young's modulus and capable of fulfilling a function of stress relaxation is used. For example, polyimide resin, silicone modified imide resin, epoxy resin, silicone modified epoxy resin, etc. are mentioned. Therefore, the stress relaxation layer 14 can alleviate the stress exerted externally with respect to the solder ball 19.

그리고, 솔더 볼(19)에는 베어 칩(20)의 전극(22)이 접합되어 있다. 또, 솔더 볼(19)은 미리 반도체 장치(l0)의 전극(16)에 형성해 둘 수도 있지만, 베어 칩(20) 전극(22)에 형성해 둘 수도 있다. 여기서, 반도체 장치(10)의 외부 단자의 피치 변환이 용이하기 때문에, 반도체 장치(10)와 베어 칩(20)과의 전기적인 접합을 용이하게 할 수 있다.The electrode 22 of the bare chip 20 is joined to the solder ball 19. In addition, although the solder ball 19 may be previously formed in the electrode 16 of the semiconductor device 10, it may be formed in the electrode 22 of the bare chip | tip 20. As shown in FIG. Here, since the pitch conversion of the external terminal of the semiconductor device 10 is easy, electrical bonding between the semiconductor device 10 and the bare chip 20 can be facilitated.

반도체 장치(10)의 반도체 칩(12)에 있어서, 배선(18)이 설치되어 있지 않은 전극(도시하지 않음)에는 와이어(2)가 본딩되어 리드(4)에 접속되어 있다. 그리고, 도면에 있어서 2점 쇄선으로 도시하는 영역이 수지 밀봉됨으로 반도체 장치(1)가 얻어진다.In the semiconductor chip 12 of the semiconductor device 10, a wire 2 is bonded to an electrode (not shown) in which the wiring 18 is not provided, and is connected to the lead 4. And the area | region shown by the dashed-dotted line in the figure is resin-sealed and the semiconductor device 1 is obtained.

본 실시예에 의하면, 반도체 장치(10)에 기존의 베어 칩(20)을 조합할 뿐이므로, 용이하게 새로운 집적 회로를 형성할 수가 있다. 또, 반도체 장치(10) 및 페어칩은 칩(20) 기능으로서 논리 회로 및 메모리(RAM) 또는 CPU 및 메모리(SRAM) 등의 조합이 있다.According to this embodiment, only the existing bare chip 20 is combined with the semiconductor device 10, so that a new integrated circuit can be easily formed. In addition, the semiconductor device 10 and the pair chip have a combination of a logic circuit and a memory (RAM) or a CPU and a memory (SRAM) as a function of the chip 20.

또한, 본 실시예에서는 QFP의 패키지 형태를 예로 들었지만, 패키지의 형태는 이것에 한정되는 것이 아니다.In addition, although the package form of QFP was mentioned as the example in this embodiment, the package form is not limited to this.

본 발명은 이종의 반도체 장치에 적용하는 것이 바람직하지만, 동종의 반도체 장치에 적용하여도 지장이 없다.It is preferable to apply this invention to a heterogeneous semiconductor device, but it does not interfere even if it is applied to the same kind of semiconductor device.

(제 2 실시예)(Second embodiment)

도 2는 제 2 실시예에 따른 반도체 장치가 실장된 회로 기판을 도시하는 도면이다. 같은 도면에 도시하는 반도체 장치(3)는 응력 완화층(31)을 가지는 반도체 장치(30)와 반도체 장치로서의 베어 칩(32)을 가지는 집합형이다. 반도체 장치(30) 및 베어 칩(32)의 구조 및 접합 수단은 도 1에 도시하는 반도체 장치(10) 및 베어 칩(20)과 같다. 그리고, 반도체 장치(30)의 배선(34)이 범프(36)를 거쳐 회로 기판(38)에 실장되어 있다.2 is a diagram showing a circuit board on which the semiconductor device according to the second embodiment is mounted. The semiconductor device 3 shown in the same figure is an aggregation type which has the semiconductor device 30 which has the stress relaxation layer 31, and the bare chip | tip 32 as a semiconductor device. The structure and the bonding means of the semiconductor device 30 and the bare chip 32 are the same as the semiconductor device 10 and the bare chip 20 shown in FIG. The wiring 34 of the semiconductor device 30 is mounted on the circuit board 38 via the bumps 36.

또한, 베어 칩(32)의 전극을 가지는 면 및 측단면은 수지(51)에 의해 보호되어 있는 것이 바람직하다.Moreover, it is preferable that the surface and side cross section which have the electrode of the bare chip | tip 32 are protected by resin 51. As shown in FIG.

본 실시예는 제 1 반도체 장치와 제 2 반도체 장치 사이에서 응력 완화를 꾀할 뿐 아니라, 피치 변환을 행하고 싶은 예로 든 것이다. 바꿔 말하면 본 예의 사용 케이스로서는 회로 기판과의 열팽창 계수의 차가 작은 경우나 또는 온도 변화가 적은 분위기중에서만 취급될 경우에는 매우 양호하다.This embodiment is an example in which not only stress relaxation is performed between the first semiconductor device and the second semiconductor device but also pitch conversion is performed. In other words, the use case of this example is very good when the difference in thermal expansion coefficient with a circuit board is small or when it is handled only in the atmosphere with little temperature change.

(제 3 실시예)(Third embodiment)

도 3은 제 3 실시예에 따른 반도체 장치가 실장된 회로 기판을 도시하는 도면이다. 같은 도면에 도시하는 반도체 장치(5)는 반도체 장치(40) 및 반도체 장치로서의 베어 칩(42)을 가지는 집합형이다. 본 실시예는 회로 기판(48)과의 응력 완화를 꾀할 수 있는 구조이다.3 is a diagram showing a circuit board on which the semiconductor device according to the third embodiment is mounted. The semiconductor device 5 shown in the same figure is an aggregation type which has the semiconductor device 40 and the bare chip | tip 42 as a semiconductor device. This embodiment has a structure capable of relieving stress with the circuit board 48.

반도체 장치(40)는 도 1에 도시하는 반도체 장치(10)와 같이, 전극(45)을 피하는 영역에 영 계수가 낮은 응력 완화층(41)이 형성되어 있다. 이 응력 완화층(41)상에는 도시하지 않은 전극으로부터 유도된 배선에 패드(44)가 형성되고, 이 패드(44)상에 형성된 범프(43)를 통하여 베어 칩(42)과 접합되어 있다. 또한, 응력 완화층(41)상에는 전극(45)으로부터 유도된 배선(46)이 형성되며, 배선(46)은 범프(47)를 거쳐 회로 기판(48)에 접합된다. 상세하게는 배선(46)에도 패드가 형성되고, 이 패드 위에 범프(47)가 형성된다.In the semiconductor device 40, as in the semiconductor device 10 shown in FIG. 1, a stress relaxation layer 41 having a low Young's modulus is formed in a region avoiding the electrode 45. On this stress relief layer 41, a pad 44 is formed on a wiring guided from an electrode (not shown), and is bonded to the bare chip 42 through a bump 43 formed on the pad 44. In addition, the wiring 46 guided from the electrode 45 is formed on the stress relaxation layer 41, and the wiring 46 is bonded to the circuit board 48 via the bump 47. In detail, a pad is formed in the wiring 46, and a bump 47 is formed on the pad.

또, 베어 칩(42)의 전극을 가지는 면 및 측단면은 수지(51)에 의해서 보호되어 있는 것이 바람직하다.Moreover, it is preferable that the surface and side cross section which have the electrode of the bare chip | tip 42 are protected by resin 51. As shown in FIG.

본 실시예에 의하면 반도체 장치(40)가 응력 완화층(41)을 가지므로, 반도체 장치(40)와 회로 기판(48)과의 열팽창 계수차에 의한 응력이 완화된다. 또한, 배선(44)은 응력 완화층(41)상에 형성되므로, 간단히 설계할 수 있고, 베어 칩(42)으로서 기지의 것을 사용하더라도 반도체 장치(40)의 설계를 다시 할 필요가 없다.According to this embodiment, since the semiconductor device 40 has the stress relaxation layer 41, the stress due to the thermal expansion coefficient difference between the semiconductor device 40 and the circuit board 48 is relaxed. In addition, since the wiring 44 is formed on the stress relaxation layer 41, it can be designed simply, and it is not necessary to redesign the semiconductor device 40 even if a known one is used as the bare chip 42.

(제 4 실시예)(Example 4)

도 4a 및 도 4b는 제 4 실시예에 따른 반도체 장치를 도시하는 도면이고, 도 4b는 평면도, 도 4a는 도 4b의 A-A 선단면도이다. 같은 도면에 도시하는 반도체 장치(50)는 반도체 장치(52) 및 2개의 반도체 장치로서의 베어 칩(54)을 가지는 집합형이다. 그 기능으로서 예컨대, 논리 회로, 메모리(RAM) 및 CPU의 조합을 들 수 있다.4A and 4B show a semiconductor device according to the fourth embodiment, FIG. 4B is a plan view, and FIG. 4A is a sectional view taken along line A-A in FIG. 4B. The semiconductor device 50 shown in the same figure is an aggregation type which has the semiconductor device 52 and the bare chip 54 as two semiconductor devices. Examples of the function include a combination of a logic circuit, a memory (RAM), and a CPU.

반도체 장치(50)는 도 1에 도시한 반도체 장치(10)와 같은 구성이다. 즉, 반도체 칩(58)의 전극(60)을 가지는 면이고, 이 전극(60)을 피하는 영역에 응력 완화층(62)이 형성되고, 전극(60)으로부터 응력 완화층(62)상에 배선(64)이 형성되며, 응력 완화층(62)상에 있어서 배선(64)에 범프(66)가 형성되어 있다.The semiconductor device 50 has the same structure as the semiconductor device 10 shown in FIG. 1. That is, the surface having the electrode 60 of the semiconductor chip 58, the stress relaxation layer 62 is formed in the region avoiding the electrode 60, the wiring from the electrode 60 on the stress relaxation layer 62 64 is formed, and the bump 66 is formed in the wiring 64 on the stress relaxation layer 62.

또한, 반도체 장치(50)는 도시하지 않은 복수의 전극으로부터 유도된 배선에 패드(68)가 형성되어 있고 범프(70)를 통하여 베어 칩(54)의 전극(72)과 접속되어 있다. 또, 베어 칩(54)은 수지(51)에 의해 베어 칩(54)의 전극(72)을 가지는 면 및 측단면이 덮여져 보호되어 있는 것이 바람직하다.In the semiconductor device 50, a pad 68 is formed on wirings derived from a plurality of electrodes (not shown), and is connected to the electrode 72 of the bare chip 54 through the bump 70. In addition, it is preferable that the bare chip 54 is covered and protected by the resin 51 with the side and the side cross-section which have the electrode 72 of the bare chip 54 covered.

더욱, 반도체 장치(50)의 배선(64)상에는 범프(66)를 피하여 솔더 레지스트층(74)이 형성된다. 이 솔더 레지스트층(74)은 산화 방지막으로서, 또한 최종적으로 집합형 반도체 장치로 되었을 때의 보호막으로서 혹은 방습성 향상을 목적으로 한 보호막이 된다.Further, the solder resist layer 74 is formed on the wiring 64 of the semiconductor device 50 to avoid the bumps 66. The solder resist layer 74 serves as an anti-oxidation film, a protective film when it finally becomes an integrated semiconductor device, or a protective film for the purpose of improving moisture resistance.

본 실시예에 의하면, 반도체 장치(52)에 2개의 베어 칩(54)이 접합되어 있지만, 3개 이상의 베어 칩(54)을 접합할 수도 있다. 이러한 복수의 베어 칩을 사용하여 회로를 형성하는 멀티칩 모듈(MCM)은 본 실시예와 같이, 응력 완화층(64)상에 배선(68)을 형성함으로 설계가 용이해진다.According to the present embodiment, two bare chips 54 are bonded to the semiconductor device 52, but three or more bare chips 54 may be bonded to each other. The multi-chip module (MCM) for forming a circuit using the plurality of bare chips can be easily designed by forming the wiring 68 on the stress relaxation layer 64 as in this embodiment.

(제 5 실시예)(Example 5)

도 5는 제 5 실시예에 따른 반도체 장치를 도시하는 도면이다. 같은 도면에 도시하는 반도체 장치(80)는 반도체 장치(90)에 다른 반도체 장치(92)가 접합된 집합형이다. 즉, 반도체 장치(90)의 반도체 칩(82)의 전극(84)을 가지는 면이고, 이 전극(84)을 피하는 영역에 응력 완화층(86)이 형성되며, 전극(84)으로부터 응력 완화층(86)상에 배선(88)이 형성되고, 응력 완화층(86)상에 있어서 배선(88)에 범프(89)가 형성되어 있다. 이와 같이, 반도체 장치(90)는 응력 완화층(86)에 의해 범프(89)에 가해지는 응력을 완화하도록 되어 있다. 또, 배선(88)에 솔더 레지스트층(87)에 의해 보호되어 있다.5 is a diagram showing the semiconductor device according to the fifth embodiment. The semiconductor device 80 shown in the same figure is an aggregation type in which the other semiconductor device 92 is joined to the semiconductor device 90. That is, the surface of the semiconductor device 90 having the electrode 84 of the semiconductor chip 82, the stress relaxation layer 86 is formed in the region avoiding the electrode 84, the stress relaxation layer from the electrode 84 A wiring 88 is formed on the 86, and a bump 89 is formed on the wiring 88 on the stress relaxation layer 86. As described above, the semiconductor device 90 is configured to relieve the stress applied to the bump 89 by the stress relaxation layer 86. The wiring 88 is protected by the solder resist layer 87.

또한, 반도체 장치(90)에는 도시하지 않은 복수의 전극으로부터 유도된 배선에 패드(81)가 형성되어 있고, 범프(85)를 통하여 이 패드(81)에 반도체 장치(92)의 배선(91)이 접합되어 있다. 자세하게는 배선(91)에 형성된 패드가 패드(81)에 접합된다. 반도체 장치(92)도 반도체 장치(90)와 같이, 응력 완화층(94)을 가지고 있다. 또, 반도체 장치(92)의 전극을 가지는 면 및 측단면은 수지(93)에 의해 덮여져 보호되어 있는 것이 바람직하다.In the semiconductor device 90, a pad 81 is formed on a wiring guided from a plurality of electrodes (not shown), and the wiring 91 of the semiconductor device 92 is connected to the pad 81 via a bump 85. Is joined. In detail, the pad formed on the wiring 91 is bonded to the pad 81. The semiconductor device 92 also has a stress relaxation layer 94, like the semiconductor device 90. Moreover, it is preferable that the surface and side cross section which have an electrode of the semiconductor device 92 are covered and protected by the resin 93.

제조 과정에 있어서 범프(85)를 반도체 장치(90)의 패드(81) 또는 반도체 장치(12)의 배선(91) 패드에만 미리 형성해 두면, 한쪽에만 범프를 형성할 수 있고, 다른쪽에 있어서는 접속용 범프 형성을 생략할 수 있음으로, 그 공수나 비용을 줄일 수 있다.In the manufacturing process, if the bumps 85 are formed only in the pads 81 of the semiconductor device 90 or the pads of the wiring 91 of the semiconductor device 12 in advance, bumps can be formed on only one side, and on the other side, for connection. Since bump formation can be omitted, the labor and cost can be reduced.

본 실시예에 의해서도 패드(81)는 응력 완화층(86) 상에 형성되므로 간단히 설계할 수 있다.Also in this embodiment, the pad 81 is formed on the stress relaxation layer 86, so that it can be designed simply.

(제 6 실시예)(Example 6)

도 6은 제 6 실시예에 따른 반도체 장치를 도시하는 도면이다. 같은 도면에 도시하는 반도체 장치(100)는 반도체 장치(102)에 반도체 장치로서의 베어 칩(104) 및 반도체 장치(106)가 접합되어 이루어진다.6 is a diagram showing the semiconductor device according to the sixth embodiment. In the semiconductor device 100 shown in the same drawing, the bare chip 104 as a semiconductor device and the semiconductor device 106 are bonded to the semiconductor device 102.

여기서, 베어 칩(104)은 도 4a에 도시하는 베어 칩(54)과 같고, 반도체 장치(106)는 도 5에 도시하는 반도체 장치(92)와 같기 때문에, 설명을 생략한다.Here, since the bare chip 104 is the same as the bare chip 54 shown in FIG. 4A, and the semiconductor device 106 is the same as the semiconductor device 92 shown in FIG. 5, description thereof is omitted.

또한, 반도체 장치(102)는 응력 완화층(108)의 구성에 있어서, 도 5에 도시하는 반도체 장치(90)와 다르다. 즉, 도 6에 있어서, 반도체 장치(102)의 반도체 칩(110)에는 범프(112) 형성 영역에만 응력 완화층(108)이 형성되어 있다. 그리고, 반도체 칩(110)에 있어서, 베어 칩(104) 및 반도체 장치(106)가 접합되는 중앙 영역(능동 소자의 형성 영역)에는 응력 완화층(108)은 형성되어 있지 않다. 이 때문에, 반도체 칩(110)에는 베어 칩(104) 및 반도체 장치(106)가 접합되는 면에 있어서, 도시하지 않은 전극으로부터 유도된 배선에 패드(114)가 형성되고, 반도체 장치(102)와 베어 칩(104) 및 반도체 장치(106)와의 전기적인 접속이 도모되고 있다. 또, 패드(114) 밑에는 도시하지 않은 절연막이 형성되어 있다. 또한, 베어 칩(104, 106)의 전극을 가지는 면 및 측단면은 수지(105)에 의해 덮여 보호되어 있는 것이 바람직하다.In addition, the semiconductor device 102 differs from the semiconductor device 90 shown in FIG. 5 in the structure of the stress relaxation layer 108. That is, in FIG. 6, the stress relaxation layer 108 is formed only in the bump 112 formation region in the semiconductor chip 110 of the semiconductor device 102. In the semiconductor chip 110, the stress relaxation layer 108 is not formed in the center region (the active region formation region) where the bare chip 104 and the semiconductor device 106 are joined. For this reason, in the surface where the bare chip 104 and the semiconductor device 106 are bonded to the semiconductor chip 110, the pad 114 is formed in the wiring guide | induced from the electrode which is not shown in figure, and the semiconductor device 102 and Electrical connection with the bare chip 104 and the semiconductor device 106 is planned. An insulating film (not shown) is formed under the pad 114. Moreover, it is preferable that the surface and side cross section which have the electrodes of the bare chip | tips 104 and 106 are covered and protected by the resin 105.

본 실시예에 의하면, 응력 완화층(108)이 회로 기판(도시하지 않음) 과의 접속을 위한 범프(112)의 형성 영역에만 형성되어 있으므로, 응력 완화층(108)의 형성 불량에 의한 제품 비율의 저하를 감소시킬 수 있다. 본 실시예에서는 베어 칩(104) 및 피치 변환이 이루어짐과 동시에 응력 완화 기능을 가지는 반도체 장치(106)의 양쪽이 접합된 구조로 되어 있지만, 어느 한쪽만을 접합하는 구조로 할 수도 있다.According to this embodiment, since the stress relaxation layer 108 is formed only in the formation region of the bump 112 for connection with a circuit board (not shown), the product ratio by the formation failure of the stress relaxation layer 108 Can reduce the degradation. In the present embodiment, the bare chip 104 and the pitch conversion are performed, and both of the semiconductor devices 106 having the stress relaxation function are bonded to each other, but only one of them can be bonded.

(제 7 실시예)(Example 7)

도 7은 제 7 실시예에 따른 반도체 장치를 도시하는 도면이다. 같은 도면에 도시하는 반도체 장치(120)는 도 4에 도시하는 집합형 반도체 장치(50)에 방열기(122)를 부착한 것이다. 방열기(122)에 관해서는 주지의 것이 사용된다. 또한, 반도체 장치(50)와 방열기(122)와의 접착에는 열도전성 접착제(124)가 사용된다.7 is a diagram showing the semiconductor device according to the seventh embodiment. In the semiconductor device 120 shown in the same drawing, the heat sink 122 is attached to the collective semiconductor device 50 shown in FIG. As for the radiator 122, a known one is used. In addition, a thermally conductive adhesive 124 is used to bond the semiconductor device 50 to the radiator 122.

본 실시예에 의하면 방열기(122)에 의해서 방열성이 향상하고, 고방열을 수반하는 고집적 회로이더라도 MCM 구조를 채용할 수 있다.According to the present embodiment, the heat dissipation property is improved by the radiator 122, and even in a highly integrated circuit with high heat dissipation, the MCM structure can be adopted.

(그 밖의 실시예)(Other Embodiments)

도 8 내지 도 11은 본 발명을 적용한 반도체 장치의 제조 공정을 도시하는 도면이다.8 to 11 are diagrams illustrating a manufacturing process of the semiconductor device to which the present invention is applied.

도 8에 도시하는 반도체 장치(130)는 반도체 장치(132) 및 반도체 장치로서의 베어 칩(134)을 가지는 집합형이다.The semiconductor device 130 shown in FIG. 8 is an aggregation type including a semiconductor device 132 and a bare chip 134 as a semiconductor device.

반도체 장치(132)는 도시하지 않은 전극으로부터 유도된 배선에 형성된 패드(136)에 금(Au) 도금층(138)이 형성되어 있는 점을 제외하고, 도 4에 도시하는 반도체 장치(52)와 같은 구성이다. 또, 도 8에는 도 4에 도시하는 솔더 레지스트층(74)이 형성되기 전의 상태에서 반도체 장치(132)가 도시되어 있다. 또한, 도금층(138)은 전해 도금 또는 무전해 도금 어느 것으로도 실시될 수 있다.The semiconductor device 132 is the same as the semiconductor device 52 shown in FIG. 4 except that a gold (Au) plating layer 138 is formed on a pad 136 formed on a wiring guided from an electrode (not shown). Configuration. 8 illustrates the semiconductor device 132 in a state before the solder resist layer 74 shown in FIG. 4 is formed. In addition, the plating layer 138 may be implemented by either electroplating or electroless plating.

베어 칩(134)은 알루미늄(Al)으로 이루어진 전극(140)에 금(Au)으로 이루어진 범프(142)가 형성되어 이루어진다.The bare chip 134 is formed by forming a bump 142 made of gold (Au) on an electrode 140 made of aluminum (Al).

본 실시예에서는 반도체 장치(132)와 베어 칩(134)을 접합하여 반도체 장치(130)를 제조한다. 구체적으로는 반도체 장치(132)에서의 패드(136)와 베어 칩(134)의 전극(140)을 도금층(138) 및 범프(142)를 통하여 접합한다. 자세하게는 소정의 온도와 압력을 기초로 생기는 확산을 이용한 열압착 접합, 또는 초음파로 생기는 진동과 압력에 의한 소성 변형을 이용한 초음파 접합, 또는 양자를 병용하여 접합한다. 그 후, 베어 칩(134)과 반도체 장치(132) 사이 및 베어 칩(134) 측면에 도시하지 않은 수지를 주입한다.In the present embodiment, the semiconductor device 130 is manufactured by bonding the semiconductor device 132 and the bare chip 134 to each other. Specifically, the pad 136 of the semiconductor device 132 and the electrode 140 of the bare chip 134 are bonded through the plating layer 138 and the bump 142. In detail, thermocompression bonding using diffusion generated on the basis of a predetermined temperature and pressure, ultrasonic bonding using plastic deformation caused by vibration and pressure generated by ultrasonic waves, or both are used in combination. Thereafter, a resin (not shown) is injected between the bare chip 134 and the semiconductor device 132 and on the side of the bare chip 134.

도금층(138) 및 범프(142)는 모두 금(Au)으로 형성되어 있고, 금(Au)의 융점은 솔더의 융점보다 높다. 따라서, 본 실시예에 따른 반도체 장치(1)30에 의하면, 회로 기판에의 실장을 위한 솔더의 융점과 동등하거나 약간 높은 온도에서의 리플로 공정을 거쳐도 리플로시의 온도는 금과 솔더로 이루어진 합금의 융점보다도 낮게 용융하지 않으므로, 반도체 장치(132)와 베어 칩(134)과의 접합이 풀리지 않는다. 이렇게 하여 회로 기판에의 실장시의 신뢰성을 높일 수 있다. 또, 금속 확산에 의해 접합할 수 있으면 금(Au) 이외의 금속을 사용할 수도 있다.The plating layer 138 and the bump 142 are both formed of gold (Au), and the melting point of the gold (Au) is higher than that of the solder. Therefore, according to the semiconductor device 1 30 according to the present embodiment, even when the reflow process is performed at a temperature equal to or slightly higher than the melting point of the solder for mounting on the circuit board, the temperature of the reflow is set to gold and solder. Since the melting is not lower than the melting point of the alloy formed, the bonding between the semiconductor device 132 and the bare chip 134 is not released. In this way, the reliability at the time of mounting on a circuit board can be improved. Moreover, metal other than gold (Au) can also be used if it can join by metal diffusion.

다음에, 도 9에 도시하는 반도체 장치(150)는 반도체 장치(152) 및 반도체 장치로서의 베어 칩(154)을 가지는 집합형이다. 반도체 장치(152)는 베어 칩(154)과의 접합을 위한 패드(156) 표면에 공정 땜납으로 이루어진 솔더층(158)이 피복되어 이루어진다. 솔더층(158)의 두께는 5 내지 20 ㎛ 정도로 된다. 그 밖의 구성은 도 8에 도시하는 반도체 장치(132)와 같다. 또한, 베어 칩(154)은 도 8에 도시하는 베어 칩(134)과 같이, 전극(160)에 금(Au)으로 이루어진 범프(162)가 형성되어 있다. 또, 반도체 장치(152)에의 접합을 위해 패드의 피치 변환을 행할 때에는 베어 칩(152) 대신에 응력 완화층 위에 배선을 형성하는 구조를 채용할 수 있다.Next, the semiconductor device 150 shown in FIG. 9 is an aggregate type having a semiconductor device 152 and a bare chip 154 as a semiconductor device. The semiconductor device 152 is formed by coating a solder layer 158 made of process solder on a surface of a pad 156 for bonding to a bare chip 154. The thickness of the solder layer 158 is about 5-20 micrometers. The other structure is the same as that of the semiconductor device 132 shown in FIG. As for the bare chip 154, a bump 162 made of gold (Au) is formed on the electrode 160, like the bare chip 134 shown in FIG. In addition, when performing pitch conversion of the pad for bonding to the semiconductor device 152, a structure in which a wiring is formed on the stress relaxation layer instead of the bare chip 152 can be adopted.

본 실시예에서는 상기 도 8에 도시하는 실시예와 같이, 반도체 장치(152)와 베어 칩(154)을 열압착 접합 또는 초음파 접합 혹은 양자를 병용하여 접합한다. 그렇게 하면, 솔더층(158) 중에 범프(162)를 구성하는 금(Au)이 확산하여 재용융의 온도가 올라간다. 그 후, 반도체 장치(152)와 베어 칩(154) 사이 및 베어 칩(154) 측면에 도시하지 않은 수지를 주입한다.In this embodiment, as in the embodiment shown in FIG. 8, the semiconductor device 152 and the bare chip 154 are bonded by thermocompression bonding, ultrasonic bonding, or both. As a result, gold (Au) constituting the bumps 162 diffuses in the solder layer 158, thereby increasing the temperature of remelting. Thereafter, a resin (not shown) is injected between the semiconductor device 152 and the bare chip 154 and on the side of the bare chip 154.

이렇게 하여 리플로 공정을 거칠 때 접합 부분의 재용융을 방지하고 회로 기판에의 실장때의 신뢰성을 높일 수 있다.In this way, re-melting of a junction part can be prevented when going through a reflow process, and the reliability at the time of mounting to a circuit board can be improved.

다음에, 도 10에 도시하는 반도체 장치(170)는 반도체 장치(172) 및 반도체 장치로서의 베어 칩(174)을 가지는 집합형이다. 반도체 장치(172)는 베어 칩(174)과의 접합을 위한 패드(176) 위 및 그 부근에 플럭스(flux)가 도포되어진다. 여기서, 패드(176)는 니켈(Ni) 또는 구리(Cu) 등의 금속으로 이루어진다. 그 후, 플럭스를 세정하고 반도체 장치(172)와 베어 칩(174) 사이 및 베어 칩(174) 측면에 도시하지 않은 수지를 주입한다.Next, the semiconductor device 170 shown in FIG. 10 is an aggregate type having a semiconductor device 172 and a bare chip 174 as a semiconductor device. The semiconductor device 172 is coated with flux on and near the pad 176 for bonding with the bare chip 174. Here, the pad 176 is made of metal such as nickel (Ni) or copper (Cu). Thereafter, the flux is cleaned and resin (not shown) is injected between the semiconductor device 172 and the bare chip 174 and on the side of the bare chip 174.

베어 칩(174)의 전극(180)에는 솔더로 이루어진 범프(182)가 형성되어 있다. 범프(182)를 구성하는 솔더는 반도체 장치(170)를 회로 기판에 실장할 때의 솔더보다도 융점이 높다.A bump 182 made of solder is formed on the electrode 180 of the bare chip 174. The solder constituting the bump 182 has a higher melting point than the solder when the semiconductor device 170 is mounted on a circuit board.

본 실시예에 의하면, 반도체 장치(172)와 베어 칩(174)을 접합하는 솔더가 실장시의 솔더보다도 융점이 높기 때문에, 리플로 공정을 거칠 때, 접합 부분의 재용융이 방지되어 회로 기판에의 실장시에 있어서 신뢰성을 높일 수 있다.According to the present embodiment, since the solder for joining the semiconductor device 172 and the bare chip 174 has a higher melting point than the solder at the time of mounting, when the reflow process is performed, re-melting of the joined portion is prevented and the circuit board is prevented. The reliability can be improved at the time of mounting.

다음에, 도 11에 도시하는 반도체 장치(190)는 반도체 장치(192) 및 반도체 장치로서의 베어 칩(194)을 가지는 집합형이다. 반도체 장치(192)는 베어 칩(194)과의 접합을 위한 패드(196)를 가진다. 구체적으로는 패드(196)와 일체적으로 비교적 넓은 면적의 패드가 형성되어 있다. 베어 칩(194)은 반도체 장치(192)에 접합되기 위한 범프(198)를 가지며, 패드(196)에 형성된 패드에 베어 칩(194)의 범프(198)가 접합되도록 이루어져 있다.Next, the semiconductor device 190 shown in FIG. 11 is an aggregate type having a semiconductor device 192 and a bare chip 194 as a semiconductor device. The semiconductor device 192 has a pad 196 for bonding with the bare chip 194. Specifically, a pad having a relatively large area is formed integrally with the pad 196. The bare chip 194 has a bump 198 for bonding to the semiconductor device 192, and the bump 198 of the bare chip 194 is bonded to a pad formed in the pad 196.

또한, 도 1를 제외한 각 예에 있어서, 외부 단자(범프(36) 등)를 저융점 솔더로 형성하고, 반도체 장치끼리의 접속부(범프(43) 등)를 고온 솔더로 형성하든지 혹은 쌍방 같은 솔더를 사용하는 대신에 접속부의 범프를 접속후에 수지 등으로 피복시키든가 하면 회로 기판과의 접속시에 다른 부분이 접속 불량이 되는 일이 없어진다.In each example except for FIG. 1, the external terminals (bumps 36 and the like) are formed of low melting point solders, and the connection portions (bumps 43 and the like) of the semiconductor devices are formed of high temperature solders or both solders are the same. If the bumps of the connecting portions are coated with a resin or the like after the connection instead of using the other components, the other parts do not become defective in connection with the circuit board.

패드(196)는 니켈(Ni), 백금(Pt), 금(Au) 또는 크롬(Cr) 등으로 이루어지고, 범프(198)는 구리(Au) 등으로 이루어진다.The pad 196 is made of nickel (Ni), platinum (Pt), gold (Au), chromium (Cr), or the like, and the bump 198 is made of copper (Au) or the like.

본 실시예에서는 패드(196)와 범프(198)와의 접합에 열경화성 접착제를 포함하는 이방성 도전막(200)이 사용된다. 즉, 패드(196)와 범프(198) 사이에 이방성 도전막(200)을 배치하여 양자를 접합한다.In this embodiment, an anisotropic conductive film 200 including a thermosetting adhesive is used for bonding the pad 196 and the bump 198. That is, the anisotropic conductive film 200 is disposed between the pad 196 and the bump 198 to bond the two.

본 실시예에 의하면, 반도체 장치(192)와 베어 칩(194)을 접합하는 이방성 도전막(200)이 리플로 공정에서 가열되면 경화하므로, 접합 부분이 빠지지 않고, 회로 기판에의 실장시에서 신뢰성을 높일 수 있다. 또, 본 실시예에 있어서 이방성 도전막(200) 대신에 도전성 또는 절연성 접착제를 사용할 수 있다.According to the present embodiment, the anisotropic conductive film 200 that bonds the semiconductor device 192 and the bare chip 194 hardens when heated in the reflow process, so that the bonded portion does not come out and is reliable at the time of mounting on the circuit board. Can increase. In this embodiment, a conductive or insulating adhesive may be used instead of the anisotropic conductive film 200.

도 12 내지 도 14에는 집합형 반도체 장치를 구성하는 개개의 반도체 장치의 변형예가 도시되어 있다. 이하의 설명은 본 발명의 제 1 및 제 2 반도체 장치 어디에도 적용가능하다.12 to 14 show modifications of the individual semiconductor devices constituting the collective semiconductor device. The following description is applicable to both the first and second semiconductor devices of the present invention.

도 12에 도시하는 반도체 장치(230)는 응력 완화층(236) 밑에 배선(238)이 형성되었다. 자세하게는 반도체 칩(232) 위에 절연층으로서의 산화막(도시하지 않음)을 거쳐 전극(234)으로 배선(238)이 형성되고, 이 위에 응력 완화층(236)이 형성되어 있다. 또, 배선(238)은 크롬(Cr)으로 이루어진다.In the semiconductor device 230 illustrated in FIG. 12, a wiring 238 is formed under the stress relaxation layer 236. In detail, the wiring 238 is formed on the semiconductor chip 232 via an electrode film 234 as an insulating layer (not shown), and a stress relaxation layer 236 is formed thereon. The wiring 238 is made of chromium (Cr).

응력 완화층(236)에는 포토리소그래피에 의해 구멍(236a)이 형성되어 있고, 이 구멍(236a) 영역에서는 배선(238) 위를 응력 완화층(236)이 덮지 않게 되어 있다. 바꿔 말하면, 구멍(236a) 바로 아래에 배선(238)이 위치하도록 구멍(236a)은 형성되어 있다. 그리고, 배선(238) 및 구멍(236a)을 형성하는 내주면 및 개구 단부에 걸쳐서 스퍼터링에 의해 크롬(Cr)층(242) 및 구리(Cu)층(244)이 형성되어 있다. 즉, 응력 완화층(236)을 관통하도록 크롬(Cr)층(242) 및 구리(Cu)층(244)이 형성되어 있다. 더구나, 개구 단부에서는 비교적 넓은 폭으로 크롬(Cr)층(242) 및 구리(Cu)층(244)이 넓어지게 되어 있다.A hole 236a is formed in the stress relaxation layer 236 by photolithography, and the stress relaxation layer 236 is not covered on the wiring 238 in this hole 236a region. In other words, the hole 236a is formed so that the wiring 238 is located directly below the hole 236a. Then, a chromium (Cr) layer 242 and a copper (Cu) layer 244 are formed by sputtering over the inner peripheral surface and the opening end portion forming the wiring 238 and the hole 236a. That is, the chromium (Cr) layer 242 and the copper (Cu) layer 244 are formed to penetrate the stress relaxation layer 236. In addition, the chromium (Cr) layer 242 and the copper (Cu) layer 244 are widened at a relatively wide width at the opening end.

구리(Cu)층(244) 위에는 구리(Cu)로 이루어진 대좌(246)가 형성되고, 이 대좌(246)에 솔더 볼(외부 전극)(240)이 형성되어 있다. 솔더 볼(외부 전극)(240)은 크롬층(Cr)(242), 구리층(244)(Cu) 및 대좌(246)를 거쳐 배선(238)과 전기적으로 접속되어 있다. 즉, 크롬층(Cr)(242), 구리층(244)(Cu) 및 대좌(246)는 접속부로 이루어져 있다.A pedestal 246 made of copper (Cu) is formed on the copper (Cu) layer 244, and a solder ball (external electrode) 240 is formed on the pedestal 246. The solder ball (external electrode) 240 is electrically connected to the wiring 238 via the chromium layer Cr 242, the copper layer 244 (Cu), and the pedestal 246. In other words, the chromium layer (Cr) 242, the copper layer 244 (Cu), and the pedestal 246 consist of a connecting portion.

본 실시예에 의하면, 구멍(236a)의 개구단부에 있어서, 크롬(Cr)층(242), 구리(Cu)층(244) 및 대좌(246: 접속부)의 적어도 일부로 형성되는 응력 전달부(248)로부터, 응력 완화층(236)에 솔더 볼(240)로부터의 응력이 전달된다. 이 응력 전달부(248)는 접속부(238a)보다도 외주에 위치하고 있다.According to the present embodiment, at the open end of the hole 236a, the stress transmission portion 248 formed of at least a portion of the chromium (Cr) layer 242, the copper (Cu) layer 244, and the pedestal 246 (connection portion). ), The stress from the solder ball 240 is transferred to the stress relaxation layer 236. This stress transmission part 248 is located in the outer periphery rather than the connection part 238a.

본 변형예에서는 응력 전달부(248)는 날개 형상부(248a), 요컨대 돌출한 부분을 포함하여 설치되어 있다. 따라서, 솔더 볼(240) 중심을 축으로서 기울어지도록 기능하는 응력를 응력 전달부(248)는 넓은 면적으로 응력 완화층(236)에 전달할 수가 있다. 응력 전달부(248)는 면적이 넓을수록 효과적이다.In this modification, the stress transmission part 248 is provided including the wing | blade-shaped part 248a and the protruding part. Therefore, the stress transfer part 248 can transfer the stress which functions to incline the center of the solder ball 240 to the stress relaxation layer 236 in a large area. The stress transmission unit 248 is more effective the larger the area.

또한, 본 변형예에 의하면 응력 전달부(248)가 배선(238)에 대한 접속부(238a)와는 별도 높이의 위치에 배치되어 있고, 접속부(238a), 배선(238)은 딱딱한 산화막위에 배치되어 있으므로, 발생하는 응력은 응력 완화층(236)에 흡수된다. 따라서, 접속부(238a)에는 응력이 전달하기 어렵고, 배선(238)에도 응력이 전달하기 어려우므로 균열을 방지할 수 있다.In addition, according to this modification, the stress transmission part 248 is arrange | positioned in the position of height separate from the connection part 238a with respect to the wiring 238, and the connection part 238a and the wiring 238 are arrange | positioned on a hard oxide film, The generated stress is absorbed into the stress relaxation layer 236. Therefore, stress is hardly transmitted to the connecting portion 238a, and stress is hardly transmitted to the wiring 238, so that cracking can be prevented.

다음에, 도 13에 도시하는 반도체 장치(310)는 응력 완화층(316)과 이 위에 형성된 배선(318)을 가지는 CSP형이다. 자세히는 반도체 칩(312)의 능동면(312a)상에 전극(314)을 피하여 응력 완화층(316)이 형성되고, 전극(314)으로부터 응력 완화층(316) 위에 걸쳐 배선(318)이 형성되어 있다.Next, the semiconductor device 310 shown in FIG. 13 is a CSP type having a stress relaxation layer 316 and a wiring 318 formed thereon. Specifically, the stress relief layer 316 is formed on the active surface 312a of the semiconductor chip 312 by avoiding the electrode 314, and the wiring 318 is formed over the stress relief layer 316 from the electrode 314. It is.

여기서, 응력 완화층(316)은 폴리이미드 수지로 이루어고, 반도체 장치(310)가 기판(도시하지 않음)에 실장되었을 때에, 반도체 칩(312)과 실장되는 기판과의 열팽창 계수의 차에 의해 생기는 응력을 완화한다. 또한, 폴리이미드 수지는 배선(318)에 대하여 절연성을 가지고, 반도체 칩(312)의 능동면(312a)을 보호할 수가 있으며, 실장시의 솔더를 용융할 때의 내열성도 가진다. 폴리이미드 수지 중에서도 영 계수가 낮은 것(예컨대, 올레핀계 폴리이미드 수지나 Dow chemical社製의 BCB 등)을 사용하는 것이 바람직하며, 특히 영 계수가 40 내지 50kg/mm2정도인 것이 바람직하다. 응력 완화층(316)은 두꺼울수록 응력 완화력이 커지지만, 반도체 장치의 크기나 제조 비용 등을 고려하면, 1 내지 100μm 정도의 두께로 하는 것이 바람직하다. 단, 영 계수가 40 내지 50 kg/mm2정도의 폴리이미드 수지를 사용한 경우에는 10μm 정도의 두께로 충분한다.Here, the stress relaxation layer 316 is made of polyimide resin, and when the semiconductor device 310 is mounted on a substrate (not shown), the difference in thermal expansion coefficient between the semiconductor chip 312 and the substrate to be mounted is caused. Relieve the stresses that occur. In addition, the polyimide resin has insulation property against the wiring 318, can protect the active surface 312a of the semiconductor chip 312, and has heat resistance when melting solder during mounting. Among the polyimide resins, those having a low Young's modulus (for example, olefin-based polyimide resins or BCB manufactured by Dow Chemical Co., Ltd.) are preferably used, and particularly preferably those having a Young's modulus of 40 to 50 kg / mm 2 . The thicker the stress relaxation layer 316 is, the larger the stress relaxation force becomes. However, considering the size, manufacturing cost, and the like of the semiconductor device, the thickness of the stress relaxation layer 316 is preferably about 1 to 100 µm. However, when the Young's modulus uses a polyimide resin of about 40 to 50 kg / mm 2 , a thickness of about 10 μm is sufficient.

또는, 응력 완화층(316)으로서 예를 들면, 실리콘 변성 폴리이미드수지, 에폭시수지나 실리콘 변성 에폭시수지 등, 영 계수가 낮아 응력 완화의 기능을 다하는 재질을 사용할 수 있다. 또한, 응력 완화층(16) 대신에 부동태화층(18)(SiN, SiO2등)을 형성하고, 응력 완화 자체는 후술하는 변형부(320)에서 행할 수 있다. 이 경우, 응력 완화층(316)을 보조적으로 설치할 수 있다.As the stress relaxation layer 316, for example, a material having a low Young's modulus, such as a silicone-modified polyimide resin, an epoxy resin, or a silicone-modified epoxy resin, can perform a stress relaxation function. Further, the stress relaxation layer 16, passivation layer 18 in place of (SiN, SiO 2, etc.) in the formation, and a stress relaxation itself can be carried out at a transformation unit 320 which will be described later. In this case, the stress relaxation layer 316 can be provided auxiliary.

배선(318)은 크롬(Cr)으로 이루어진다. 여기서, 크롬(CF)은 응력 완화층(316)을 구성하는 폴리이미드수지와의 밀착성이 좋은 것에서 선택되었다. 또는, 내균열성을 고려하면, 알루미늄이나 알루미늄 실리콘, 알루미늄 카파 등의 알루미늄 합금 또는 카파 합금 또는 구리(Cu) 또는 금과 같은 연전성(늘어나는 성질)이 있는 금속이라도 된다. 또는 내습성에 뛰어난 티탄 또는 티탄 텅스텐을 선택하면, 부식에 의한 단선을 방지할 수가 있다. 티탄은 폴리이미드와의 밀착성 관점에서도 바람직하다. 또 배선은 상기 금속을 조합하여 2층 이상으로 형성할 수 있다.The wiring 318 is made of chromium (Cr). Here, chromium (CF) was selected from those having good adhesion with the polyimide resin constituting the stress relaxation layer 316. Alternatively, in consideration of crack resistance, an aluminum alloy such as aluminum, aluminum silicon, aluminum kappa, or a kappa alloy, or a metal having electrical conductivity (stretching property) such as copper (Cu) or gold may be used. Alternatively, when titanium or titanium tungsten excellent in moisture resistance is selected, disconnection due to corrosion can be prevented. Titanium is also preferable from an adhesive viewpoint with a polyimide. The wiring can be formed in two or more layers by combining the above metals.

배선(318)상에는 접합부(319)가 형성되고, 접합부(319)상에 이 접합부(319)보다도 단면적이 작은 변형부(320)가 형성되어 있다. 변형부(320)는 구리 등의 금속으로 이루어지며, 능동면(312a) 내에서 능동면에 대하여 거의 직각으로 세워져 가늘고 긴 형상을 이룬다. 변형부(320)는 가늘고 긴 형상을 이루므로, 도 13의 좌측에 2점쇄선으로 도시하는 바와 같이 굴곡할 수 있도록 이루어져 있다.The junction part 319 is formed on the wiring 318, and the deformation | transformation part 320 whose cross-sectional area is smaller than this junction part 319 is formed on the junction part 319. As shown in FIG. The deformable part 320 is made of a metal such as copper, and is formed at an almost right angle with respect to the active surface in the active surface 312a to form a thin and long shape. Since the deformable part 320 has an elongated shape, the deformable part 320 is formed to be bent as shown by a two-dot chain line on the left side of FIG.

변형부(320) 선단에는 외부 전극부(322)가 형성되어 있다. 외부 전극부(3220는 반도체 장치(3)10와 실장 기판(도시하지 않음)과의 전기적인 접속을 꾀하기 위한 것으로, 솔더 볼 등이 위에 설치될 수 있다. 외부 전극부(322)는 실장 기판과의 전기적인 접속 또는 솔더 볼 탑재를 가능하게 하는 크기로 형성되어 있다. 혹은, 변형부(320)의 첨단부를 외부 전극부(322)로 할 수도 있다.An external electrode portion 322 is formed at the tip of the deformable portion 320. The external electrode part 3220 is for electrical connection between the semiconductor device 3 and the mounting substrate (not shown), and a solder ball or the like may be provided on the external electrode part 332. It is formed to a size that enables electrical connection or solder ball mounting, or the external electrode portion 322 may be a tip portion of the deformable portion 320.

또한, 배선(318) 및 응력 완화층(316) 위에는 능동면(312a) 전면의 윗쪽을 덮도록 솔더 레지스트(324)가 설치되어 있다. 이 솔더 레지스트(324)는 배선(318) 및 능동면(312a)을 보호하여 이들의 부식 등이 방지된다.The solder resist 324 is provided on the wiring 318 and the stress relaxation layer 316 so as to cover the upper surface of the front surface of the active surface 312a. The solder resist 324 protects the wiring 318 and the active surface 312a to prevent corrosion and the like.

본 실시예에 의하면, 변형부(320)가 굽어 변형하면 그것에 따라서 외부 전극부(322)가 이동하게 되어 있다. 이렇게 됨으로, 반도체 장치(3l0)의 외부 전극부(322)에 대하여 가해지는 열 스트레스가 변형부(320)의 변형에 의해 흡수된다. 즉, 변형부(320)가 응력 완화 구조로 되어있다.According to this embodiment, when the deformation part 320 is bent and deformed, the external electrode part 322 moves accordingly. As a result, the thermal stress applied to the external electrode portion 322 of the semiconductor device 310 is absorbed by the deformation of the deformation portion 320. That is, the deformation part 320 has a stress relaxation structure.

또, 본 실시예에서는 응력 완화층(316)이 형성되어 있지만, 변형부(320)는 응력 완화층(316)보다도 변형하기 쉽게 되도록 형성되어 있으므로, 변형부(320)만으로도 열 스트레스를 흡수하는 것이 가능하다. 따라서, 응력 완화층(316) 대신에, 응력 완화 기능을 가지지 않은 재질로 이루어지는 층(예컨대 단순한 절연층 또는 보호층)을 형성한 구조이더라도 열 스트레스의 흡수가 가능해진다.In addition, although the stress relaxation layer 316 is formed in this embodiment, since the deformation | transformation part 320 is formed so that it may be easier to deform | transform than the stress relaxation layer 316, it is preferable to absorb thermal stress only by the deformation part 320 only. It is possible. Therefore, even in the case where a layer (for example, a simple insulating layer or a protective layer) made of a material having no stress relaxation function is formed instead of the stress relaxation layer 316, heat stress can be absorbed.

다음에, 도 14에 도시하는 반도체 장치(410)는 반도체 칩(412) 및 절연 필름(414)을 포함하여 절연 필름(414)에 외부 접속 단자(416)가 형성되어 있다. 반도체 칩(412)은 복수의 전극(413)을 가진다. 전극(413)은 대향하는 2변에만 형성되어 있지만, 주지와 같이 사방에 형성될 수도 있다.Next, in the semiconductor device 410 illustrated in FIG. 14, an external connection terminal 416 is formed on the insulating film 414 including the semiconductor chip 412 and the insulating film 414. The semiconductor chip 412 has a plurality of electrodes 413. The electrode 413 is formed only on two opposite sides, but may be formed in all directions as well.

자세하게는 절연 필름(414)은 폴리이미드수지 등으로 이루어지고, 한쪽 면에 배선 패턴(418)이 형성되어 있다. 또한, 절연 필름(414)에는 복수의 구멍(414a)이 형성되어 있고, 이 구멍(414a)을 거쳐 배선 패턴(418) 위에 외부 접속 단자(416)가 형성되어 있다. 따라서, 외부 접속 단자(416)는 배선 패턴(418)과는 반대측에 돌출하게 되어 있다. 또, 외부 접속 단자(416)는 솔더, 구리 또는 니켈 등으로 이루어지고, 볼형상으로 형성되어 있다.In detail, the insulating film 414 is made of polyimide resin or the like, and a wiring pattern 418 is formed on one surface thereof. In addition, a plurality of holes 414a are formed in the insulating film 414, and external connection terminals 416 are formed on the wiring pattern 418 via the holes 414a. Therefore, the external connection terminal 416 protrudes on the side opposite to the wiring pattern 418. The external connection terminal 416 is made of solder, copper, nickel, or the like, and is formed in a ball shape.

각각의 배선패턴(418)에는 볼록부(418a)가 형성되어 있다. 각 볼록부(418a)는 반도체 칩(412)의 각 전극(413)에 대응하여 형성되어 있다. 따라서, 전극(413)이 반도체 칩(412)의 외주를 따라 사방에 나란히 되어 있는 경우에는 볼록부(418a)도 사방에 나란히 서도록 형성된다. 전극(413)은 볼록부(418a)에 전기적으로 접속되어, 배선 패턴(418)을 거쳐 외부 접속 단자(416)와 도통하도록 되어 있다. 또한, 볼록부(418a)가 형성됨으로 절연 필름(414)과 반도체 칩(412) 사이, 또는, 배선 패턴(418)과 반도체 칩(412) 사이에는 넓은 간격을 둘 수 있다.A convex portion 418a is formed in each wiring pattern 418. Each convex portion 418a is formed corresponding to each electrode 413 of the semiconductor chip 412. Therefore, when the electrode 413 is parallel to all sides along the outer periphery of the semiconductor chip 412, the convex part 418a is also formed so that it may stand side by side. The electrode 413 is electrically connected to the convex portion 418a so as to conduct with the external connection terminal 416 via the wiring pattern 418. In addition, since the convex portion 418a is formed, a wide gap may be provided between the insulating film 414 and the semiconductor chip 412 or between the wiring pattern 418 and the semiconductor chip 412.

여기서, 전극(413)과 볼록부(418a)와의 전기적인 접속은 이방성 도전막(420)에 의해서 도모된다. 이방성 도전막(420)은 수지 중의 금속 미립자(전도 입자)를 분산시켜 시트 형상으로 한 것이다. 전극(413)과 볼록부(418a) 사이에서 이방성 도전막(420)이 찌부러지면, 금속 미립자(전도 입자)도 찌부러져 양자간을 전기적으로 도통시키게 된다. 또한, 이방성 도전막(420)을 사용하면 금속 미립자(전도 입자)가 찌그러뜨려지는 방향에만 전기적으로 도통하고, 그 외의 방향에는 도통하지 않는다. 따라서, 복수의 전극(413) 위에 시트 형상의 이방성 도전막(420)을 부착해도 이웃 끼리의 전극(413) 사이에서는 전기적으로 도통하지 않는다.Here, the electrical connection between the electrode 413 and the convex portion 418a is achieved by the anisotropic conductive film 420. The anisotropic conductive film 420 is made into a sheet shape by dispersing metal fine particles (conductive particles) in the resin. When the anisotropic conductive film 420 is crushed between the electrode 413 and the convex portion 418a, the metal fine particles (conductive particles) are also crushed to electrically conduct the two. In addition, when the anisotropic conductive film 420 is used, it electrically conducts only in the direction in which metal microparticles | fine-particles (conductive particle) are distorted, and it does not conduct in other directions. Therefore, even if the sheet-shaped anisotropic conductive film 420 is attached on the some electrode 413, it does not electrically conduct between the electrodes 413 of neighbors.

본 실시예에서는 이방성 도전막(420)은 전극(413)과 볼록부(418a)와의 사이 및 그 부근에만 형성되어 있지만, 전극(413)과 볼록부(418a) 사이에만 형성할 수 있다. 그리고, 절연 필름(414)과 반도체 칩(412) 사이에 형성되는 틈에는 응력 완화 구조로서의 응력 완화부(422)가 형성되어 있다. 응력 완화부(422)는 절연 필름(414)에 형성된 겔 주입 구멍(424)으로부터 수지를 주입하여 형성된다.In this embodiment, the anisotropic conductive film 420 is formed only between the electrode 413 and the convex portion 418a, but can be formed only between the electrode 413 and the convex portion 418a. In the gap formed between the insulating film 414 and the semiconductor chip 412, a stress relaxation portion 422 as a stress relaxation structure is formed. The stress relief part 422 is formed by injecting resin from the gel injection hole 424 formed in the insulating film 414.

여기에서, 응력 완화부(422)를 구성하는 수지로서 영 계수가 낮고 응력 완화의 기능을 다할 수 있는 재질이 사용되고 있다. 예컨대, 폴리이미드수지, 실리콘수지, 실리콘 변성 폴리이미드수지, 에폭시수지, 실리콘변성 에폭시수지, 아크릴수지 등을 들 수 있다. 이 응력 완화부(422)를 형성함으로 외부 접속 단자(416)에 대하여 외부에서 가해지는 응력을 완화할 수 있도록 되어 있다.Here, as the resin constituting the stress relaxation portion 422, a material having a low Young's modulus and capable of fulfilling a function of stress relaxation is used. For example, polyimide resin, silicone resin, silicone modified polyimide resin, epoxy resin, silicone modified epoxy resin, acrylic resin, etc. are mentioned. By forming this stress relief part 422, the stress applied to the external connection terminal 416 from the outside can be alleviated.

다음에, 본 실시예에 따른 반도체 장치(410)의 제조 방법에 관해서, 주요 공정을 설명한다. 우선, 절연 필름(414)에 외부 접속 단자(416)를 설치하기 위한 구멍(414a)과, 겔 주입 구멍(424)을 형성한다. 그리고, 절연 필름(414)에 구리박을 붙여 에칭에 의해 배선 패턴(418)을 형성하고, 또한 볼록부(418a)의 형성 영역을 마스크하여 그 이외의 부분을 엷게 에칭한다 이렇게 해서, 마스크를 제거하면 볼록부(118a)를 형성할 수가 있다.Next, a main process will be described with respect to the manufacturing method of the semiconductor device 410 according to the present embodiment. First, the hole 414a for providing the external connection terminal 416 and the gel injection hole 424 are formed in the insulating film 414. Then, the copper foil is attached to the insulating film 414 to form the wiring pattern 418 by etching, and further, the formation region of the convex portion 418a is masked to lightly etch other portions. The lower surface convex portion 118a can be formed.

또한, 절연 필름에는 볼록부(418a) 위에서 이방성 도전막(420)을 붙인다. 자세히는 복수의 볼록부(418a)가 대향하는 2변을 따라 나란히 서는 경우는 평행하는 2개의 직선 형상으로 이방성 도전막(420)을 붙이고, 볼록부(418a)가 사방에 나란히 서는 경우는 이것에 대응하여 직사각형을 그리도록 이방성 도전막(420)을 붙인다.In addition, the anisotropic conductive film 420 is stuck to the insulating film on the convex part 418a. In detail, when the plurality of convex portions 418a stand side by side along two opposite sides, the anisotropic conductive film 420 is attached to two parallel straight lines, and when the convex portions 418a stand side by side, Correspondingly, an anisotropic conductive film 420 is attached to draw a rectangle.

이렇게 해서, 상기 절연 필름(414)을 볼록부(418a)와 전극(413)을 대응시켜서 반도체 칩(412)상에 꽉 눌러 볼록부(418a)와 전극(413)으로 이방성 도전막(420)을 찌부러뜨린다. 이렇게 해서, 볼록부(418a)와 전극(413)과의 전기적 접속을 꾀할 수 있다.In this way, the insulating film 414 is made to correspond to the convex part 418a and the electrode 413, and is pressed firmly on the semiconductor chip 412 to form the anisotropic conductive film 420 with the convex part 418a and the electrode 413. Crush. In this way, electrical connection between the convex portion 418a and the electrode 413 can be achieved.

다음에, 겔 주입 구멍(424)으로부터 수지를 주입하여 절연 필름(414)과 반도체 칩(412) 사이에 응력 완화부(422)를 형성한다.Next, resin is injected from the gel injection hole 424 to form a stress relaxation portion 422 between the insulating film 414 and the semiconductor chip 412.

그리고, 구멍(414a)을 거쳐 배선 패턴(418)상에 솔더를 설치하고, 볼형상의 외부 접속 단자(416)를 형성한다.Then, solder is provided on the wiring pattern 418 via the hole 414a, and a ball-shaped external connection terminal 416 is formed.

이들의 공정에 의해서, 반도체 장치(410)를 얻을 수 있다. 또, 본 변형예에서는 이방성 도전막(420)을 사용했지만, 그 대신에 이방성 접착제를 사용할 수도 있다. 이방성 접착제는 시트 형상을 하고 있지 않은 점을 제외하고 이방성 도전막(420)과 같은 구성이다.By these steps, the semiconductor device 410 can be obtained. In addition, although the anisotropic conductive film 420 was used in this modification, you may use an anisotropic adhesive instead. The anisotropic adhesive is the same as the anisotropic conductive film 420 except that the anisotropic adhesive is not in the form of a sheet.

또는, 절연성 접착제를 볼록부(418a)와 전극(413)으로 끼우면서 눌러 볼록부(418a)와 전극(413)를 접속시킬 수 있다. 또한, 절연 필름(414)측에 볼록부(418a)를 설치하지 않고, 그 대신에, 전극(413)측에 형성된 금이나 솔더 등의 범프를 사용할 수도 있다.Alternatively, the insulating adhesive can be pressed into the convex portion 418a and the electrode 413 to connect the convex portion 418a and the electrode 413. In addition, instead of providing the convex portion 418a on the insulating film 414 side, bumps such as gold or solder formed on the electrode 413 side may be used instead.

도 15에는 본 발명을 적용한 반도체 장치(1100)를 실장한 회로 기판(1000)이도시되어 있다. 회로 기판(1000)에는 예컨대 유리 에폭시 기판 등의 유기계 기판을 사용하는 것이 일반적이다. 회로 기판(1000)에는 예컨대 구리로 이루어진 배선 패턴이 원하는 회로가 되도록 형성되어 있고, 그들의 배선 패턴과 반도체 장치(1100)의 범프를 기계적으로 접속함으로 그들의 전기적 도통을 꾀한다. 이 경우, 반도체 장치(1100)는 상술한 외부와의 열팽창차에 의해 생기는 일그러짐을 흡수하는 구조를 가지고 있고, 본 반도체 장치(1100)를 회로 기판(1000)에 실장하더라도 접속시 및 그 이후의 신뢰성을 향상할 수 있다. 또한 반도체 장치(1100)의 배선에 대하여도 연구가 이루어지면, 접속시 및 접속후의 신뢰성을 향상시킬 수 있다. 또 실장 면적도 베어 칩으로 실장한 면적까지 작게 할 수가 있다. 이 때문에, 이 회로 기판(1000)을 전자 기기에 사용하면 전자 기기 자체의 소형화를 꾀할 수 있다. 또한, 동일 면적내에서는 보다 실장 스페이스를 확보할 수가 있어 고기능화를 꾀하는 것도 가능하다.15 illustrates a circuit board 1000 on which the semiconductor device 1100 to which the present invention is applied is mounted. As the circuit board 1000, for example, an organic substrate such as a glass epoxy substrate is generally used. In the circuit board 1000, for example, a wiring pattern made of copper is formed to be a desired circuit, and electrical connection is achieved by mechanically connecting the wiring pattern and the bumps of the semiconductor device 1100. In this case, the semiconductor device 1100 has a structure that absorbs distortion caused by the difference in thermal expansion with respect to the outside described above, and reliability of the semiconductor device 1100 at the time of connection and thereafter even when the semiconductor device 1100 is mounted on the circuit board 1000. Can improve. In addition, if studies have been made on the wiring of the semiconductor device 1100, the reliability at the time of connection and after the connection can be improved. In addition, the mounting area can be reduced to the area mounted by the bare chip. For this reason, when this circuit board 1000 is used for an electronic device, the electronic device itself can be miniaturized. In addition, the mounting space can be more secured within the same area, so that high functionality can be achieved.

상기 제 2 실시예 이후의 실시예에 있어서, 반도체 칩의 이면및 측면이 노출되어 있지만, 반도체 칩에의 흠 등이 문제가 되는 경우에는 반도체 칩의 노출부(이면 및 측면)를 에폭시나 폴리이미드 등의 수지로 덮도록 할 수 있다. 회로 기판과의 접속에는 솔더 범프를 사용한 예를 기재하였지만, 금이나 그 밖의 금속 범프로도 할 수 있고, 도전성 수지를 사용한 돌기를 사용할 수도 있다.In the embodiments after the second embodiment, the back and side surfaces of the semiconductor chip are exposed, but when the defects or the like on the semiconductor chip become a problem, the exposed portions (back and side surfaces) of the semiconductor chip are either epoxy or polyimide It can be made to cover with resin, such as these. Although the example which used the solder bump was described for the connection with a circuit board, it can also be gold and other metal bump, and the processus | protrusion using conductive resin can also be used.

그리고, 이 회로 기판(1000)을 구비하는 전자 기기로서, 도 16에는 노트형 퍼스널 컴퓨터(1200)가 도시되어 있다.In addition, a notebook personal computer 1200 is shown in FIG. 16 as an electronic device including the circuit board 1000.

또, 상기 실시예는 반도체 장치에 본 발명을 적용한 예이지만, 반도체 장치와 같이 다수의 범프를 필요로 하는 면 실장용 전자 부품이면 능동 부품이든지 수동부품을 막론하고, 본 발명을 적용할 수가 있다. 전자 부품으로서, 예는 저항기, 콘덴서, 코일, 발진기, 필터, 온도 센서, 서미스터, 배리스터, 볼륨 또는 휴즈 등이 있다.The above embodiment is an example in which the present invention is applied to a semiconductor device. However, the present invention can be applied to a surface mount electronic component requiring a large number of bumps, such as a semiconductor device, whether active or passive. Examples of electronic components include resistors, capacitors, coils, oscillators, filters, temperature sensors, thermistors, varistors, volume or fuses, and the like.

본 발명은 반도체 칩끼리의 조합 외에, 전자 부품끼리를 조합하는 경우 뿐만아니라, 전자 부품과 반도체 칩을 조합하는 경우에도 적용할 수가 있다. 또한 응력 완화층을 어느 한쪽 부품에 설치할 수도 또는 양쪽에 설치할 수도 있다.The present invention can be applied not only to the combination of the semiconductor chips but also to the combination of the electronic components and the combination of the electronic component and the semiconductor chip. In addition, a stress relaxation layer may be provided in either component or may be provided in both.

Claims (25)

전극을 가지는 반도체 칩과, 상기 반도체 칩 위에 설치되는 응력 완화 구조와, 상기 전극으로 형성되는 복수의 배선과, 상기 응력 완화 구조상에 형성됨과 동시에 상기 복수의 배선 중 어느 하나에 접속되는 외부 전극을 가지는 제 1 반도체 장치와,A semiconductor chip having an electrode, a stress relaxation structure provided on the semiconductor chip, a plurality of wirings formed of the electrode, and an external electrode formed on the stress relaxation structure and connected to any one of the plurality of wirings A first semiconductor device, 상기 제 1 반도체 장치의 상기 전극에 비하여 배치된 피치가 다른 전극을 가지고, 상기 제 1 반도체 장치의 배선 중 어느 하나에 전기적으로 접합되는 제 2 반도체 장치를 가지는 집합형 반도체 장치.An integrated semiconductor device having a second semiconductor device having an electrode having a different pitch from the electrode of the first semiconductor device and electrically connected to any one of wirings of the first semiconductor device. 제 1 항에 있어서, 상기 응력 완화 구조는 상기 반도체 칩 위에 설치되는 응력 완화층을 포함하고,The semiconductor device of claim 1, wherein the stress relaxation structure includes a stress relaxation layer disposed on the semiconductor chip. 상기 외부 전극과 접속되는 배선은 상기 전극으로부터 상기 응력 완화층 위에 걸쳐 형성되며,Wiring connected to the external electrode is formed over the stress relief layer from the electrode, 상기 외부 전극은 상기 응력 완화층 위에서 상기 외부 전극과 접속되는 배선에 형성되는 집합형 반도체 장치.And the external electrode is formed on a wire connected to the external electrode on the stress relaxation layer. 제 1 항에 있어서, 상기 응력 완화 구조는 상기 반도체 칩 위에 설치되는 응력 완화층과, 해당 응력 완화층를 관통함과 함께 해당 응력 완화층상에 응력을 전달하는 접속부를 포함하고,The stress relief structure according to claim 1, wherein the stress relief structure includes a stress relief layer provided on the semiconductor chip, and a connection portion that penetrates the stress relief layer and transmits a stress on the stress relief layer. 상기 외부 전극과 접속되는 배선은 상기 응력 완화층 밑에 형성되며,Wiring connected to the external electrode is formed under the stress relaxation layer, 상기 외부 전극은 상기 접속부상에 형성되는 집합형 반도체 장치.And the external electrode is formed on the connection portion. 제 1 항에 있어서, 상기 제 2 반도체 장치는 상기 전극을 가지는 반도체 칩과, 상기 전극에 설치되는 외부 전극으로 이루어지는 베어 칩인 집합형 반도체 장치.2. The collective semiconductor device of claim 1, wherein the second semiconductor device is a bare chip comprising a semiconductor chip having the electrode and an external electrode provided at the electrode. 제 1 항에 있어서, 상기 제 2 반도체 장치는 상기 전극을 가지는 반도체 칩과, 상기 반도체 칩 위에 설치되는 응력 완화층과, 상기 전극에서 상기 응력 완화층 위에 걸쳐서 형성되는 배선과, 상기 응력 완화층 위에서 상기 배선에 형성되는 외부 전극을 가지는 집합형 반도체 장치.2. The semiconductor device according to claim 1, wherein the second semiconductor device comprises a semiconductor chip having the electrode, a stress relaxation layer provided on the semiconductor chip, wiring formed over the stress relaxation layer at the electrode, and on the stress relaxation layer. An integrated semiconductor device having external electrodes formed on the wirings. 제 1 항에 있어서, 상기 제 2 반도체 장치는 상기 전극을 가지는 반도체 칩과, 상기 반도체 칩 위에 설치되는 응력 완화층과, 상기 응력 완화층 밑에서 상기 전극으로 형성되는 배선과, 상기 응력 완화층을 관통함과 함께 해당 응력 완화층상에 응력을 전달하는 접속부와, 상기 접속부상에 형성되는 외부 전극을 가지는 집합형 반도체 장치.The semiconductor device of claim 1, wherein the second semiconductor device passes through a semiconductor chip having the electrode, a stress relaxation layer provided on the semiconductor chip, wiring formed by the electrode under the stress relaxation layer, and the stress relaxation layer. And a connecting portion for transferring stress on the stress relaxation layer, and an external electrode formed on the connecting portion. 제 1 항에 있어서, 상기 제 2 반도체 장치는 상기 전극으로 형성되는 배선과, 해당 배선에 형성되는 외부 전극을 가지고,The semiconductor device of claim 1, wherein the second semiconductor device has a wiring formed of the electrode and an external electrode formed on the wiring. 상기 제 2 반도체 장치의 상기 외부 전극이 상기 제 1 반도체 장치에 전기적으로 접합되는 집합형 반도체 장치.And the external electrode of the second semiconductor device is electrically bonded to the first semiconductor device. 제 2 항에 있어서, 상기 제 2 반도체 장치와 접속되는 배선은 상기 반도체 칩상에 형성되고,The wiring line according to claim 2, wherein a wiring connected to said second semiconductor device is formed on said semiconductor chip, 상기 제 2 반도체 장치는 상기 전극으로 형성되는 배선과, 해당 배선에 형성되는 외부 전극을 가지고,The second semiconductor device has a wiring formed of the electrode and an external electrode formed on the wiring, 상기 응력 완화층은 상기 제 2 반도체 장치와 접속되는 배선의 적어도 일부를 피하는 영역에 형성되는 집합형 반도체 장치.And the stress relaxation layer is formed in a region that avoids at least part of the wiring connected to the second semiconductor device. 제 2 항에 있어서, 상기 제 2 반도체 장치와 접속되는 배선은 상기 응력 완화층상에 형성되고, 상기 제 2 반도체 장치는 상기 전극으로 형성되는 배선과, 해당 배선에 형성되는 외부 전극을 가지는 집합형 반도체 장치.3. The collective semiconductor according to claim 2, wherein a wiring connected to said second semiconductor device is formed on said stress relaxation layer, and said second semiconductor device has a wiring formed of said electrode and an external electrode formed on said wiring. Device. 제 3 항에 있어서, 상기 제 2 반도체 장치와 접속되는 배선은 상기 반도체 칩상에 형성되고,4. The wiring device according to claim 3, wherein a wiring connected with the second semiconductor device is formed on the semiconductor chip, 상기 제 2 반도체 장치는 상기 전극으로 형성되는 배선과, 해당 배선에 형성되는 외부 전극을 가지며,The second semiconductor device has a wiring formed of the electrode and an external electrode formed on the wiring, 상기 응력 완화층은 상기 제 2 반도체 장치와 접속되는 배선의 적어도 일부를 피하는 영역에 형성되는 집합형 반도체 장치.And the stress relaxation layer is formed in a region that avoids at least part of the wiring connected to the second semiconductor device. 제 3 항에 있어서, 상기 제 2 반도체 장치와 접속되는 배선은 상기 응력 완화층상에 형성되어, 상기 제 2 반도체 장치는 상기 전극으로 형성되는 배선과, 해당 배선에 형성되는 외부 전극을 가지는 집합형 반도체 장치.4. The collective semiconductor according to claim 3, wherein a wiring connected to said second semiconductor device is formed on said stress relaxation layer, and said second semiconductor device has a wiring formed of said electrode and an external electrode formed on said wiring. Device. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서, 상기 제 1 반도체 장치에 전기적으로 접합되는 적어도 한 개의 제 3 반도체 장치를 가지는 집합형 반도체 장치.12. The collective semiconductor device according to any one of claims 1 to 11, having at least one third semiconductor device electrically bonded to the first semiconductor device. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서, 상기 모든 반도체 장치를 밀봉하는 수지 패키지와,The resin package according to any one of claims 1 to 11, wherein the resin package seals all the semiconductor devices; 상기 제 1 반도체 장치의 전극에 접속되는 외부 리드를 가지는 집합형 반도체 장치.An integrated semiconductor device having an external lead connected to an electrode of said first semiconductor device. 제 1 항 내지 제 11 항 중 어느 한 항에 있어서, 상기 제 1 반도체 장치는 상기 제 2 반도체 장치와의 접속면과는 반대측면에 접착되는 방열기를 가지는 집합형 반도체 장치.12. The collective semiconductor device according to any one of claims 1 to 11, wherein the first semiconductor device has a radiator bonded to a side opposite to the connection surface with the second semiconductor device. 전극을 가지는 소자 칩과, 상기 소자 칩 위에 설치되는 응력 완화 구조와, 상기 전극으로 형성되는 복수의 배선과, 상기 응력 완화 구조상에 형성됨과 동시에 상기 복수의 배선 중 어느 하나에 접속되는 외부 전극을 가지는 제 1 전자 부품과,A device chip having an electrode, a stress relaxation structure provided on the device chip, a plurality of wirings formed of the electrode, and an external electrode formed on the stress relaxation structure and connected to any one of the plurality of wirings The first electronic component, 상기 제 1 전자 부품의 상기 전극에 비하여 배치된 피치가 다른 전극을 가지고, 상기 제 1 반도체 장치의 배선 중 어느 하나에 전기적으로 접합되는 제 2 전자 부품을 가지는 집합형 전자 부품.An aggregate type electronic component having an electrode having a pitch different from that of the electrode of the first electronic component, and having a second electronic component electrically connected to any one of wirings of the first semiconductor device. 전극을 가지는 소자 칩과, 상기 소자 칩 위에 설치되는 응력 완화 구조와, 상기 전극으로 형성되는 복수의 배선과, 상기 응력 완화 구조상에 형성됨과 동시에 상기 복수의 배선 중 어느 하나에 접속되는 외부 전극을 가지는 제 1 전자 부품에 상기 복수의 배선 중 어느 하나를 거쳐서 제 2 전자 부품을 전기적으로 접합하는 공정을 포함하는 집합형 전자 부품의 제조 방법.A device chip having an electrode, a stress relaxation structure provided on the device chip, a plurality of wirings formed of the electrode, and an external electrode formed on the stress relaxation structure and connected to any one of the plurality of wirings And a step of electrically bonding the second electronic component to the first electronic component via any one of the plurality of wirings. 전극을 가지는 반도체 칩과, 상기 반도체 칩 위에 설치되는 응력 완화 구조와, 상기 전극으로 형성되는 복수의 배선과, 상기 응력 완화 구조상에 형성됨과 동시에 상기 복수의 배선 중 어느 하나에 접속되는 외부 전극을 가지는 제 1 반도체 장치에, 상기 복수의 배선 중 어느 하나를 통하여 제 2 반도체 장치를 전기적으로 접합하는 공정을 포함하는 집합형 반도체 장치의 제조 방법.A semiconductor chip having an electrode, a stress relaxation structure provided on the semiconductor chip, a plurality of wirings formed of the electrode, and an external electrode formed on the stress relaxation structure and connected to any one of the plurality of wirings A method of manufacturing a collective semiconductor device, comprising: electrically bonding a second semiconductor device to a first semiconductor device through any one of the plurality of wirings. 제 17 항에 있어서, 상기 제 2 반도체 장치와 접속되는 배선은 패드를 가지고 상기 반도체 칩상에 형성되며,18. The semiconductor device according to claim 17, wherein the wiring connected to the second semiconductor device is formed on the semiconductor chip with pads. 상기 응력 완화 구조는 상기 패드를 피하는 영역에 형성되는 응력 완화층을 포함하며,The stress relaxation structure includes a stress relaxation layer formed in an area avoiding the pad, 상기 제 2 반도체 장치는 전극과, 해당 전극으로 형성되는 배선과, 해당 배선에 형성되는 외부 전극을 가지며,The second semiconductor device has an electrode, a wiring formed of the electrode, and an external electrode formed on the wiring, 상기 제 2 반도체 장치의 외부 전극과, 상기 제 1 반도체 장치의 상기 패드를 접합하는 집합형 반도체 장치의 제조 방법.The manufacturing method of the collective semiconductor device which bonds the external electrode of a said 2nd semiconductor device, and the said pad of a said 1st semiconductor device. 제 17 항에 있어서, 상기 응력 완화 구조는 상기 반도체 칩 위에 설치되는 응력 완화층을 포함하고,18. The method of claim 17, wherein the stress relaxation structure comprises a stress relaxation layer disposed on the semiconductor chip, 상기 제 2 반도체 장치와 접속되는 배선은 패드를 가지고 상기 응력 완화층상에 형성되며,Wiring connected with the second semiconductor device is formed on the stress relaxation layer with a pad, 상기 제 2 반도체 장치는 전극과, 해당 전극으로 형성되는 배선과, 해당 배선에 형성되는 외부 전극을 가지고,The second semiconductor device has an electrode, a wiring formed of the electrode, and an external electrode formed on the wiring, 상기 제 2 반도체 장치의 외부 전극과, 상기 제 1 반도체 장치의 상기 패드를 접합하는 집합형 반도체 장치의 제조 방법.The manufacturing method of the collective semiconductor device which bonds the external electrode of a said 2nd semiconductor device, and the said pad of a said 1st semiconductor device. 제 18 항 또는 제 19 항에 있어서, 상기 제 1 반도체 장치의 상기 패드 및 상기 제 2 반도체 장치의 상기 외부 전극 중 적어도 어느 한쪽은 회로 기판에의 실장에 사용되는 솔더보다도 융점이 높은 솔더로 이루어진 집합형 반도체 장치의 제조 방법.20. The assembly according to claim 18 or 19, wherein at least one of the pad of the first semiconductor device and the external electrode of the second semiconductor device is made of solder having a higher melting point than solder used for mounting on a circuit board. The manufacturing method of a type | mold semiconductor device. 제 18 항 또는 제 19 항에 있어서, 상기 제 1 반도체 장치의 상기 패드 및 상기 제 2 반도체 장치의 상기 외부 전극은 표면이 솔더보다도 융점이 높은 금속으로 이루어지는 집합형 반도체 장치의 제조 방법.20. The method of manufacturing an integrated semiconductor device according to claim 18 or 19, wherein a surface of the pad of the first semiconductor device and the external electrode of the second semiconductor device is made of a metal having a higher melting point than solder. 제 18 항 또는 제 19 항에 있어서, 상기 제 1 반도체 장치의 상기 패드 및 상기 제 2 반도체 장치의 상기 외부 전극 중, 한쪽 표면은 솔더로 이루어지고 다른쪽 표면은 솔더보다도 융점이 높은 금속으로 이루어진 집합형 반도체 장치의 제조 방법.20. The assembly according to claim 18 or 19, wherein one surface of the pad of the first semiconductor device and the external electrode of the second semiconductor device is made of solder and the other surface is made of metal having a higher melting point than solder. The manufacturing method of a type | mold semiconductor device. 제 18 항 또는 제 19 항에 있어서, 상기 제 2 반도체 장치의 외부 전극과 상기 제 1 반도체 장치의 상기 패드 사이에 열경화성 접착제를 포함하는 이방성 도전막을 배치하고, 이 이방성 도전막에 의해 상기 제 1 반도체 장치의 상기 패드와 상기 제 2 반도체 장치의 상기 외부 전극을 접합하는 집합형 반도체 장치의 제조 방법.The anisotropic conductive film containing a thermosetting adhesive agent is arrange | positioned between the external electrode of the said 2nd semiconductor device, and the said pad of a said 1st semiconductor device, The said 1st semiconductor is made by this anisotropic conductive film. A method for manufacturing a collective semiconductor device, wherein the pad of the device is bonded to the external electrode of the second semiconductor device. 제 1 항 내지 제 11 항 중 어느 한 항에 기재한 집합형 반도체 장치가 실장된 회로 기판.A circuit board on which the collective semiconductor device according to any one of claims 1 to 11 is mounted. 제 24 항 기재의 회로 기판을 가지는 전자 기기.An electronic device having the circuit board of claim 24.
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