KR20000009134A - Field emission display and manufacturing method thereof - Google Patents
Field emission display and manufacturing method thereof Download PDFInfo
- Publication number
- KR20000009134A KR20000009134A KR1019980029335A KR19980029335A KR20000009134A KR 20000009134 A KR20000009134 A KR 20000009134A KR 1019980029335 A KR1019980029335 A KR 1019980029335A KR 19980029335 A KR19980029335 A KR 19980029335A KR 20000009134 A KR20000009134 A KR 20000009134A
- Authority
- KR
- South Korea
- Prior art keywords
- emitter
- insulating layer
- layer
- gate electrode
- electrode
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J1/00—Details of electrodes, of magnetic control means, of screens, or of the mounting or spacing thereof, common to two or more basic types of discharge tubes or lamps
- H01J1/02—Main electrodes
- H01J1/30—Cold cathodes, e.g. field-emissive cathode
- H01J1/304—Field-emissive cathodes
- H01J1/3042—Field-emissive cathodes microengineered, e.g. Spindt-type
- H01J1/3046—Edge emitters
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J9/00—Apparatus or processes specially adapted for the manufacture, installation, removal, maintenance of electric discharge tubes, discharge lamps, or parts thereof; Recovery of material from discharge tubes or lamps
- H01J9/02—Manufacture of electrodes or electrode systems
- H01J9/022—Manufacture of electrodes or electrode systems of cold cathodes
- H01J9/025—Manufacture of electrodes or electrode systems of cold cathodes of field emission cathodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J2329/00—Electron emission display panels, e.g. field emission display panels
- H01J2329/02—Electrodes other than control electrodes
- H01J2329/04—Cathode electrodes
- H01J2329/0407—Field emission cathodes
- H01J2329/041—Field emission cathodes characterised by the emitter shape
- H01J2329/0423—Microengineered edge emitters
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Cold Cathode And The Manufacture (AREA)
Abstract
Description
본 발명은 평면표시장치에 관한 것으로, 특히 전계방출 효율을 높이도록 구성된 전계방출소자 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a flat panel display, and more particularly, to a field emission device and a method of manufacturing the same, which are configured to increase the field emission efficiency.
통상적으로, 전계방출 표시장치(Field Emission Display ; 이하 "FED"라 함)는 구동전압을 공급하는 로오 드라이버(Raw Driver)와, 화상데이터를 공급하는 칼럼 드라이버(Column Driver)와, 상기 로오 및 칼럼 드라이버의 교차부에 매트릭스(Matrix) 구조로 형성된 화소(Pixel)를 구비한다. FED는 로오 드라이버(Raw Driver) 또는 칼럼 드라이버(Column Driver)로부터 공급되는 구동전압 또는 화상데이터에 따라 매트릭스 구조로 형성된 화소에서 전자가 방출되어 화상을 표시하게 된다. 이때, 각각의 화소(Pixel)에는 적색(Red; 이하 "R"라 함), 녹색(Green; 이하 "G"라 함), 청색(Blue;이하 "B"라 함)의 서브픽셀(Sub-Pixel)을 갖도록 구성되어 있으며, 상기 R, G, B 서브픽셀 각각에 형성된 캐소우드(Cathode) 전극과 상기 서브픽셀의 상부에 형성된 애노드 전극 사이에 고전계를 집중해 양자역학적인 터널(Tunnel) 효과에 의하여 전자가 방출되도록 한다. 상기 방출된 전자는 게이트 전압에 의해 가속되어 애노드(Anode) 전극의 하부에 형성된 형광체막과 충돌하여 형광체를 여기. 발광시켜 화상을 표시하게 된다. 이러한, FED는 마이크로 팁(Micro Tip)방식 및 평면 전자원 방식등의 여러방식들이 현재 개발중에 있으며 이하, 마이크로 팁방식에 대해서 살펴 보기로 한다.In general, a field emission display (hereinafter referred to as "FED") includes a row driver for supplying a driving voltage, a column driver for supplying image data, the row and column A pixel formed in a matrix structure is provided at the intersection of the driver. In the FED, electrons are emitted from pixels formed in a matrix structure according to a driving voltage or image data supplied from a raw driver or a column driver to display an image. At this time, each pixel Pixel has a sub-pixel of red (hereinafter referred to as "R"), green (hereinafter referred to as "G"), and blue (hereinafter referred to as "B"). And a high-density field between a cathode electrode formed on each of the R, G, and B subpixels, and an anode electrode formed on the subpixel, and a quantum mechanical tunnel effect. By means of emitting electrons. The emitted electrons are accelerated by the gate voltage and collide with the phosphor film formed under the anode electrode to excite the phosphor. The light is emitted to display an image. In this, FED is a variety of methods such as a micro tip method and a planar electron source method is currently being developed, and will be described below.
도 1을 참조하면, 종래기술에 따른 전계방출소자의 제조공정 수순이 도시되어 있다.Referring to Figure 1, the manufacturing process procedure of the field emission device according to the prior art is shown.
유리기판(2)의 상부에 이미터 전극(4)을 형성한다. 유리기판(2)의 상부에 금속막을 적층한후, 상기 금속막의 상부에 포토 레지스터(PR)를 도포하여 사진식각법(Photo Lithography)으로 패터닝한후, 식각(Etching)함에 의해 이미터 전극(4)을 형성하게 된다. 이어서, 이미터 전극(4)이 형성된 유리기판(2)에 저항층(6) 및 절연층(8)을 순차적으로 적층시킨후, 게이트 전극을 형성한다. 유리기판(2)의 상부에 이미터 전극(4), 저항층(6), 절연층(8) 및 금속막을 순차적으로 형성시킨후, 금속막에 상부에 포토 레지스터(PR)를 도포하여 사진식각법으로 패터닝한후 식각함에 의해 게이트 전극(10)을 형성하게 된다. 다음, 전계방출 팁(12)이 형성될 공간을 마련한다. 상기 게이트 전극(10)을 통하여 절연층(8)을 식각하여 도 1의 (a)에 도시된 바와같이 원추형의 전계방출 팁(12, 즉 이미터 팁)이 형성될 공간을 마련하게 된다. 이어서, 유리기판(2)을 회전시키면서 게이트 전극(10)의 상부에 분리금속층(16)을 형성한다. 유리기판(2)을 회전시키면서 금속물질을 소정각도(θ)로 입사시킴에 의해 도 1의 (b)에 도시된 바와같이 게이트 전극(10)의 표면에 분리금속층(16)이 형성된다. 이때, 분리금속층(13)은 중심부에 인입홈을 가지게 되며, 후술하는 팁물질층(14) 제거시 게이트 전극(10)을 보호하게 된다. 이어서, 유리기판(2)을 회전시키면서 전계방출 팁물질(14)을 증착하여 원추형의 전계방출 팁을 형성한다. 유리기판(2)을 회전시키면서 경사지게 전계방출 팁물질(14)을 증착시킴에 따라 순차적으로 팁물질이 들어가는 인입홈이 줄어들게 되고 전계방출 팁 형성공간에는 도 2의 (c)에 도시된 바와같이 원추형의 전계방출 팁(12)이 형성된다. 마지막으로, 분리금속층(13)과 전계방출 팁물질층(14)을 제거하여 전계방출 소자를 형성한다. 상기 전계방출 팁 형성과정의 전계방출 팁물질층(14)과, 분리금속층(16)을 제거함에 의해 도 2의 (d)에 도시된 바와같이 전계방출 소자를 형성하게 된다. 상기와 같은 제조방법을 회전증착법(즉, 스핀트(Spindt)법) 이라 한다. 한편, 상기와 같이 박막 및 식각공정을 활용한 스핀트 법에 의해 전계방출 소자를 제조하는 경우에는 그 공정이 복잡해지는 문제점이 도출되고 있다. 또한, 전계방출 팁의 윗부분이 뾰족할수록 낮은 전압에서 전자방출이 이루어지는데 이방식에 의해서는 어느한도 이하로 팁을 예리하게 하는 것이 불가능하여 전자방출전압이 높아지는 문제점이 도출되고 있다. 이러한 문제점을 해결하기 위해 미합중국 특허 제5,587,628호에 도 2에서 후술하는 전계방출소자의 제조방법이 제안되고 있다.The emitter electrode 4 is formed on the glass substrate 2. After depositing a metal film on the upper surface of the glass substrate 2, applying a photoresist (PR) to the upper portion of the metal film is patterned by photolithography (Photo Lithography), and then the emitter electrode (4) by etching (Etching) ). Subsequently, the resistive layer 6 and the insulating layer 8 are sequentially stacked on the glass substrate 2 on which the emitter electrode 4 is formed, and then a gate electrode is formed. The emitter electrode 4, the resistive layer 6, the insulating layer 8 and the metal film were sequentially formed on the glass substrate 2, and then photoresist PR was applied on the metal film to etch the photo. After the patterning method, the gate electrode 10 is formed by etching. Next, a space in which the field emission tip 12 is to be formed is prepared. The insulating layer 8 is etched through the gate electrode 10 to provide a space for forming a conical field emission tip 12 (ie, an emitter tip) as shown in FIG. Subsequently, the separation metal layer 16 is formed on the gate electrode 10 while rotating the glass substrate 2. By separating the metal material at a predetermined angle θ while rotating the glass substrate 2, a separation metal layer 16 is formed on the surface of the gate electrode 10 as shown in FIG. At this time, the separation metal layer 13 has an inlet groove in the center, and protects the gate electrode 10 when the tip material layer 14 to be described later is removed. Subsequently, the field emission tip material 14 is deposited while rotating the glass substrate 2 to form a conical field emission tip. By depositing the field emission tip material 14 at an angle while rotating the glass substrate 2, the inlet groove into which the tip material enters sequentially decreases, and in the field emission tip forming space, as shown in (c) of FIG. Field emission tips 12 are formed. Finally, the separation metal layer 13 and the field emission tip material layer 14 are removed to form a field emission device. By removing the field emission tip material layer 14 and the separation metal layer 16 in the process of forming the field emission tip, the field emission device is formed as shown in FIG. Such a manufacturing method is referred to as a rotary deposition method (ie, Spindt method). On the other hand, when the field emission device is manufactured by the spin method using the thin film and the etching process as described above, a problem that the process is complicated has been derived. In addition, as the upper part of the field emission tip becomes sharper, electron emission is performed at a lower voltage. However, this method makes it impossible to sharpen the tip below a certain limit, resulting in a high electron emission voltage. In order to solve this problem, US Patent No. 5,587, 628 proposes a method of manufacturing a field emission device described later in FIG.
도 2를 참조하면, 종래기술에 따른 또 다른 전계방출소자의 제조방법이 도시되어 있다. 기판의 상부에 저항층(18), 이미터층(4), 스페이스층(20), 절연층(6) 및 도전층(22)을 소정의 두께로 순차적으로 형성한다. (제11 단계) 먼저, 기판(도시되지 않음)의 상부에 소정의 두께(예를들면, 1㎛)로 저항층(18)을 형성하게 된다. 이어서, 저항층(18)의 상부에 소정의 두께(예를들면, 0.1㎛)로 이미터 층(4)을 형성한다. 다음으로, 이미터 층(4)의 상부에 소정의 두께로 스페이스층(20)을 형성한다. 이때, 스페이스 층(20)은 이미터(4)와 게이트(8)의 거리를 소정폭 이격시키기 위해 설치되며, 반도체 또는 도체로 형성된다. 이어서, 스페이스 층(20)의 상부에 소정의 두께(예를들면, 1㎛)로 절연층(6)을 형성한다. 다음으로, 절연층(6)의 상부에 소정의 두께(예를들면, 0.5㎛)로 도전층(22)을 형성한다. 도전층(22)은 게이트 전극(8)에 게이트 전압을 전송하기 위해 도전성을 가지게 되며, 텅스텐(W)이 사용된다. 이러한 과정을 수행하여 도 2의 (a)에 도시된바와 같은 구조를 가지게 된다. 상기 절연층(6) 및 도전층(22)을 원하는 형태로 식각한후, 게이트 믈질을 소정의 두께로 도포한다. (제12 단계) 상기 절연층(6) 및 도전층(22)을 원하는 형태로 식각한다. 이때, 식각된 형태가 도 2의 (b)에 도시되어 있다. 상기 식각된 절연층(6) 및 도전층(22)의 상부에 게이트 물질을 소정의 두께(예를들면, 0.1㎛)로 도포한다. 이때, 게이트 물질로는 크로듐이 사용하며 도 2의 (c)에 도시된 형태를 가지게 된다. 상기 게이트 물질을 이온밀링법에 의해 원하는 형태로 식각하여 게이트 전극(8)을 형성한다. (제13 단계) 상기 게이트 물질을 소정의 각도로 식각하여 게이트 전극(8)을 형성하게 된다. 게이트 전극(8)의 형태가 도 2의 (d)에 도시되어 있다. 스페이스층(20)을 소정의 깊이로 식각한다. (제14 단계) 습식식각법에 의해 스페이스층(20)을 소정의 깊이로 식각하여 게이트 전극(8)과 이미터(4) 사이를 소정의 폭으로 이격시키게 된다. 이미터층(4) 및 저항층(18)을 소정의 깊이로 식각하여 이미터부를 형성한다. (제15 단계) 이미터층(4) 및 저항층(18)을 소정의 깊이로 식각하여 이미터부를 형성하게 된다. 상기 이미터부에서 전자의 방출이 일어나게 된다. 그러나, 상기의 방법에서 이온밀링법은 입사이온이 다른 전극부 또는 물질에 영향을 미치게 됨과 아울러, 도 2의 (c)와 같이 특정부위만을 특정의 깊이로 식각하여 그 위에 게이트물질을 형성하게 되는데 이것을 현실적으로 구현하는데는 많은 어려움이 있다. 또한, 게이트 전극을 도 2의 (d)와 같은 구조로 형성하기 위해서는 이를 정밀하게 제어하여야 하는데 이는 상기 스핀트법으로 전계방출소자를 제조하는 것 이상으로 어려움이 따르게 된다. 따라서, 제조공정을 단순화 하면서 전계방출 효율을 높일수 있는 전계방출 소자 및 그 제조방법이 요구되고 있는 실정이다.2, there is shown another method of manufacturing a field emission device according to the prior art. The resistive layer 18, the emitter layer 4, the space layer 20, the insulating layer 6, and the conductive layer 22 are sequentially formed on the substrate at a predetermined thickness. (Eleventh Step) First, the resistive layer 18 is formed on the substrate (not shown) with a predetermined thickness (for example, 1 μm). Subsequently, the emitter layer 4 is formed on the resistive layer 18 to a predetermined thickness (for example, 0.1 μm). Next, a space layer 20 is formed on the emitter layer 4 with a predetermined thickness. In this case, the space layer 20 is provided to space the predetermined distance from the emitter 4 and the gate 8 and is formed of a semiconductor or a conductor. Next, the insulating layer 6 is formed in a predetermined thickness (for example, 1 micrometer) on the space layer 20. Next, the conductive layer 22 is formed in a predetermined thickness (for example, 0.5 micrometer) on the insulating layer 6. The conductive layer 22 is conductive to transfer the gate voltage to the gate electrode 8, and tungsten (W) is used. This process has a structure as shown in (a) of FIG. After the insulating layer 6 and the conductive layer 22 are etched to a desired shape, a gate material is applied to a predetermined thickness. (Step 12) The insulating layer 6 and the conductive layer 22 are etched to a desired shape. At this time, the etched form is shown in Figure 2 (b). A gate material is applied on the etched insulating layer 6 and the conductive layer 22 to a predetermined thickness (for example, 0.1 μm). In this case, chromium is used as the gate material and has a form shown in FIG. The gate material is etched into a desired shape by ion milling to form a gate electrode 8. (Step 13) The gate material is etched at a predetermined angle to form the gate electrode 8. The form of the gate electrode 8 is shown in Fig. 2D. The space layer 20 is etched to a predetermined depth. (Step 14) The space layer 20 is etched to a predetermined depth by a wet etching method so as to be spaced apart from the gate electrode 8 and the emitter 4 by a predetermined width. The emitter layer 4 and the resistive layer 18 are etched to a predetermined depth to form an emitter portion. (Step 15) The emitter layer 4 and the resistive layer 18 are etched to a predetermined depth to form an emitter portion. The emission of electrons occurs at the emitter part. However, in the above method, the ion milling method affects other electrode portions or materials with incident ions, and forms a gate material thereon by etching only a specific portion to a specific depth as shown in FIG. There are many difficulties in realizing this. In addition, in order to form the gate electrode in the structure as shown in FIG. Therefore, there is a need for a field emission device and a method of manufacturing the same that can increase the field emission efficiency while simplifying the manufacturing process.
따라서, 본 발명의 목적은 전계방출 효율을 높이도록 구성된 전계방출소자 및 그 제조방법을 제공 하는데 있다.Accordingly, it is an object of the present invention to provide a field emission device and a method of manufacturing the same configured to increase the field emission efficiency.
도 1은 종래의 기술에 따른 전계방출소자의 제조방법 수순을 도시한 도면.1 is a view showing a procedure for manufacturing a field emission device according to the prior art.
도 2는 종래의 기술에 따른 또 다른 전계방출소자의 제조방법 수순을 도시한 도면.2 is a view showing a procedure for manufacturing another field emission device according to the prior art.
도 3은 본 발명에 따른 전계방출소자의 제조방법 수순을 도시한 도면.3 is a view showing a method of manufacturing a field emission device according to the present invention.
도 4는 본 발명의 제1 실시예에 따른 전계방출소자를 도시한 도면.4 is a view showing a field emission device according to a first embodiment of the present invention.
도 5는 도 4의 a부분을 확대하여 도시한 도면.FIG. 5 is an enlarged view of a portion of FIG. 4; FIG.
도 6은 본 발명의 제2 실시예에 따른 전계방출소자를 도시한 도면.6 is a view showing a field emission device according to a second embodiment of the present invention.
< 도면의 주요 부분에 대한 부호의 설명 ><Description of Symbols for Main Parts of Drawings>
2,30 : 기판 4,32 : 이미터 전극2,30 substrate 4,32 emitter electrode
6,36,38,40 : 절연층 8,44 : 게이트 전극6,36,38,40 Insulation layer 8,44 Gate electrode
12 : 전계방출 팁 14 : 팁물질12: field emission tip 14: tip material
16 : 분리금속층 18 : 저항층16: separation metal layer 18: resistance layer
20 : 스페이스층 42 : 시드층20: space layer 42: seed layer
상기 목적을 달성하기 위하여 본 발명의 제1 실시예에 따른 전계방출 소자는, 기판의 상부에 평면형으로 형성된 이미터전극과, 이미터전극의 상부에 평면형으로 형성되어 전자방출부를 갖는 이미터와, 전자방출부에서 방출된 전자를 집속시키는 평면형 게이트전극과, 이미터와 게이트전극을 전기적으로 격리시키는 절연층과, 방출된 전자를 유도하는 애노드전극을 구비한다.In order to achieve the above object, the field emission device according to the first embodiment of the present invention includes an emitter electrode formed in a planar shape on the top of the substrate, an emitter having an electron emission part formed in a planar shape on the emitter electrode, A planar gate electrode for focusing electrons emitted from the electron emission unit, an insulating layer for electrically isolating the emitter and the gate electrode, and an anode electrode for inducing emitted electrons.
또한, 본 발명의 제2 실시예에 따른 전계방출소자는, 기판의 상부에 환형으로 형성된 이미터전극과, 이미터전극의 상부에 환형으로 형성되어 전자방출부를 갖는 이미터와, 전자방출부에서 방출된 전자를 집속시키는 환형 게이트전극과, 이미터와 상기 게이트전극을 전기적으로 격리시키는 절연층과, 방출된 전자를 유도하는 애노드전극을 구비한다.In addition, the field emission device according to the second embodiment of the present invention, an emitter electrode formed in an annular shape on top of the substrate, an emitter having an electron emission portion formed in an annular shape on top of the emitter electrode, and in the electron emitting portion An annular gate electrode focusing the emitted electrons, an insulating layer electrically separating the emitter and the gate electrode, and an anode electrode inducing the emitted electrons.
또한, 본 발명에 따른 전계방출소자의 제조방법은, 기판의 상부에 이미터 전극, 이미터층 및 제1 내지 제3 절연층을 소정의 두께로 형성하는 제1 단계와, 제3 절연층을 원하는 형태로 식각한후, 상기 제2 및 제3 절연층의 상부에 시드층을 형성하는 제2 단계와, 제2 절연층을 소정의 깊이로 식각한후, 상기 시드층의 상부에 게이트 전극을 형성하는 제3 단계와, 제1 절연층, 이미터층 및 이미터 전극을 원하는 형태로 식각하는 제4 단계를 포함한다.In addition, the method for manufacturing a field emission device according to the present invention, the first step of forming an emitter electrode, an emitter layer and the first to third insulating layers to a predetermined thickness on the substrate, and the third insulating layer After etching to form a second step of forming a seed layer on top of the second and third insulating layers, and etching the second insulating layer to a predetermined depth, and then forming a gate electrode on the seed layer And a fourth step of etching the first insulating layer, the emitter layer, and the emitter electrode in a desired shape.
상기 목적외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.Other objects and features of the present invention other than the above object will become apparent from the description of the embodiments with reference to the accompanying drawings.
도 3 내지 도 6을 참조하여 본 발명의 바람직한 실시예에 대하여 설명 하기로 한다.With reference to Figures 3 to 6 will be described a preferred embodiment of the present invention.
도 3을 참조하면, 본 발명에 따른 전계방출소자의 제조방법이 도시되어 있다.3, a method of manufacturing a field emission device according to the present invention is shown.
기판(30)의 상부에 이미터 전극(32), 이미터층(34) 및 제1 내지 제3 절연층(36,38,40)을 소정의 두께로 형성한다. (제21 단계) 도 3의 (a)와 결부하여 설명하면, 먼저 기판(30)의 상부에 소정의 두께로 이미터 전극(32)을 형성한다. 이어서, 이미터 전극(32)의 상부에 소정의 두께로 이미터층(34)을 형성한다. 다음으로, 제1 내지 제3 절연층(36,38,40)을 소정의 두께로 순차적으로 형성한다. 이때, 제1 내지 제3 절연층(36,38,40)은 후술하는 식각공정시 선택성을 가지게 된다. 즉, 하나의 절연층을 식각하여도 다른 절연층은 식각되지 않는다. 제3 절연층(40)을 원하는 형태로 식각한다. (제22 단계) 제3 절연층(40)을 도 3의 (b)에 도시된바와 같이 제2 절연층(38)이 드러날때 까지 식각하게 된다. 이때, 제2 절연층(38)은 선택성을 가지게 되어 식각되지 않게 된다. 제2 및 제3 절연층(38,40)의 상부에 시드층(42)을 형성한다. (제23 단계) 시드층(42)은 팔라듐(Pd)를 사용한 촉매부여 공정 또는 금(Au),은(Ag) 등을 사용한 진공증착법 및 스퍼터링법에 의해 제1 및 제3 절연층(38,40)의 상부에 시드층(42)이 형성되어 진다. 상기 방법들에 의해 불연속막으로 형성된 시드층(42)이 도 3의 (c)에 도시되어 있다. 제2 절연층(38)을 소정의 깊이로 식각한다. (제24 단계) 도 3의 (d)와 결부하여 설명하면, 제1 절연층(36)이 드러날때 까지 제2 절연층(38)을 소정의 깊이로 식각하게 된다. 이때, 제2 절연층(38)을 식각함에 의해 제2 절연층(38)의 상부에 형성된 시드층(42)을 제거하게 된다. 이 경우, 제2 절연층(36)을 소정의 깊이로 식각함에 의해 제2 절연층(38)은 이미터층(34)과 게이트 전극(44) 사이의 간격을 소정의 폭으로 이격시키는 스페이스의 기능을 가지게 된다. 상기 시드층(42)의 상부에 게이트 전극(44)을 형성한다. (제25 단계) 도 3의 (e)와 결부하여 설명하면, 무전해도금법을 이용하여 시드층(42)의 상부에 니켈(Ni), 구리(Cu) 및 그 합금물질(예를들면, NiB, NiP등)을 성막하여 게이트 전극(44)을 형성한다. 제1 절연층(36), 이미터층(34) 및 이미터전극(32)을 원하는 형태로 식각한다. (제26 단계) 도 3의 (f)에 도시된바와같이 먼저, 이미터층(34)이 드러날때 까지 제1 절연층(36)을 원하는 형태로 식각하게 된다. 이어서, 도 3의 (g)에 도시된바와같이 이미터전극(32)이 드러날때까지 이미터층(34)를 원하는 형태로 식각하게 된다. 이미터전극(32)을 원하는 형태로 식각한다. (제27 단계) 도 3의 (h)에 도시된바와같이 기판(30)이 드러날때까지 이미터 전극(32)을 원하는 형태로 식각하게 된다. 이 과정에서 이미터층(34)에는 전자가 방출되는 전자 방출부가 형성되며, 종래의 스핀트법에 의해 제작된 전계방출팁보다 더 예리한 끝부위를 갖는 전자방출부를 형성할수 있다. 상기와 같은 동일한 방법에 의해 직선형 전계방출소자 또는 환형의 전계방출소자를 제조할수 있게된다. 또한, 공정자체가 대면적화에 적합한 공정이므로 대면적의 전계방출 소자를 제작하는 것이 가능하다. 또한, 공정상 셀프얼라인(Self Align)을 이용하므로 공정을 단순화 할수있게된다. 또한, 상기와같은 구조의 이미터에서는 종래의 스핀트법을 이용한 전계방출 팁보다 더 예리한 전자방출부를 형성할수 있으므로 구동전압을 낮출수 있게된다.The emitter electrode 32, the emitter layer 34, and the first to third insulating layers 36, 38, and 40 are formed on the substrate 30 to have a predetermined thickness. (21st step) Referring to FIG. 3A, first, the emitter electrode 32 is formed on the substrate 30 to have a predetermined thickness. Subsequently, the emitter layer 34 is formed on the emitter electrode 32 with a predetermined thickness. Next, the first to third insulating layers 36, 38, and 40 are sequentially formed to have a predetermined thickness. In this case, the first to third insulating layers 36, 38, and 40 have selectivity during the etching process described later. That is, even if one insulating layer is etched, the other insulating layer is not etched. The third insulating layer 40 is etched to a desired shape. (Step 22) The third insulating layer 40 is etched until the second insulating layer 38 is exposed, as shown in FIG. At this time, the second insulating layer 38 has a selectivity and is not etched. The seed layer 42 is formed on the second and third insulating layers 38 and 40. (Step 23) The seed layer 42 is formed by the first and third insulating layers 38, by a catalytic deposition process using palladium (Pd) or a vacuum deposition method and a sputtering method using gold (Au), silver (Ag), or the like. The seed layer 42 is formed on top of the 40. A seed layer 42 formed as a discontinuous film by the above methods is shown in Fig. 3C. The second insulating layer 38 is etched to a predetermined depth. (Step 24) Referring to FIG. 3D, the second insulating layer 38 is etched to a predetermined depth until the first insulating layer 36 is exposed. In this case, the seed layer 42 formed on the second insulating layer 38 is removed by etching the second insulating layer 38. In this case, by etching the second insulating layer 36 to a predetermined depth, the second insulating layer 38 functions as a space that spaces the gap between the emitter layer 34 and the gate electrode 44 to a predetermined width. Will have The gate electrode 44 is formed on the seed layer 42. (Step 25) Referring to FIG. 3E, nickel (Ni), copper (Cu), and an alloying material thereof (for example, NiB) are formed on the seed layer 42 using the electroless plating method. , NiP, etc.) are formed to form the gate electrode 44. The first insulating layer 36, the emitter layer 34, and the emitter electrode 32 are etched to a desired shape. (Step 26) As shown in FIG. 3F, first, the first insulating layer 36 is etched to a desired shape until the emitter layer 34 is exposed. Subsequently, the emitter layer 34 is etched into a desired shape until the emitter electrode 32 is exposed, as shown in FIG. The emitter electrode 32 is etched to a desired shape. As shown in (h) of FIG. 3, the emitter electrode 32 is etched in a desired shape until the substrate 30 is exposed. In this process, the emitter layer 34 has an electron emission portion for emitting electrons, and can form an electron emission portion having a sharper edge than a field emission tip manufactured by a conventional spin method. By the same method as described above, it is possible to manufacture a linear field emission device or an annular field emission device. In addition, since the process itself is a process suitable for large area, it is possible to manufacture a large area field emission device. In addition, the self-align (Self Align) in the process can be used to simplify the process. In addition, the emitter having the above structure can form a sharper electron emitting portion than the field emission tip using the conventional spin method, thereby lowering the driving voltage.
도 4를 참조하면, 본 발명의 제1 실시예에 따른 전계방출소자는 기판(30)의 상부에 평면형으로 형성된 이미터전극(32)과, 이미터전극(32)의 상부에 평면형으로 형성되어 전자방출부를 갖는 이미터(34)와, 방출된 전자를 집속시키는 평면형 게이트전극(44)과, 이미터(34)와 게이트전극(44)을 전기적으로 격리시키는 절연층(36,38,40)과, 방출된 전자에 충돌되어 빛을 발생하는 형광체와 방출된 전자를 유도하는 평면형 애노드전극이 형성된 스크린부(46)를 구비한다. 게이트전극(44)과 이미터(34) 사이에 구동전압이 인가되면 전자방출부에서 전자가 방출된다. 이를 도 5와 결부하여 설명하면, 게이트 전극(44)과 이미터(34) 사이에 구동전압이 인가되면, 전자방출부와 게이트 전극(44) 사이에는 구동전압에 대응하는 전계가 형성된다. 이때, 전자방출부에서 전자가 방출되며, 방출된 전자는 등전위선과 수직방향의 궤적을 갖고 방출되게 된다. 상기 방출되는 전자의 궤적 및 등전위선이 도 5에 도시되어 있다. 상기 방출된 전자는 스크린부(46)에 형성된 애노드 전극에 유도되어 스크린부(46)에 형성된 형광체를 충돌하여 빛을 발생하게 된다. 이때, 제1 절연층(36)은 이미터(34)의 상부에 형성되어 전자방출부에서 방출된 전자가 게이트 전극(44)에 곧바로 유도되는 것을 방지하게 된다. 제2 절연층(38)은 제1 절연층(36)의 상부에 형성되어 이미터(34)와 게이트 전극(44)을 소정의 폭으로 이격시키는 스페이스의 기능을 수행함과 아울러, 이미터(34)와 게이트 전극(44)을 전기적으로 격리 시키는 기능을 수행하게 된다. 제3 절연층(40)은 게이트 전극(44)이 소정의 형태를 갖도록 지지함과 아울러, 이미터(34)와 게이트 전극(44)을 전기적으로 격리시키는 기능을 수행하게 된다. 상기 전자방출부는 종래 스핀트법을 이용한 전계방출 팁보다 더 예리하게 형성되어 구동전압을 낮추게 된다. 즉, 전자방출효율을 높이게 된다. 또한, 상기 이미터전극에는 소정의 방법으로 저항층을 형성하여 이미터의 안정성을 도모하게 된다. 본 발명의 제1 실시예에 따른 전계방출소자는 선형의 구조를 가지게 된다.Referring to FIG. 4, the field emission device according to the first exemplary embodiment of the present invention has an emitter electrode 32 formed in a planar shape on the substrate 30, and a planar shape formed on the emitter electrode 32. An emitter 34 having an electron emitting portion, a planar gate electrode 44 for focusing the emitted electrons, and insulating layers 36, 38, and 40 for electrically isolating the emitter 34 and the gate electrode 44; And a screen portion 46 on which a phosphor that collides with the emitted electrons to generate light and a planar anode electrode that induces emitted electrons are formed. When a driving voltage is applied between the gate electrode 44 and the emitter 34, electrons are emitted from the electron emission unit. Referring to FIG. 5, when a driving voltage is applied between the gate electrode 44 and the emitter 34, an electric field corresponding to the driving voltage is formed between the electron emission unit and the gate electrode 44. At this time, electrons are emitted from the electron emission unit, and the emitted electrons are emitted with a trajectory perpendicular to the equipotential lines. The trajectory and equipotential lines of the emitted electrons are shown in FIG. 5. The emitted electrons are guided to the anode electrode formed on the screen part 46 to collide with the phosphor formed on the screen part 46 to generate light. In this case, the first insulating layer 36 is formed on the emitter 34 to prevent the electrons emitted from the electron emission unit from being directly induced to the gate electrode 44. The second insulating layer 38 is formed on the first insulating layer 36 to serve as a space for separating the emitter 34 and the gate electrode 44 to a predetermined width, and the emitter 34 ) And the gate electrode 44 are electrically isolated. The third insulating layer 40 supports the gate electrode 44 to have a predetermined shape and serves to electrically isolate the emitter 34 from the gate electrode 44. The electron emission portion is formed more sharply than the field emission tip using the conventional spin method, thereby lowering the driving voltage. That is, the electron emission efficiency is increased. In addition, the emitter electrode is formed with a resistive layer in a predetermined manner to achieve stability of the emitter. The field emission device according to the first embodiment of the present invention has a linear structure.
도 6을 참조하면, 본 발명의 제2 실시예에 따른 전계방출소자는 기판(30)의 상부에 환형으로 형성되어 전자방출부를 갖는 이미터(34)와, 방출된 전자를 집속시키는 환형 게이트전극(44)과, 이미터(34)와 게이트전극(44)을 전기적으로 격리시키는 절연층(36)을 구비한다. 게이트전극(44)과 이미터(34) 사이에 구동전압이 인가되면 전자방출부에서 전자가 방출된다. 상기 방출된 전자는 애노드 전극에 유도되어 형광체를 충돌하여 빛을 발생하게 된다. 본 발명의 제2 실시예에 따른 전계방출소자는 제1 실시예에 동일한 기능을 갖도록 환형의 구조로 형성되어 있으므로 상세한 설명은 생략하기로 한다.Referring to FIG. 6, the field emission device according to the second embodiment of the present invention is formed in an annular shape on the substrate 30 and has an emitter 34 having an electron emission portion, and an annular gate electrode for focusing the emitted electrons. 44 and an insulating layer 36 which electrically isolates the emitter 34 and the gate electrode 44 from each other. When a driving voltage is applied between the gate electrode 44 and the emitter 34, electrons are emitted from the electron emission unit. The emitted electrons are induced by the anode electrode and collide with the phosphor to generate light. Since the field emission device according to the second embodiment of the present invention is formed in an annular structure to have the same function as the first embodiment, detailed description thereof will be omitted.
상술한 바와같이, 본 발명에 따른 전계방출소자는 전자방출부를 예리하게 형성하여 구동전압을 저하시킴과 아울러, 전자방출 효율을 향상시킬수 있는 장점이 있다.As described above, the field emission device according to the present invention has an advantage in that the electron emission unit is sharply formed to lower the driving voltage and improve the electron emission efficiency.
또한, 본 발명에 따른 전계방출소자의 제조방법은 제조공정상 셀프얼라인(Self Align)을 이용하므로 공정을 단순화 할수 있는 장점이 있다.In addition, the manufacturing method of the field emission device according to the present invention has the advantage of simplifying the process because it uses a self alignment (Self Align) in the manufacturing process.
이상 설명한 내용을 통해 당업자 라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알수 있을 것이다.Those skilled in the art will appreciate that various changes and modifications can be made without departing from the technical spirit of the present invention.
일례로, 본 발명의 실시예들에서는 전계방출소자를 선형 또는 환형의 구조로 형성하였지만 설계자의 의도에 따라 임의의 구조를 갖도록 할수 있음을 당업자는 알수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.For example, in the embodiments of the present invention, although the field emission device is formed in a linear or annular structure, it will be appreciated by those skilled in the art that the field emission device may have any structure according to the intention of the designer. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification but should be defined by the claims.
Claims (14)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019980029335A KR100297546B1 (en) | 1998-07-21 | 1998-07-21 | Field emitter and its manufacturing method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019980029335A KR100297546B1 (en) | 1998-07-21 | 1998-07-21 | Field emitter and its manufacturing method |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20000009134A true KR20000009134A (en) | 2000-02-15 |
KR100297546B1 KR100297546B1 (en) | 2001-10-26 |
Family
ID=19544771
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019980029335A KR100297546B1 (en) | 1998-07-21 | 1998-07-21 | Field emitter and its manufacturing method |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100297546B1 (en) |
-
1998
- 1998-07-21 KR KR1019980029335A patent/KR100297546B1/en not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR100297546B1 (en) | 2001-10-26 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7156715B2 (en) | Triode structure of field emission display and fabrication method thereof | |
US5902165A (en) | Field emission device with over-etched gate dielectric | |
US5578225A (en) | Inversion-type FED method | |
US20050236963A1 (en) | Emitter structure with a protected gate electrode for an electron-emitting device | |
US6094001A (en) | Field emission device having a focusing structure and method of fabrication | |
US5569975A (en) | Cluster arrangement of field emission microtips | |
US6803708B2 (en) | Barrier metal layer for a carbon nanotube flat panel display | |
US5589728A (en) | Field emission device with lattice vacancy post-supported gate | |
US5932962A (en) | Electron emitter elements, their use and fabrication processes therefor | |
US5780960A (en) | Micro-machined field emission microtips | |
JP2737618B2 (en) | Field emission type electron source | |
KR100404985B1 (en) | Protection of electron-emissive elements prior to removing excess emitter material during fabrication of electron-emitting device | |
KR20000009134A (en) | Field emission display and manufacturing method thereof | |
JP2000067736A (en) | Electron emission element, its manufacture, and display device using the same | |
US7112920B2 (en) | Field emission source with plural emitters in an opening | |
KR100271044B1 (en) | Field emission device and fabrication method thereof | |
JP2000123713A (en) | Electron emitting element, its manufacture and display device using it | |
US6384520B1 (en) | Cathode structure for planar emitter field emission displays | |
US5836799A (en) | Self-aligned method of micro-machining field emission display microtips | |
US6027632A (en) | Multi-step removal of excess emitter material in fabricating electron-emitting device | |
JP2003203554A (en) | Electron emitting element | |
KR20020009067A (en) | Field emitter of field emission display device and manufacturing method thereof | |
KR100290137B1 (en) | Field emission device manufacturing method | |
EP0713236A1 (en) | Electron emission apparatus | |
KR100274793B1 (en) | Line-type field emission emitter and fabrication method thereof |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20070418 Year of fee payment: 7 |
|
LAPS | Lapse due to unpaid annual fee |