KR20000003442A - Current source circuit for low voltage - Google Patents
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Abstract
Description
본 발명은 안정적인 전류를 제공하고 넓은 영역에서 동작하는 저전압용 전류원(current source) 회로에 관한 것이다.The present invention relates to a low voltage current source circuit that provides a stable current and operates in a wide area.
저전압용 아날로그 또는 디지털 회로에서 다양한 종류의 전류재생기(current mirror)가 전류공급원으로 사용되고 있다.Various types of current mirrors are used as current sources in low voltage analog or digital circuits.
그러나 상기 다양한 전류원들은 기본적으로 출력저항과, 그 전류원을 사용하는 주회로의 동작영역과의 관계에 있어서, 출력저항을 높이면 동작영역이 줄어들고, 넓은 동작영역을 확보하면 반대로 출력저항이 작아지는 문제점을 내포하고 있었다.However, the various current sources are basically related to the output resistance and the operation region of the main circuit using the current source. Increasing the output resistance reduces the operating region, and securing the wide operating region conversely decreases the output resistance. It was implicated.
도 1 은 일반적인 전류원의 전압-전류 관계를 나타낸 그래프도이다.1 is a graph showing a voltage-current relationship of a general current source.
도면에 도시된 바와 같이, 일반적인 전류원의 전압-전류 관계는, 전압이 서서히 증가함에 따라 일정한 기울기를 가지고 전류가 증가하다가, 문턱 전압 이상이 되면 전압 변화에 대하여 전류는 완만한 기울기를 유지하게 된다.As shown in the figure, in the voltage-current relationship of a general current source, the current increases with a constant slope as the voltage gradually increases, and when the voltage exceeds the threshold voltage, the current maintains a gentle slope with respect to the voltage change.
그리고, 이상적인 전류원은 기울기 θ가 0이고, 문턱 전압 ΔVDS가 0인 것이다. 즉, 전류원 양단간의 전압변화에 무관하게 일정한 전류를 흘려주는 것이 이상적인 전류원인 것이다. 여기서 θ는 전류원의 출력 저항에 관련되는 값으로 0에 접근할수록 이상적이므로 출력저항(ΔVDS/ΔIDS)이 큰 것이 좋은 전류원이 될 수 있다.The ideal current source is one whose slope θ is zero and the threshold voltage ΔV DS is zero. In other words, it is an ideal current source to flow a constant current regardless of the voltage change across the current source. Here, θ is a value related to the output resistance of the current source, and the more ideal the closer to 0, the larger the output resistance (ΔV DS / ΔI DS ) may be a good current source.
도 2 는 일반적인 전류원 회로도이다.2 is a general current source circuit diagram.
도면에 도시된 바와 같이, 일반적인 전류원 회로는, 기준전류 IREF를 제공하는전류원과, 상기 전류원에 대하여 다이오드 연결을 갖는 제1 NMOS 트랜지스터(M1)와, 상기 전류원에 게이트가 연결되어 출력전류(IDS)를 결정하는 제2 NMOS 트랜지스터(M2)를 구비하고 있다. 여기서, 상기 전류원과 제1 NMOS 트랜지스터(M1)는 정전압원으로 기능하고, 상기 전류원의 전류 세기에 따라 출력 전류 IDS가결정된다.As shown in the figure, a general current source circuit includes a current source providing a reference current I REF , a first NMOS transistor M1 having a diode connection to the current source, and a gate connected to the current source so that the output current I A second NMOS transistor M2 for determining DS ) is provided. Here, the current source and the first NMOS transistor M1 function as a constant voltage source, and the output current I DS is determined according to the current strength of the current source.
상기 회로가 정상적으로 동작하기 위해서는 상기 제1 및 제2 NMOS 트랜지스터(M1, M2)가 포화 영역(saturation region)에서 동작해야 하는데, 상기 제1 NMOS 트랜지스터(M1)는 다이오드 연결이므로 자연히 포화 영역에서 동작하게 되지만, 상기 제2 NMOS 트랜지스터(M2)가 포화영역에서 동작하기 위해서는 게이트와 소오스간의 최소의 전압은 VTH+ΔVDS, 드레인 소오스간의 최소 전압은 ΔVDS로 되어야 한다.In order for the circuit to operate normally, the first and second NMOS transistors M1 and M2 must be operated in a saturation region. Since the first NMOS transistor M1 is a diode connection, it is possible to operate in a saturation region naturally. However, in order for the second NMOS transistor M2 to operate in the saturation region, the minimum voltage between the gate and the source should be V TH + ΔV DS , and the minimum voltage between the drain source and ΔV DS .
즉, 도 2 의 회로는 드레인과 소오스간의 전압 VDS가 약 ΔVDS인범위에서만 전류원으로 사용할 수 있다.That is, the circuit of FIG. 2 can be used as a current source only when the voltage V DS between the drain and the source is about ΔV DS .
이때, 출력 저항 Ro는 상기 제2 NMOS 트렌지스터(M2)의 내부저항 ro2이다.In this case, the output resistance Ro is the internal resistance r o2 of the second NMOS transistor M2.
상기 출력 저항 Ro는 다음 (수학식 1)과 같이 표현된다.The output resistance Ro is expressed by Equation 1 below.
단, λ는 채널 길이 모듈 인자(channel length modulation factor)임.Where λ is the channel length modulation factor.
그러나, 이러한 전류원은 동작 시점이 낮은 전압에서부터 이루어지므로 이 전류원을 사용하는 주회로의 넓은 동작 영역을 보장할 수 없고, 출력저항이 낮아 안정적으로 전류를 제공할 수 없다는 문제점이 있었다.However, since such a current source is made from a low voltage at the time of operation, there is a problem in that a wide operating area of the main circuit using this current source cannot be guaranteed, and the output resistance is low to provide a stable current.
도 3 은 종래의 캐스캐이드 구조 전류원 회로로서, 상기 도 2 의 전류원보다 출력 저항을 개선하기 위해 캐스케이드(cascade) 구조를 갖는 회로이다.3 is a conventional cascade structure current source circuit, and has a cascade structure to improve the output resistance than the current source of FIG. 2.
상기 캐스캐이드 구조를 갖는 전류원 회로의 출력 저항 Ro은 다음의 (수학식 2)로 표현된다.The output resistance Ro of the current source circuit having the cascade structure is expressed by the following expression (2).
(∵ gm4≫gmb4)(∵ g m4 ≫g mb4 )
단, r04는 M4의 드레인에서 바라본 출력 저항,gm4는 M4의 트랜스콘덕턴스(transeconductance), gmb4는 M4의 바디 효과 트랜스콘덕턴스(body-effect transconductance)이며,ro3는 M3의 드레인쪽에서 보이는 출력 저항이다.Where r 04 is the output resistance seen from the drain of M4, g m4 is the transconductance of M4, g mb4 is the body-effect transconductance of M4, and r o3 is at the drain of M3 Visible output resistance.
상기 (수학식 2)에서 알 수 있는 바와 같이 상기 도 2 에 도시된 한단의 트랜지스터(M2)를 사용할 때보다 출력저항이 gm4ro4배 만큼 좋아졌음을 알 수 있다.As can be seen from Equation (2), it can be seen that the output resistance is improved by g m4 r o4 times than when using the single- stage transistor M2 shown in FIG.
도 4 는 도 3 의 전압-전류 관계를 나타낸 그래프도이다.4 is a graph illustrating the voltage-current relationship of FIG. 3.
도면에 도시된 바와 같이, 종래의 캐스케이드 구조 전류원의 전압-전류 관계는, (a)는 제2 및 제4 NMOS 트랜지스터(M4, M3)가 모두 트로이드(triode) 영역에 있는 경우의 전류와 전압 관계를 나타내고, (b)는 제2 NMOS 트랜지스터(M4)가 포화영역에 있는 경우의 전류와 전압 관계를 나타내며, (c)는 제2 및 제4 NMOS 트랜지스터(M4, M3)가 모두 포화영역에 있는 경우의 전류 전압 관계를 나타낸다.As shown in the figure, the voltage-current relationship of the conventional cascade structure current source is (a) that the current and voltage relationship when the second and fourth NMOS transistors M4 and M3 are both in the triode region. (B) shows a current and voltage relationship when the second NMOS transistor M4 is in the saturation region, and (c) shows both the second and fourth NMOS transistors M4 and M3 in the saturation region. In this case, the current-voltage relationship is shown.
그러나, 도 4 에 도시된 바와 같이, 이 회로가 전류원으로 동작하는 범위는 V0가 VTH+2ΔVDS전압 이상에서만 가능하므로, 이 전류원을 이용하게 될 주회로의 동작 영역은 상기 도 2 의 경우에 비해 상대적으로 VTH+ΔVDS만큼 줄어 들어 저전압용 회로에서 결정적인 단점을 갖게 된다.However, as shown in Fig. 4, the range in which this circuit operates as a current source is possible only when V 0 is higher than the V TH + 2ΔV DS voltage, so that the operating region of the main circuit that will use this current source is Compared with V TH + ΔV DS, it has a decisive disadvantage in low voltage circuitry.
결론적으로, 상기한 바와 같은 종래 기술에 따른 전류원들은, 이상적인 전류원을 만들기 위해 출력 저항을 높여주면 주회로의 동작 영역이 줄어들고, 반면에 동작 영역을 넓히려면, 출력 저항이 줄어들어 VDS의 변화에 대해 안정적인 전류를 공급하지 못하는 문제점이 있었다.In conclusion, the current sources according to the prior art as described above, when the output resistance is increased to make the ideal current source, the operating area of the main circuit is reduced, while to widen the operating area, the output resistance is decreased to change the V DS . There was a problem that can not supply a stable current.
따라서, 상기한 바와 같은 종래의 제반 문제점을 해결하기 위하여 안출된 본 발명은, 안정적인 전류를 제공함과 아울러, 그 전류원을 이용하는 주 회로가 넓은 종작 영역을 갖도록 하는 저전압용 전류원 회로를 제공하는데 그 목적이 있다.Accordingly, the present invention devised to solve the above-mentioned conventional problems is to provide a low current current source circuit which provides a stable current and makes the main circuit using the current source have a large vertical area. have.
도 1 은 일반적인 전류원의 전압-전류 관계를 나타낸 그래프도.1 is a graph showing a voltage-current relationship of a general current source.
도 2 는 일반적인 전류원 회로도.2 is a general current source circuit diagram.
도 3 은 종래의 캐스캐이드 구조 전류원 회로도.3 is a circuit diagram of a conventional cascade structure current source.
도 4 는 도 3 의 전압-전류 관계를 나타낸 그래프도.4 is a graph illustrating the voltage-current relationship of FIG. 3.
도 5 는 본 발명의 일실시예에 따른 저전압용 전류원 회로의 개략도.5 is a schematic diagram of a low voltage current source circuit according to an embodiment of the present invention;
도 6 은 도 5 의 등가 모델 회로도.6 is an equivalent model circuit diagram of FIG. 5.
도 7a 및 7b 는 도 5 의 증폭기 내부를 나타낸 회로도.7A and 7B are circuit diagrams showing the interior of the amplifier of FIG.
도 8a 및 8b 는 본 발명에 따른 저전압용 전류원의 상세 회로도.8A and 8B are detailed circuit diagrams of a low voltage current source according to the present invention;
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
M1, M2, M3 : NMOS 트랜지스터 51 : 증폭기M1, M2, M3: NMOS transistor 51: amplifier
61 : 종속 전류전원 62, 74, 75, 84, 85 : 저항61: slave current power 62, 74, 75, 84, 85: resistance
71, 81 : 연산 증폭기 72, 73, 82, 83 : 커패시터71, 81: operational amplifiers 72, 73, 82, 83: capacitor
상기 목적을 달성하기 위한 본 발명의 장치는, 주회로와 전원간에 구비되는 전류원 회로에 있어서, 소정의 기준전압을 제공하기 위한 기준 전압 제공 수단; 상기 기준 전압 제공 수단 및 상기 주회로의 전류 입출력단에 그 입력단이 연결되어 있으며, 소정의 이득율을 갖는 증폭 수단; 및 상기 증폭 수단의 출력신호에 응답하여, 상기 주회로 전류 입출력단의 전류를 조절하는 전류 조절 수단을 포함하여 이루어지는 것을 특징으로 한다.An apparatus of the present invention for achieving the above object comprises: a current source circuit provided between a main circuit and a power source, comprising: reference voltage providing means for providing a predetermined reference voltage; An amplifying means connected to the reference voltage providing means and a current input / output terminal of the main circuit and having a predetermined gain ratio; And current adjusting means for adjusting the current of the main circuit current input / output terminal in response to the output signal of the amplifying means.
이하, 도 5 내지 8b 를 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to FIGS. 5 to 8B.
도 5 는 본 발명의 일실시예에 따른 저전압용 전류원 회로의 개략도이다.5 is a schematic diagram of a low voltage current source circuit according to an embodiment of the present invention.
도면에 도시된 바와 같이, 본 발명의 일실시예에 따른 저전압용 전류원 회로는, 기준전압 IREF를 제공하고, 주회로에 연결된 전류원과, 드레인이 전류원에 연결되고, 게이트가 전압 Vbias에 바이어스되어 있는 제1 NMOS 트랜지스터(M2)와, 드레인이 제1 NMOS트랜지스터(M2)의 소오스에 연결되어 있고, 게이트가 전류원에 연결되어 있으며, 소오스가 접지와 연결되어 있는 제2 NMOS 트랜지스터(M1)와, 반전입력단이 주회로에 연결되고, 비반전입력단은 제2 NMOS 트랜지스터(M1)의 게이트와 연결되어 증폭된 신호를 출력단으로 출력하는 증폭기(51) 및 드레인이 주회로에 연결되고, 게이트가 증폭기(51)의 출력단에 연결되는 제3 NMOS 트랜지스터(M3)를 구비하고 있다.As shown in the figure, a low voltage current source circuit according to an embodiment of the present invention provides a reference voltage I REF , a current source connected to a main circuit, a drain connected to a current source, and a gate biased to a voltage V bias . A first NMOS transistor M2, a drain connected to a source of the first NMOS transistor M2, a gate connected to a current source, and a source connected to a ground; The inverting input terminal is connected to the main circuit, the non-inverting input terminal is connected to the gate of the second NMOS transistor M1, and the amplifier 51 for outputting the amplified signal to the output terminal is connected to the main circuit, and the gate is connected to the amplifier. A third NMOS transistor M3 is connected to the output terminal of 51.
여기서, 본 발명의 전류원 회로는 하나의 제3 NMOS 트랜지스터(M3)에 증폭기(51)가 음의 귀환(negative feedback)으로 드레인과 소오스 사이에 연결된 것이 특징이다.Here, the current source circuit of the present invention is characterized in that the amplifier 51 is connected between the drain and the source with negative feedback to one third NMOS transistor M3.
상기한 바와 같은 구조를 갖는 본 발명의 일실시예에 따른 저전압용 전류원 회로의 동작을 상세하게 살펴보면 다음과 같다.Looking at the operation of the low-voltage current source circuit according to an embodiment of the present invention having the structure as described above in detail as follows.
먼저, 제1 NMOS 트랜지스터(M2)는 일정전압 Vbias에 게이트가 연결되어 있어, 전류원의 일정전류 IREF를 출력한다.First, the first NMOS transistor M2 has a gate connected to a constant voltage V bias , and outputs a constant current I REF of a current source.
그리고, 제2 NMOS 트랜지스터(M1)는 제1 NMOS 트랜지스터(M2)의 드레인에 게이트가 연결됨으로 다이오드용으로 연결된 것으로, 게이트와 소오스 간의 일정한 전압을 유지하여, 정전압원으로 기능한다.The second NMOS transistor M1 is connected to the drain of the first NMOS transistor M2 for a diode. The second NMOS transistor M1 maintains a constant voltage between the gate and the source and functions as a constant voltage source.
결론적으로, 전류원과 제1 NMOS 트랜지스터(M2) 및 제2 NMOS 트랜지스터(M3)는 정전압원으로 기능하며 증폭기(51)의 비반전단자에 기준전압을 제공하는 역할을 한다.In conclusion, the current source, the first NMOS transistor M2 and the second NMOS transistor M3 function as a constant voltage source and provide a reference voltage to the non-inverting terminal of the amplifier 51.
그리고, 증폭기(51)는 제3 NMOS 트랜지스터(M3)의 드레인과 소오스 전압 VDS에서 제2 NMOS 트랜지스터(M1)의 게이트 소오스간의 전압을 뺀 값을 증폭률 H배 만큼 증폭하여 출력한다.The amplifier 51 amplifies and outputs the value obtained by subtracting the voltage between the drain of the third NMOS transistor M3 and the source voltage V DS from the gate source of the second NMOS transistor M1 by an amplification factor H times.
따라서, 제3 NMOS 트랜지스터(M3)의 드레인과 소오스 간의 전압이 일정전압이상인 경우에는 제3 NMOS 트랜지스터(M3)는 전류원으로 동작한다.Therefore, when the voltage between the drain and the source of the third NMOS transistor M3 is equal to or higher than a predetermined voltage, the third NMOS transistor M3 operates as a current source.
그리고, 주회로의 상황 변화에 의해 출력전류 Io에 약간의 증분 ΔIo가 발생하려고 하면 제3 NMOS 트랜지스터(M3)의 저항 때문에 Vo(VDS)에도 전압의 증분 ΔVo가 발생하게 되고, 이에 따라 증폭기(51)의 반전 단자의 전압 상승을 초래한다.When a small increment ΔI o is generated in the output current I o due to a change in the state of the main circuit, the voltage increment ΔV o also occurs in V o (V DS ) due to the resistance of the third NMOS transistor M3. This causes a voltage rise of the inverting terminal of the amplifier 51.
이는 곧바로 제3 NMOS 트랜지스터(M3)의 게이트 전압을 떨어뜨리는 역할을 하게 되는데, 이로인해 제3 NMOS 트랜지스터(M3)에 흐르는 전류는 다시 줄어들게 된다.This immediately serves to drop the gate voltage of the third NMOS transistor M3, thereby reducing the current flowing through the third NMOS transistor M3 again.
왜냐하면, 제3 NMOS 트랜지스터(M3) 하나에 대해서 살펴볼 때, 게이트의 전압 변화에 의한 드레인 전류 제어 능력은 드레인 전압 변화에 의한 전류 제어 능력 보다 월등히 뛰어나기 때문이다.This is because, when looking at one third NMOS transistor M3, the drain current control capability due to the gate voltage change is superior to the current control capability due to the drain voltage change.
따라서, 증가 되려던 ΔIo가 다시 감소 추세로 돌아 서게 된다.Therefore, ΔI o, which was to be increased, returns to decreasing trend.
여기서 주의 할 것은 귀환되는 회로의 증폭률이 커지게 되면 위상이 바뀌어 오히려 대단히 훌륭한 다이오드 연결이 되어 저항이 극도로 작아지는 현상을 초래하게 된다.It should be noted that the larger the amplification factor of the feedback circuit, the more the phase shifts, resulting in a very good diode connection resulting in extremely low resistance.
다음으로 출력저항을 구하면 다음과 같다.Next, find the output resistance as follows.
도 6 은 도 5 의 등가 모델 회로도이다.6 is an equivalent model circuit diagram of FIG. 5.
도면에 도시된 바와 같이, 등가 모델은, 게이트와 소오스 사이는 개방회로로 모델링 되고, 드레인과 소오스 사이에는 전류이득 gm3을 가지고, 게이트 소오스간의 전압 Vgs3에 가변되는 종속전류전원(61)과 크기 ro를 가지고 있는 내부 저항(62)이 병렬 연결된 것으로 모델링된다.As shown in the figure, the equivalent model is modeled as an open circuit between the gate and the source, and has a current gain g m3 between the drain and the source, and a dependent current power source 61 that varies with the voltage V gs3 between the gate sources. An internal resistor 62 of size r o is modeled as being connected in parallel.
그리고, 입력단에 연결된 전류의 세기 Io를 가지는 전류원은 출력 저항을 구하기 위한 검사용 전류원이다.The current source having the intensity I o of the current connected to the input terminal is a test current source for obtaining the output resistance.
상기 소신호 등가 모델을 이용하여 출력 저항을 계산하면, 다음의 (수학식 3)으로 표현된다.When the output resistance is calculated using the small signal equivalent model, it is expressed by the following Equation (3).
상기 (수학식 3)에서 알 수 있는 바와 같이 출력 저항 Ro를 ro3보다 크게 만드는 방법은 (수학식 4)와 같은 조건이 되면 된다. 이것을 좀더 구체적으로 표현한 것이 다음의 (수학식 5)로 표현된다.As can be seen from Equation (3), the method of making the output resistance R o larger than r o3 may be the same as in Equation (4). More specifically, this is expressed by Equation 5 below.
따라서, 상기 (수학식 5)에 부합하는 증폭기(실제적인 의미상으로는 감폭기)(51)를 만들어 연결해 주면 된다.Therefore, an amplifier (actually, an amplifier) 51 according to Equation (5) can be made and connected.
증폭율 H가 1/(gm3ro3)에 가까워질수록 상기 (수학식 3)은 분모가 0값에 접근하므로 전체적인 Ro가 크게 증가하게 된다.As the amplification ratio H approaches 1 / (g m3 r o3 ), the denominator approaches 0, so the overall R o increases significantly.
gm3ro3H가 0.9998 인 경우를 상기 (수학식 3)에 대입하면 다음의 (수학식 6)으로 표현된다.Substituting the case where g m3 r o3 H is 0.9998 into (Equation 3), it is represented by the following Equation (6).
상기 (수학식 6)에서 알수 있는 바와 같이 본 발명의 전류원은 트랜지스터 하나의 출력 저항의 5000배에 달하는 큰 저항을 얻어 낼 수가 있게 된다.As can be seen from Equation 6, the current source of the present invention can obtain a large resistance up to 5000 times the output resistance of one transistor.
동시에 트렌지스터 한단만을 사용했음으로 더 넓은 영역에서 동작할 수 있다.At the same time, only one stage of the transistor can be used to operate in a wider area.
도 7a 및 7b 는 도 5 의 증폭기 내부를 나타낸 회로도이다.7A and 7B are circuit diagrams illustrating the inside of the amplifier of FIG. 5.
도 7a 에 도시된 바와 같이, 증폭기 내부는, 증폭률 A를 갖는 연산증폭기(71), 연산증폭기(71)의 반전단자에 연결되는 커패시턴스 C1을 갖는 제1 커패시터(72), 연산증폭기(71)의 반전단자와 출력단자 사이에 연결되는 커패시턴스 C2를 가지는 제2 커패시터(73)를 구비하고 있다.As shown in FIG. 7A, the amplifier inside includes an operational amplifier 71 having an amplification factor A, a first capacitor 72 having an capacitance C 1 connected to an inverting terminal of the operational amplifier 71, and an operational amplifier 71. A second capacitor 73 having a capacitance C 2 connected between the inverting terminal and the output terminal of is provided.
도 7b에 도시된 바와 같이, 증폭기 내부는, 증폭률 A를 갖는 연산증폭기(71), 연산증폭기(71)의 반전단자에 연결되는 크기 R1을 갖는 제1 저항(74), 연산증폭기(71)의 반전단자와 출력단자 사이에 연결되는 크기 R2를 갖는 제2 저항(75)을 구비하고 있다.As shown in FIG. 7B, the inside of the amplifier includes an operational amplifier 71 having an amplification factor A, a first resistor 74 having an amplitude R 1 connected to an inverting terminal of the operational amplifier 71, and an operational amplifier 71. And a second resistor 75 having a size R 2 connected between the inverting terminal and the output terminal.
도 7a의 회로의 전압 이득 H는 다음의 (수학식 9)로 표현된다.The voltage gain H of the circuit of FIG. 7A is expressed by the following equation (9).
도 7b의 회로의 전압 이득 H는 다음의 (수학식 10)으로 표현된다.The voltage gain H of the circuit of FIG. 7B is expressed by the following equation (10).
도 8a 및 8b 는 본 발명에 따른 저전압용 전류원의 상세 회로도이다.8A and 8B are detailed circuit diagrams of a low voltage current source according to the present invention.
도 8a 에 도시된 바와 같이, 기준전압 IREF를 가지고 있고, 외부에 연결된 전류원과, 드레인이 전류원에 연결되고, 게이트가 전압 Vbias에 바이어스되어 있는 제1 NMOS 트랜지스터(M2)와, 드레인이 제1 NMOS 트랜지스터(M2)의 소오스에 연결되어 있고, 게이트가 전류원에 연결되어 있으며, 소오스가 접지와 연결되어 있는 제2 NMOS 트랜지스터(M1)와, 비반전단자가 제2 NMOS 트랜지스터(M1)의 게이트에 연결된 증폭률 A를 갖는 연산증폭기(81), 연산증폭기(81)의 반전 단자에 연결되고 주회로로부터 전류 IO를 입력받는 커패시턴스 C1을 가지고 있는 제1 커패시터(82), 연산증폭기(81)의 반전 단자와 출력 단자 사이에 연결되는 커패시턴스 C2를 가지는 제2 커패시터(83), 드레인이 전류 I0를 제공하는 주회로에 연결되고, 게이트가 증폭기(81)의 출력단에 연결되는 제3 NMOS 트랜지스터(M3)를 구비하고 있다.As shown in FIG. 8A, a first NMOS transistor M2 having a reference voltage I REF , an externally connected current source, a drain connected to a current source, a gate biased to a voltage V bias , and a drain The second NMOS transistor M1 is connected to the source of one NMOS transistor M2, the gate is connected to a current source, and the source is connected to ground, and the non-inverting terminal is a gate of the second NMOS transistor M1. Operational amplifier 81 having an amplification factor A connected to the first capacitor 82 and operational amplifier 81 having a capacitance C 1 connected to the inverting terminal of the operational amplifier 81 and receiving a current I O from the main circuit. A second capacitor 83 having a capacitance C 2 connected between an inverting terminal and an output terminal of the third NMOS, the drain of which is connected to the main circuit providing a current I 0 , and the gate of which is connected to the output terminal of the amplifier 81; And a transistor (M3).
도 8b 에 도시된 바와 같이, 기준전압 IREF를 가지고 있고, 외부에 연결된 전류원과, 드레인이 전류원에 연결되고, 게이트가 전압 Vbias에 바이어스되어 있는 제1 NMOS 트랜지스터(M2)와, 드레인이 제1 NMOS트랜지스터(M2)의 소오스에 연결되어 있고, 게이트가 전류원에 연결되어 있으며, 소오스가 접지와 연결되어 있는 제2 NMOS 트랜지스터(M1)와, 비반전단자가 제2 NMOS 트랜지스터(M1)의 게이트에 연결된 증폭률 A를 가지고 있는 연산증폭기(81), 연산증폭기(81)의 반전 단자에 연결되고 주회로로부터 전류 IO를 입력받는 크기 R1을 갖는 제1 저항(84), 연산증폭기(81)의 반전 단자와 출력단자 사이에 연결되는 크기 R2를 갖는 제2 저항(85), 드레인이 전류 Io를 제공하는 주회로에 연결되고, 게이트가 증폭기(81)의 출력단에 연결되는 제3 NMOS 트랜지스터(M3)를 구비하고 있다.As shown in FIG. 8B, a first NMOS transistor M2 having a reference voltage I REF , an externally connected current source, a drain connected to a current source, a gate biased to a voltage V bias , and a drain The second NMOS transistor M1 is connected to the source of one NMOS transistor M2, the gate is connected to a current source, and the source is connected to ground, and the non-inverting terminal is a gate of the second NMOS transistor M1. An operational amplifier 81 having an amplification factor A connected to the first resistor 84 and an operational amplifier 81 having a magnitude R 1 connected to an inverting terminal of the operational amplifier 81 and receiving a current I O from the main circuit; A second resistor 85 having a magnitude R 2 connected between the inverting terminal of the output terminal and the output terminal, a third NMOS having a drain connected to the main circuit providing a current I o and a gate connected to an output terminal of the amplifier 81; With a transistor M3 have.
도면에서 알 수 있는 바와 같이, 주회로의 상황 변화에 의해 전류 Io에 약간의 증분 ΔIo가 발생되게 하려 하면, 제3 NMOS 트랜지스터(M3)의 저항 때문에 Vo에도 전압의 증분 ΔVo가 발생하게 되며, 이에 따라 증폭기의 반전 단자의 전압 상승을 초래한다.As can be seen from the figure, if a slight increment ΔI o is generated in the current I o due to a change in the state of the main circuit, the voltage increment ΔV o also occurs in V o due to the resistance of the third NMOS transistor M3. This results in an increase in voltage at the inverting terminal of the amplifier.
이는 곧바로 제3 NMOS 트랜지스터(M3)의 게이트 전압을 떨어뜨리는 역할을 하게 되는데, 이로인해 제3 NMOS 트랜지스터(M3)에 흐르는 전류는 다시 줄어들게 된다.This immediately serves to drop the gate voltage of the third NMOS transistor M3, thereby reducing the current flowing through the third NMOS transistor M3 again.
왜냐하면 제3 NMOS 트랜지스터(M3) 하나에 대해서 살펴볼 때, 게이트의 전압 변화에 의한 드레인 전류 제어 능력은 드레인 전압 변화에 의한 전류 제어 능력 보다 월등히 뛰어나기 때문이다.This is because the drain current control capability of the gate of the third NMOS transistor M3 is much superior to the current control capability of the drain voltage of the gate.
따라서, 증가 되려던 ΔIo가 다시 감소 추세로 돌아 서게 하는 기능을 가지고 있다.Therefore, ΔI o, which is to be increased, has a function of turning back to a decreasing trend.
여기서 주의 할 것은 귀환되는 회로의 증폭률이 커지게 되면 위상이 바뀌어 오히려 대단히 훌륭한 다이오드 연결이 되어 저항이 극도로 작아지는 현상을 초래하게 된다.It should be noted that the larger the amplification factor of the feedback circuit, the more the phase shifts, resulting in a very good diode connection resulting in extremely low resistance.
따라서, 덧붙여진 커패시터(82, 83)와 저항(84, 85)은 항상 출력 저항 Ro가 내부 저항 ro보다 훨씬 더 큰 상태로 머물 수 있도록 증폭률을 조정하여 만들며, 제1 커패시턴스(82)와 제2 커패시턴스(83)(제1 저항(84)과 제2 저항(85)) 사이에 (수학식 9)와 (수학식 10)에 따라 제3 NMOS 트랜지스터(M3)에 일치하도록 조절해 주면 아주 훌륭한 출력 저항값을 얻을 수 있다.Thus, the added capacitors 82, 83 and resistors 84, 85 are always made by adjusting the amplification factor such that the output resistance R o stays much larger than the internal resistance r o , and the first capacitance 82 and Between 2 capacitance 83 (first resistor 84 and second resistor 85), it is very good to adjust to match the third NMOS transistor M3 according to Equation 9 and Equation 10. The output resistance value can be obtained.
이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.The present invention described above is capable of various substitutions, modifications, and changes without departing from the spirit of the present invention for those skilled in the art to which the present invention pertains, and the above-described embodiments and accompanying It is not limited to the drawing.
상기와 같은 본 발명에 따른 전류원 회로는, 간단한 구성을 가지면서, 전류원을 필요로 하는 모든 아날로그 또는 디지털 회로에 대하여 최대 동작 범위를 향상 시키면서 대단히 안정적인 전류를 공급 할 수 있으며, 특히 저전압용 회로의 설계를 간단하고 용이하게 하는 효과가 있다.The current source circuit according to the present invention as described above, while having a simple configuration, can supply a very stable current while improving the maximum operating range for all analog or digital circuits requiring a current source, in particular the design of a low voltage circuit It has the effect of making it simple and easy.
Claims (5)
Priority Applications (1)
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| KR1019980024684A KR100326244B1 (en) | 1998-06-29 | 1998-06-29 | Current source circuit for low voltage |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR1019980024684A KR100326244B1 (en) | 1998-06-29 | 1998-06-29 | Current source circuit for low voltage |
Publications (2)
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Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980024684A KR100326244B1 (en) | 1998-06-29 | 1998-06-29 | Current source circuit for low voltage |
Country Status (1)
| Country | Link |
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| KR (1) | KR100326244B1 (en) |
-
1998
- 1998-06-29 KR KR1019980024684A patent/KR100326244B1/en not_active IP Right Cessation
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|---|---|
| KR100326244B1 (en) | 2002-04-17 |
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