KR20000002910A - Semiconductor chip having peri-via structure - Google Patents
Semiconductor chip having peri-via structure Download PDFInfo
- Publication number
- KR20000002910A KR20000002910A KR1019980023890A KR19980023890A KR20000002910A KR 20000002910 A KR20000002910 A KR 20000002910A KR 1019980023890 A KR1019980023890 A KR 1019980023890A KR 19980023890 A KR19980023890 A KR 19980023890A KR 20000002910 A KR20000002910 A KR 20000002910A
- Authority
- KR
- South Korea
- Prior art keywords
- metal wiring
- semiconductor chip
- electrode pad
- wiring layer
- layers
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
Abstract
Description
본 발명은 반도체 칩의 구조에 관한 것으로, 더욱 상세하게는 와이어 본딩하는 과정에서 반도체 칩의 전극 패드가 깨지거나 와이어 본딩 불량이 발생하는 것을 억제할 수 있는 페리-비아 구조를 갖는 반도체 칩에 관한 것이다.The present invention relates to a structure of a semiconductor chip, and more particularly, to a semiconductor chip having a peri-via structure capable of suppressing breakage of an electrode pad of a semiconductor chip or occurrence of wire bonding defects during a wire bonding process. .
오늘날 전자산업의 추세는 더욱 경량화, 소형화, 고속화, 다기능화, 고성능화 되고 높은 신뢰성을 갖는 반도체 제품을 구현하는데 있다. 이와 같은 경향에 따라서 제조되는 반도체 칩은 입출력 핀에 대응되는 많은 전극 패드의 수를 갖기 때문에, 기존 반도체 칩과는 다르게 다층의 금속 배선층 구조를 갖는다. 한편, 반도체 칩의 크기는 줄어들기 때문에, 전극 패드의 크기도 작을 뿐만 아니라 전극 패드 사이의 거리 또한 가까워지고 있는 추세이다.The trend of today's electronics industry is to realize semiconductor products with lighter weight, smaller size, higher speed, more versatile, higher performance and higher reliability. Since the semiconductor chip manufactured according to this tendency has a large number of electrode pads corresponding to the input / output pins, the semiconductor chip has a multilayer metal wiring layer structure unlike the conventional semiconductor chip. On the other hand, since the size of the semiconductor chip is reduced, not only the size of the electrode pad is small, but also the distance between the electrode pads is getting closer.
도 1은 종래 기술에 따른 반도체 칩(10)의 일부분을 확대하여 나타내는 평면도이고, 도 2는 도 1의 2-2선 단면도이다. 도 1 및 도 2를 참조하면, 반도체 칩(10)은 활성면(14)에 복수의 전극 패드(12)가 형성된 구조를 가지며, 외부로 노출되는 전극 패드(12)를 제외한 활성면(14) 상에 형성된 금속 배선층(37)을 보호하기 위한 질화막(Si3N4)과 같은 보호층(16; passivation layer)이 형성된 구조를 갖는다.1 is an enlarged plan view of a portion of a semiconductor chip 10 according to the prior art, and FIG. 2 is a cross-sectional view taken along the line 2-2 of FIG. 1. 1 and 2, the semiconductor chip 10 has a structure in which a plurality of electrode pads 12 are formed on the active surface 14, and the active surface 14 except for the electrode pads 12 exposed to the outside. It has a structure in which a passivation layer 16 such as a nitride film Si 3 N 4 for protecting the metal wiring layer 37 formed thereon is formed.
좀더 상세히 설명하면, 반도체 칩(10)은 실리콘 기판(18; Si-substrate) 상에 알루미늄 재질의 금속 배선층(30)이 다층으로 적층된 구조를 가지며, 금속 배선층(30) 중에서 최상층의 금속 배선층(37)의 일부분을 외부와의 접속 단자로 활용하기 위하여 노출된 구조를 갖는다. 그리고, 각 금속 배선층(30) 사이를 전기적으로 절연할 수 있는 층간절연막(40; Inter Metal Dielectric; IMD)이 형성되며, 층간절연막(30)을 사이에 두고 상하에 있는 배선층은 텅스텐(W)으로 채워진 비아(20; via)로 연결된 구조를 갖는다.In more detail, the semiconductor chip 10 has a structure in which a metal wiring layer 30 made of aluminum is laminated on a silicon substrate 18 (Si-substrate) in a multilayer manner, and the metal wiring layer (the uppermost metal wiring layer of the metal wiring layer 30 ( A part of 37) has an exposed structure to use as a connection terminal with the outside. An interlayer dielectric film (IMD) 40 may be formed to electrically insulate the metal wiring layers 30, and the upper and lower wiring layers may be tungsten (W) interposed therebetween. It has a structure connected by filled vias 20.
통상적으로 다층의 금속 배선층(30)을 갖는 반도체 칩(10)에 있어서, 비아(20)는 전극 패드(12) 아래에 균일하게 분포할 수 있도록 형성된다.Typically, in the semiconductor chip 10 having the multilayer metal wiring layer 30, the vias 20 are formed to be uniformly distributed under the electrode pads 12.
도 2에 도시된 반도체 칩(10)은 실리콘 기판(18) 상에 4층의 금속 배선층(30)이 형성된 상태를 도시하고 있으며, 층간절연막(40) 사이에 비아(20)가 균일하게 분포된 상태를 도시하고 있다.The semiconductor chip 10 illustrated in FIG. 2 illustrates a state in which four metal wiring layers 30 are formed on the silicon substrate 18, and the vias 20 are uniformly distributed between the interlayer insulating layers 40. The state is shown.
그리고, 반도체 칩의 전극 패드(12)와 리드 프레임의 리드를 전기적으로 연결하는 와이어 본딩 공정을 진행할 때, 전극 패드(12)에서는 본딩 와이어를 초음파를 이용한 웨지 본딩(wedge Bonding)으로 접합시킨다. 웨지 본딩을 이용하는 이유는, 전극 패드(12)의 간격이 좁아서 볼 본딩을 실시할 수 없기 때문이다. 웨지 본딩은 본딩 와이어의 말단에 초음파를 가하고, 동시에 전극 패드(12)의 상면을 가압하면서 본딩 와이어를 전극 패드(12)에 접합시키는 본딩 방법이다.When the wire bonding process of electrically connecting the electrode pad 12 of the semiconductor chip and the lead of the lead frame is performed, the electrode pad 12 bonds the bonding wire by wedge bonding using ultrasonic waves. The reason for using wedge bonding is that ball bonding cannot be performed because the interval between the electrode pads 12 is narrow. Wedge bonding is a bonding method in which an ultrasonic wave is applied to the end of the bonding wire and the bonding wire is bonded to the electrode pad 12 while simultaneously pressing the upper surface of the electrode pad 12.
한편, 전극 패드(12)의 아래에 형성되는 비아(27)가 층간절연막(47)에 균일하게 형성되기 때문에, 응력은 전극 패드(12)의 중심 부분에 집중된다. 그리고, 금속 배선층(30) 사이의 층간절연막(40)의 두께가 얇으며, 비아(20)의 에칭 한계와, 화학적기계적 연마 공정의 편차 및 비아(20)를 채우는 물질로 텅스텐을 사용하기 때문에, 전극 패드의 중심 부분이 외력의 작용에 취약한 점을 갖고 있다.On the other hand, since the vias 27 formed below the electrode pads 12 are uniformly formed in the interlayer insulating film 47, the stress is concentrated in the center portion of the electrode pads 12. As shown in FIG. In addition, since the thickness of the interlayer insulating film 40 between the metal wiring layers 30 is thin and tungsten is used as a material to fill the vias 20, the etching limit of the vias 20, the variation of the chemical mechanical polishing process, and the like, The central portion of the electrode pad is vulnerable to the action of external forces.
그런데, 본딩 와이어를 접합하는 방법으로 웨지 본딩 방법을 채택하고 있기 때문에, 전극 패드에 기계적인 충격이 가해져 응력이 집중된 전극 패드(12)의 중심 부분 아래의 층간절연막(47)이 깨져 전극 패드(12)를 이루는 금속 배선층(37)이 깨지는 불량이 발생하거나, 전극 패드(12)와 본딩 와이어의 접합력이 떨어지는 문제점을 발생시킬 수 있다.However, since the wedge bonding method is adopted as a method of bonding the bonding wires, the interlayer insulating film 47 under the center portion of the electrode pad 12 in which mechanical stress is applied to the electrode pads and the stress is concentrated is broken and the electrode pads 12 are broken. ) May cause a breakage of the metal wiring layer 37, or a decrease in the bonding force between the electrode pad 12 and the bonding wire.
따라서, 본 발명의 목적은 와이어 본딩 공정에서 전극 패드가 깨지는 불량을 억제할 수 있는 반도체 칩을 제공하는 데 있다.Accordingly, an object of the present invention is to provide a semiconductor chip capable of suppressing a defect in which an electrode pad is broken in a wire bonding process.
본 발명의 다른 목적은 본딩 와이어와 전극 패드 사이의 접합력이 양호한 반도체 칩을 제공하는 데 있다.Another object of the present invention is to provide a semiconductor chip having a good bonding force between a bonding wire and an electrode pad.
도 1은 종래 기술에 따른 반도체 칩의 일부분을 확대하여 나타내는 평면도,1 is an enlarged plan view of a portion of a semiconductor chip according to the prior art;
도 2는 도 1의 2-2선 단면도,2 is a cross-sectional view taken along line 2-2 of FIG. 1;
도 3은 본 발명의 일 실시예에 따른 페리-비아 구조를 갖는 반도체 칩의 일부분을 확대하여 나타내는 평면도,3 is an enlarged plan view illustrating a portion of a semiconductor chip having a perivia structure according to an embodiment of the present disclosure;
도 4는 도 3의 4-4선 단면도이다.4 is a cross-sectional view taken along line 4-4 of FIG. 3.
* 도면의 주요 부분에 대한 설명 *Description of the main parts of the drawing
50 : 반도체 칩 52 : 전극 패드50 semiconductor chip 52 electrode pad
56 : 보호층 58 : 실리콘 기판56 protective layer 58 silicon substrate
60 : 비아 70 : 금속 배선층60: via 70: metal wiring layer
80 : 층간절연막80: interlayer insulating film
상기 목적을 달성하기 위하여, 본 발명은 실리콘 기판과, 실리콘 기판 상에 다층으로 적층된 금속 배선층으로서, 최상부의 금속 배선층의 일부분이 외부에 노출되어 전극 패드로 형성되는 금속 배선층과, 금속 배선들 사이에 형성되는 층간절연막 및 층간절연막을 관통하여 형성되며, 층간절연막을 사이에 두고 상하에 배치되는 상기 금속 배선층을 연결하는 비아를 포함하며, 전극 패드 아래의 비아는 전극 패드의 가장자리 둘레에 적어도 2층 이상 형성되며, 전극 패드의 중심 아래 부분에는 적어도 2층 이상 금속 배선층이 배치되지 않는 것을 특징으로 하는 페리-비아(peri-via)를 갖는 반도체 칩을 제공한다. 즉, 본 발명에 따른 반도체 칩은 전극 패드 하부에 형성되는 금속 배선층과 비아의 배치를 전극 패드의 가장자리 둘레에 형성하여, 전극 패드의 중심 부분을 견고히 하는 설계 구조를 갖는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a silicon substrate and a metal wiring layer laminated in multiple layers on the silicon substrate, wherein a portion of the uppermost metal wiring layer is exposed to the outside to form an electrode pad, and between the metal wirings. A via formed through the interlayer insulating film and the interlayer insulating film, the via connecting the metal wiring layers disposed above and below the interlayer insulating film interposed therebetween, and the via under the electrode pad includes at least two layers around the edge of the electrode pad; The semiconductor chip having the peri-via formed as described above, wherein at least two or more metal wiring layers are not disposed below the center of the electrode pad. That is, the semiconductor chip according to the present invention has a design structure in which the arrangement of the metal wiring layer and the via formed under the electrode pad is formed around the edge of the electrode pad, thereby solidifying the central portion of the electrode pad.
본 발명에 따른 최상부의 금속 배선층에 있어서, 전극 패드를 제외한 최상부의 금속 배선층을 보호하기 위한 보호막이 전극 패드를 제외한 실리콘 기판의 상면에 형성된다.In the uppermost metal wiring layer according to the present invention, a protective film for protecting the uppermost metal wiring layer except for the electrode pad is formed on the upper surface of the silicon substrate except for the electrode pad.
본 발명에 따른 구조는 금속 배선층이 적어도 4층 이상 형성되는 반도체 칩에 적용되는 것이 바람직하다. 그리고, 더욱 바람직하게는 전극 패드 아래의 비아가 전극 패드의 가장자리 둘레에 2층으로 형성하는 것이다.The structure according to the present invention is preferably applied to a semiconductor chip in which at least four metal wiring layers are formed. And, more preferably, the via under the electrode pad is formed in two layers around the edge of the electrode pad.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.
도 3은 본 발명의 일 실시예에 따른 반도체 칩(50)의 일부분을 확대하여 나타내는 평면도이고, 도 4는 도 3의 4-4선 단면도이다. 도 3 및 도 4를 참조하면, 반도체 칩(50)은 활성면(54)에 복수의 전극 패드(52)가 형성된 구조를 가지며, 외부로 노출되는 전극 패드(52)를 제외한 활성면(54) 상에 형성된 금속 배선층(70)을 보호하기 위한 질화막과 같은 보호층(56)이 형성된 구조를 갖는다. 한편, 전극 패드(52) 하부에 형성되는 비아(67, 65)가 전극 패드(52)의 가장자리 둘레에 형성된 페리-비아(peri-via) 구조를 갖는다.3 is an enlarged plan view of a portion of a semiconductor chip 50 according to an embodiment of the present invention, and FIG. 4 is a cross-sectional view taken along line 4-4 of FIG. 3 and 4, the semiconductor chip 50 has a structure in which a plurality of electrode pads 52 are formed on the active surface 54, and the active surface 54 except for the electrode pads 52 exposed to the outside. A protective layer 56 such as a nitride film for protecting the metal wiring layer 70 formed thereon is formed. Meanwhile, the vias 67 and 65 formed under the electrode pad 52 have a peri-via structure formed around the edge of the electrode pad 52.
좀더 상세히 설명하면, 반도체 칩(50)은 실리콘 기판(58) 상에 금속 배선층(70)이 다층으로 적층된 구조를 가지며, 금속 배선층(70) 중에서 최상층의 금속 배선층(77)의 일부분을 외부와의 접속 단자로 활용하기 위하여 노출된 구조를 갖는다. 그리고, 각 금속 배선층(70) 사이를 전기적으로 절연할 수 있는 층간절연막(80)이 형성되며, 층간절연막(80)을 사이에 두고 상하에 있는 금속 배선층(70)은 비아(60)로 연결된 구조를 갖는다.In more detail, the semiconductor chip 50 has a structure in which a metal wiring layer 70 is laminated in multiple layers on the silicon substrate 58, and a part of the metal wiring layer 77 of the uppermost layer of the metal wiring layer 70 is separated from the outside. It has an exposed structure to utilize as a connection terminal of. In addition, an interlayer insulating film 80 may be formed to electrically insulate between the metal wiring layers 70, and the metal wiring layers 70 disposed on the upper and lower sides with the interlayer insulating film 80 therebetween are connected by vias 60. Has
본 발명의 일 실시예에 따른 반도체 칩의 실리콘 기판(58) 상에 4층의 금속 배선층(70)과, 금속 배선층(70) 사이에 4층의 층간절연막(80)이 형성된 구조를 갖는다. 이때, 설명의 편의상 금속 배선층(70)을 실리콘 기판(58)의 상부에서 상방향으로 차례로 제 1 배선층(71), 제 2 배선층(73), 제 3 배선층(75), 제 4 배선층(77)이라 하고, 층간절연막(80)은 실리콘 기판(58)의 상부에서 상방향으로 제 1 절연막(81), 제 2 절연막(83), 제 3 절연막(85), 제 4 절연막(87)이라고 하고, 비아(60)는 실리콘 기판(58)의 상부에서 상방향으로 제 1 비아(61), 제 2 비아(63), 제 3 비아(65) 및 제 4 비아(67)라 한다.Four layers of the metal wiring layer 70 and four interlayer insulating films 80 are formed on the silicon substrate 58 of the semiconductor chip according to the embodiment of the present invention. At this time, for convenience of description, the first wiring layer 71, the second wiring layer 73, the third wiring layer 75, and the fourth wiring layer 77 are sequentially disposed in an upward direction from the upper portion of the silicon substrate 58. The interlayer insulating film 80 is referred to as a first insulating film 81, a second insulating film 83, a third insulating film 85, and a fourth insulating film 87 in an upward direction from the top of the silicon substrate 58. The via 60 is referred to as a first via 61, a second via 63, a third via 65, and a fourth via 67 in an upward direction on the silicon substrate 58.
한편, 본 발명에서는 전극 패드(52)의 중심 부분을 견고히 하기 위하여, 전극 패드(52) 아래에 배치되는 적어도 2층 이상의 비아(67, 65)를 전극 패드(52)의 가장자리 부분에 배치하였고, 전극 패드(52)의 중심 부분 아래에 금속 배선층이 배치되지 않도록 하였다. 즉, 전극 패드(52) 아래에 형성되는 제 4 비아(67) 및 제 3 비아(65)가 전극 패드(52) 아래의 가장자리 둘레에 형성된 구조를 가지며, 제 3 배선층(75) 또한 전극 패드(52)의 중심 부분의 아래에 배치되지 않는다. 따라서, 전극 패드(52) 중심 부분의 아래에 형성된 제 4 절연막(87a)과 제 3 절연막(85a) 사이에는 제 3 배선층(75)이 없다. 즉, 웨지 본딩이 실시되는 전극 패드(52)의 중심 부분에 비아가 형성되지 않고, 제 4 절연막(87a)과 제 3 절연막(85a)이 넓게 접촉되어 두꺼운 층간절연막을 형성하여 웨지 본딩에서 전극 패드(52)에 가해지는 기계적인 충격에 의해 제 4 절연막(87a) 또는 전극 패드(52)가 깨지는 불량을 억제할 수 있다.Meanwhile, in the present invention, at least two or more vias 67 and 65 disposed under the electrode pads 52 are disposed at the edges of the electrode pads 52 in order to solidify the central portion of the electrode pads 52. The metal wiring layer was not disposed below the center portion of the electrode pad 52. That is, the fourth via 67 and the third via 65 formed under the electrode pad 52 have a structure formed around the edge under the electrode pad 52, and the third wiring layer 75 also includes the electrode pad ( 52) is not placed below the central part. Therefore, there is no third wiring layer 75 between the fourth insulating film 87a and the third insulating film 85a formed below the center portion of the electrode pad 52. That is, no via is formed in the center portion of the electrode pad 52 to which wedge bonding is performed, and the fourth insulating film 87a and the third insulating film 85a are widely contacted to form a thick interlayer insulating film to form an electrode pad in wedge bonding. The failure | damage which the 4th insulating film 87a or the electrode pad 52 breaks by the mechanical shock applied to 52 can be suppressed.
전술된 바와 같은 본 발명에 따른 구성은 4층 이상의 금속 배선층이 형성되는 반도체 칩의 제조에 채택하는 것이 바람직하며, 더욱 바람직하게는 도 4에 도시된 바와 같이 전극 패드(52) 아래의 비아(67, 65)가 전극 패드(52)의 가장자리 둘레에 2층으로 형성되는 것이다.The configuration according to the present invention as described above is preferably adopted for the manufacture of a semiconductor chip in which four or more metal wiring layers are formed, more preferably, the vias 67 under the electrode pads 52 as shown in FIG. 4. , 65 are formed in two layers around the edge of the electrode pad 52.
본 발명에 있어서, 그밖에 여러 가지 변형예가 가능한 것은 말할 것도 없다. 예를 들면, 전극 패드 가장자리에 제 4 및 제 3 비아를 배치하고, 제 3 배선층은 제 4 배선층 아래에 배치하는 구성을 채택하더라도 본 발명의 기술적 사상의 범위를 벗어나는 것은 아니다. 즉, 전극 패드의 가장자리 둘레의 하부에 2층으로 비아가 형성된 구성을 채택하는 것은 본 발명의 기술적 사상의 범위에 속하는 것이다.Needless to say, in the present invention, various other modifications are possible. For example, even if the fourth and third vias are arranged at the edge of the electrode pad, and the third wiring layer is arranged below the fourth wiring layer, it does not depart from the scope of the technical idea of the present invention. That is, it is within the scope of the technical idea of the present invention to adopt a configuration in which vias are formed in two layers below the edges of the electrode pads.
따라서, 본 발명의 구조를 따르면 와이어 본딩되는 지점에 비아가 배치되지 않고, 층간절연막이 두껍게 배치되기 때문에, 와이어 본딩 공정에서 전극 패드 또는 층간절연막이 깨지는 불량을 억제할 수 있으며, 전극 패드와 본딩 와이어 사이의 양호한 접합력을 구현할 수 있다.Therefore, according to the structure of the present invention, since the vias are not disposed at the point where the wire is bonded and the interlayer insulating film is thickly disposed, it is possible to suppress the failure of the electrode pad or the interlayer insulating film being broken in the wire bonding process, and the electrode pad and the bonding wire can be suppressed. Good adhesion between the two can be achieved.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980023890A KR20000002910A (en) | 1998-06-24 | 1998-06-24 | Semiconductor chip having peri-via structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980023890A KR20000002910A (en) | 1998-06-24 | 1998-06-24 | Semiconductor chip having peri-via structure |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000002910A true KR20000002910A (en) | 2000-01-15 |
Family
ID=19540625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980023890A KR20000002910A (en) | 1998-06-24 | 1998-06-24 | Semiconductor chip having peri-via structure |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000002910A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9111998B2 (en) | 2012-04-04 | 2015-08-18 | Samsung Electronics Co., Ltd | Multi-level stack having multi-level contact and method |
| US9287162B2 (en) | 2013-01-10 | 2016-03-15 | Samsung Austin Semiconductor, L.P. | Forming vias and trenches for self-aligned contacts in a semiconductor structure |
-
1998
- 1998-06-24 KR KR1019980023890A patent/KR20000002910A/en not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9111998B2 (en) | 2012-04-04 | 2015-08-18 | Samsung Electronics Co., Ltd | Multi-level stack having multi-level contact and method |
| US10566234B2 (en) | 2012-04-04 | 2020-02-18 | Samsung Austin Semiconductor, Llc | Multi-level stack having multi-level contact and method |
| US9287162B2 (en) | 2013-01-10 | 2016-03-15 | Samsung Austin Semiconductor, L.P. | Forming vias and trenches for self-aligned contacts in a semiconductor structure |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6313540B1 (en) | Electrode structure of semiconductor element | |
| US5502337A (en) | Semiconductor device structure including multiple interconnection layers with interlayer insulating films | |
| US5923088A (en) | Bond pad structure for the via plug process | |
| JP2916326B2 (en) | Pad structure of semiconductor device | |
| KR100580970B1 (en) | Semiconducotor device | |
| US6448659B1 (en) | Stacked die design with supporting O-ring | |
| US8742584B2 (en) | Semiconductor device | |
| WO2005096364A1 (en) | Semiconductor device and method for manufacturing same | |
| US7470994B2 (en) | Bonding pad structure and method for making the same | |
| JPH09330997A (en) | Substrate for semiconductor package and ball grid array semiconductor package | |
| JP3898350B2 (en) | Semiconductor device | |
| US5463255A (en) | Semiconductor integrated circuit device having an electrode pad including an extended wire bonding portion | |
| JP4645398B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP3961335B2 (en) | Semiconductor integrated circuit device | |
| KR20000002910A (en) | Semiconductor chip having peri-via structure | |
| JP6577899B2 (en) | Manufacturing method of semiconductor device | |
| JP4021376B2 (en) | Pad structure | |
| JP4525143B2 (en) | Semiconductor device | |
| US20240258254A1 (en) | Bonding pad, integrated circuit element, and integrated circuit device | |
| JPH10154708A (en) | Structure of pad of semiconductor device | |
| JP2001007113A (en) | Semiconductor device | |
| JPH06349886A (en) | Semiconductor device and its manufacture | |
| JP3859045B2 (en) | Semiconductor chip mounting structure | |
| KR100279249B1 (en) | Stacked Package and Manufacturing Method | |
| JP2001308139A (en) | Structure of electrode of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |