KR20000000937A - Emitter coupled logic amplifier circuit using active load - Google Patents

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Abstract

PURPOSE: An emitter coupled logic amplifier circuit using an active load is provided to improve a switching speed by shortening a state transition time of an output signal by compensating a charge/discharge time of a loading capacitor. CONSTITUTION: The emitter coupled logic amplifier circuit using an active load comprises: a current switch(20) of differential amplifier type including a first and a second transistor whose emitters are connected each other, to receive an input signal to a base of the first transistor and to receive a reference voltage to a base of the second transistor, and to output a comparison signal by comparing the input signal and the reference voltage through a collector of the first transistor; an emitter follower(24) including an amplifying transistor having a collector connected to a first supply voltage and to receive and amplify an output signal of the current switch through a base, and an active load transistor(Q15) having an emitter connected to an emitter of the amplifying transistor; and a biasing unit(22) to bias the base of the active load transistor of the emitter follower, wherein the biasing unit biases the active load transistor with a constant voltage at a normal state, and biases the active load transistor with a voltage level higher than the constant voltage when the input signal goes from a first level to a second level, and biases the active load transistor with a voltage level lower than the constant voltage when the input signal goes from a second level to a first level.

Description

능동부하를 사용하는 에미터-커플드-로직 증폭기 회로Emitter-coupled-logic amplifier circuit using active load

본 발명은 반도체 장치에 관한 것으로서, 보다 상세하게는 에미터-커플드-로직 증폭기 회로에 관한 것이다.The present invention relates to a semiconductor device, and more particularly to an emitter-coupled-logic amplifier circuit.

예컨대 모니터 시스템과 같은 비디오 시스템이 대형화되고 고해상도화됨에 따라, 비디오 시스템 내의 신호처리계가 처리해야 할 비디오 신호량이 많아지게 된다. 따라서 이처럼 대형화되고 고해상화된 시스템에 있어서는, 고속으로 내부 디바이스들을 스위칭시켜서 입력 신호의 천이에 따른 출력 신호의 상승 시간 및 하강 시간을 최대한으로 감소시키는 것이 요망된다. 시스템이 고해상화되는 만큼 신호처리 속도가 향상되지 않을 경우에는 비디오 신호가 왜곡되는 결과가 초래될 수 있다.As video systems such as monitor systems become larger and higher in resolution, the amount of video signals to be processed by the signal processing system in the video system increases. Therefore, in such a large and high resolution system, it is desired to switch internal devices at high speed to minimize the rise time and fall time of the output signal due to the transition of the input signal. If the signal processing speed does not improve as the system becomes higher resolution, the video signal may be distorted.

한편, 에미터-커플드-로직(ECL) 회로는 내부의 트랜지스터가 능동 영역에서만 동작이 이루어짐으로 말미암아 스위칭 속도가 빠르다는 장점을 가지고 있기 때문에, 비디오 신호 처리 시스템에서 현재 가장 많이 사용되고 있다.On the other hand, emitter-coupled-logic (ECL) circuits are currently used most frequently in video signal processing systems because they have the advantage of fast switching speeds due to internal transistors operating only in the active region.

도 1은 종래의 ECL 회로의 일 예를 보여준다. 도 1의 ECL 회로는 차동증폭기 형태의 전류 스위치(10)와, 에미터 폴로워(12)를 포함한다. 상기 전류 스위치(10)는 트랜지스터들(Q1, Q2)과, 두 개의 바이어스 저항(R1, R2)과, 전류원으로 동작하는 트랜지스터(Q3) 및 저항(R3)을 포함한다. 에미터 폴로워(10)는 트랜지스터(Q4)와 능동부하 트랜지스터(Q5) 및 부하 저항(Q5)을 포함한다.1 shows an example of a conventional ECL circuit. The ECL circuit of FIG. 1 includes a current amplifier 10 in the form of a differential amplifier and an emitter follower 12. The current switch 10 includes transistors Q1 and Q2, two bias resistors R1 and R2, a transistor Q3 and a resistor R3 operating as a current source. Emitter follower 10 includes transistor Q4, active load transistor Q5, and load resistor Q5.

도 1의 ECL 회로에 있어서, 입력 신호(VIN)가 기준 전압(VREF)보다 클 때, 트랜지스터(Q1)는 턴 온된다. 이때 "로우" 레벨을 가지는 트랜지스터(Q1) 컬렉터 전압은 트랜지스터(Q4)의 베이스에 인가되어, 트랜지스터(Q4)를 턴 오프시킨다. 이에 따라 "로우" 레벨의 출력 신호(VOUT)가 회로로부터 출력된다. 한편, 입력 신호(VIN)가 기준 전압(VREF)보다 작을 때에는, 트랜지스터(Q1)는 턴 오프된다. 이때 "하이" 레벨을 가지는 트랜지스터(Q1) 컬렉터 전압은 트랜지스터(Q4)의 베이스에 인가되어, 트랜지스터(Q4)를 턴 온시킨다. 이에 따라 "하이" 레벨의 출력 신호(VOUT)가 회로로부터 출력된다.In the ECL circuit of FIG. 1, when the input signal VIN is greater than the reference voltage VREF, the transistor Q1 is turned on. At this time, the transistor Q1 collector voltage having the "low" level is applied to the base of the transistor Q4 to turn off the transistor Q4. As a result, an output signal VOUT having a "low" level is output from the circuit. On the other hand, when the input signal VIN is smaller than the reference voltage VREF, the transistor Q1 is turned off. At this time, the transistor Q1 collector voltage having the "high" level is applied to the base of the transistor Q4 to turn on the transistor Q4. This outputs a "high" level output signal VOUT from the circuit.

그런데, 도 1의 회로에 있어서 에미터 폴로워(12)내의 능동 부하, 즉 트랜지스터(Q5)에는 거의 일정한 전류가 흐른다. 이에 따라 입력 신호의 레벨이 천이할 때 출력 신호의 천이 시간이 길게 된다는 문제점이 있다. 이를 보다 구체적으로 설명하면 다음과 같다.In the circuit of FIG. 1, however, an almost constant current flows through the active load in the emitter follower 12, that is, the transistor Q5. Accordingly, there is a problem in that the transition time of the output signal becomes long when the level of the input signal transitions. This will be described in more detail as follows.

입력 신호(VIN)가 "로우" 레벨에서 "하이" 레벨로 스위칭될 때, 트랜지스터(Q1)의 컬렉터 전압은 "로우" 레벨로 스위칭되고 트랜지스터(Q4)는 턴 오프된다. 이에 따라 캐패시터(CL)에 저장된 전하는 트랜지스터(Q5)를 통해서 방전된다. 이때 트랜지스터(Q5)를 흐르는 전류는 다음 수학식 1에 의해 표현되는 일정한 값을 가진다.When the input signal VIN is switched from the "low" level to the "high" level, the collector voltage of the transistor Q1 is switched to the "low" level and the transistor Q4 is turned off. Accordingly, the charge stored in the capacitor C L is discharged through the transistor Q5. At this time, the current flowing through the transistor Q5 has a constant value represented by Equation 1 below.

이처럼 트랜지스터(Q5)를 흐르는 전류가 일정함으로 말미암아, 캐패시터(CL)의 크기가 큰 경우 방전 시간이 길게 되고 이에 따라 출력 신호(VOUT)의 "로우" 레벨로의 천이 시간이 길게 된다.Since the current flowing through the transistor Q5 is constant, the discharge time is long when the size of the capacitor CL is large, and thus the transition time to the "low" level of the output signal VOUT is long.

또한, 입력 신호(VIN)가 "하이" 레벨에서 "로우" 레벨로 스위칭될 때에는, 트랜지스터(Q1)의 컬렉터 전압이 "하이" 레벨로 스위칭되고 트랜지스터(Q4)는 턴 온된다. 이에 따라 캐패시터(CL)는 트랜지스터(Q4)를 통해서 충전된다. 이때 트랜지스터(Q5)를 흐르는 전류는 상기 수학식 1에 의해 표현되는 일정한 값을 가진다. 이처럼 트랜지스터(Q5)를 흐르는 전류가 일정함으로 말미암아, 트랜지스터(Q4)를 흐르는 충전 전류 중 상당량은 캐패시터(CL)를 충전시키는 대신에 트랜지스터(Q5)를 흐르게 된다. 이에 따라 캐패시터(CL)의 충전시간이 길게 되고 출력 신호(VOUT)의 "하이" 레벨로의 천이 시간이 길어지게 된다.In addition, when the input signal VIN is switched from the "high" level to the "low" level, the collector voltage of the transistor Q1 is switched to the "high" level and the transistor Q4 is turned on. Accordingly, the capacitor C L is charged through the transistor Q4. At this time, the current flowing through the transistor Q5 has a constant value represented by Equation (1). Since the current flowing through the transistor Q5 is constant, a significant amount of the charging current flowing through the transistor Q4 flows through the transistor Q5 instead of charging the capacitor CL. As a result, the charging time of the capacitor CL becomes long and the transition time of the output signal VOUT to the "high" level becomes long.

이와 같이, 도 1의 회로에 있어서는 입력 신호가 하이 레벨로 상승하거나 로우 레벨로 하강할 때 로딩 캐패시터에 저장되는 전하의 충방전 시간이 늦어 출력 신호의 상승 시간 및 하강 시간이 길다는 문제점이 있다. 이러한 문제점을 경감시키기 위해 캐패시터(CL)의 캐패시턴스를 줄이는 방법이 있지만, 상기 캐패시터는 반도체 제조 공정 상에서 원치 않게 발생되는 것이기 때문에 캐패시턴스를 크기를 줄이는 것은 한계가 있다.As described above, in the circuit of FIG. 1, when the input signal rises to a high level or falls to a low level, the charge and discharge time of the charge stored in the loading capacitor is slow, so that the rise time and fall time of the output signal are long. In order to alleviate this problem, there is a method of reducing the capacitance of the capacitor CL. However, since the capacitor is undesirably generated in the semiconductor manufacturing process, there is a limit in reducing the capacitance.

본 발명은 이와 같은 문제점을 해결하기 위한 것으로서, 능동 부하가 사용하는 에미터 폴로워를 포함하는 에미터-커플드-로직 증폭기 회로에 있어서, 로딩 캐패시터의 충방전 시간을 보상함으로써 출력 신호의 상태 천이 시간을 단축시켜서 스위칭 속도를 향상시키는 것을 그 기술적 과제로 한다.SUMMARY OF THE INVENTION The present invention has been made to solve this problem, and in an emitter-coupled-logic amplifier circuit including an emitter follower used by an active load, the state transition of the output signal by compensating the charge and discharge time of the loading capacitor. The technical problem is to shorten the time and improve the switching speed.

도 1은 종래의 에미터-커플드-로직 회로의 일 예를 도시한 회로도.1 is a circuit diagram illustrating an example of a conventional emitter-coupled-logic circuit.

도 2는 본 발명에 의한 에미터-커플드-로직 회로의 일 실시예를 도시한 회로도.Figure 2 is a circuit diagram showing one embodiment of an emitter-coupled-logic circuit according to the present invention.

도 3은 도 1에 도시된 회로와 도 2에 도시된 회로의 특성을 대비하여 보여주는 그래프이다.FIG. 3 is a graph illustrating the characteristics of the circuit shown in FIG. 1 and the circuit shown in FIG. 2.

상기 기술적 과제를 달성하기 위한 본 발명의 에미터-커플드-로직 회로는 차동증폭기형 전류 스위치, 에미터 폴로워 및 바이어스 수단을 포함한다. 차동증폭기형 전류 스위치에서 제1 및 제2 트랜지스터의 에미터는 서로 결합되어 있다. 상기 제1 트랜지스터의 베이스로는 입력 신호가 입력되고 상기 제2 트랜지스터의 베이스로는 기준 전압이 입력된다. 상기 입력 신호와 상기 기준 전압과의 비교에 의한 비교 신호가 상기 제1 트랜지스터의 컬렉터를 통해 출력한다. 에미터 폴로워는 제1 전원 레벨에 연결된 컬렉터를 구비하고 베이스를 통해 상기 전류 스위치의 출력 신호를 받아들여 증폭하는 증폭 트랜지스터와, 상기 증폭 트랜지스터의 에미터에 연결된 에미터를 구비하는 능동 부하 트랜지스터를 포함한다. 바이어스 수단은 상기 에미터 폴로워의 상기 능동 부하 트랜지스터의 베이스를 바이어스하기 위한 바이어스 수단을 구비한다.The emitter-coupled-logic circuit of the present invention for achieving the above technical problem includes a differential amplifier type current switch, emitter follower and biasing means. In a differential amplifier type current switch, the emitters of the first and second transistors are coupled to each other. An input signal is input to the base of the first transistor and a reference voltage is input to the base of the second transistor. A comparison signal by comparing the input signal with the reference voltage is output through the collector of the first transistor. The emitter follower includes an amplifying transistor having a collector connected to a first power level and receiving and amplifying an output signal of the current switch through a base, and an active load transistor having an emitter connected to an emitter of the amplifying transistor. Include. The biasing means includes biasing means for biasing the base of the active load transistor of the emitter follower.

상기 바이어스 수단은 정상 상태에서는 일정한 전압으로 상기 능동 부하 트랜지스터를 바이어스하고, 상기 입력 신호가 제1 레벨에서 제2 레벨로 천이한 직후에는 상기 일정한 전압보다 큰 전압 레벨로 상기 능동 부하 트랜지스터를 바이어스하고, 상기 입력 신호가 상기 제2 레벨에서 상기 제1 레벨로 천이한 직후에는 상기 일정한 전압보다 작은 전압 레벨로 상기 능동 부하 트랜지스터를 바이어스하게 된다.The biasing means biases the active load transistor with a constant voltage in a steady state, biases the active load transistor with a voltage level greater than the constant voltage immediately after the input signal transitions from a first level to a second level, Immediately after the input signal transitions from the second level to the first level, the active load transistor is biased at a voltage level less than the constant voltage.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 2는 본 발명에 의한 에미터-커플드-로직 회로의 바람직한 실시예를 보여준다. 도 2의 ECL 회로는 차동증폭기 형태의 전류 스위치(20)와, 능동 부하 트랜지스터(Q15)를 구비하는 에미터 폴로워(24)와, 상기 에미터 폴로워(24)를 바이어스하기 위한 바이어스부(22)를 포함한다.Figure 2 shows a preferred embodiment of the emitter-coupled-logic circuit according to the present invention. The ECL circuit of FIG. 2 includes a current amplifier 20 in the form of a differential amplifier, an emitter follower 24 having an active load transistor Q15, and a bias unit for biasing the emitter follower 24 ( 22).

상기 전류 스위치(20)에 있어서, 트랜지스터(Q11)의 베이스에는 입력 신호(VIN)가 입력되고, 트랜지스터(Q12)의 베이스에는 기준 전압(VREF)이 입력된다. 트랜지스터들(Q1, Q2)의 컬렉터들은 각각 저항들(R11, R12)을 통해 공급전압(VCC)에 연결되어 있다. 트랜지스터들(Q1, Q2)의 에미터들은 서로 연결되어 있고, 전류원으로 동작하는 능동 부하 트랜지스터(Q13)와 저항(R13)을 통해 접지되어 있다.In the current switch 20, the input signal VIN is input to the base of the transistor Q11, and the reference voltage VREF is input to the base of the transistor Q12. Collectors of transistors Q1 and Q2 are connected to supply voltage VCC through resistors R11 and R12, respectively. The emitters of the transistors Q1 and Q2 are connected to each other and grounded through an active load transistor Q13 and a resistor R13 that operate as a current source.

에미터 폴로워(24)에 있어서, 증폭 트랜지스터(Q14)의 베이스에는 트랜지스터(Q11)의 컬렉터 전압이 전류 스위치(20)의 출력 신호로서 입력된다. 트랜지스터(Q14)의 컬렉터는 공급전압(VCC)에 연결되어 있다. 트랜지스터들(Q14)의 에미터는 전류원으로 동작하는 능동 부하 트랜지스터(Q15)의 컬렉터에 연결되어 있다. 트랜지스터(Q15)의 에미터는 저항(R16)을 통해 접지되어 있다.In the emitter follower 24, the collector voltage of the transistor Q11 is input as an output signal of the current switch 20 to the base of the amplifying transistor Q14. The collector of transistor Q14 is connected to supply voltage VCC. The emitters of transistors Q14 are connected to the collectors of active load transistors Q15 that act as current sources. The emitter of transistor Q15 is grounded through resistor R16.

본 실시예에 있어서, 상기 바이어스부(22)는 다이오드(D)와, 제1 및 제2 저항(R14, R15)과, 캐패시터(Cp)를 포함한다. 상기 다이오드(D)의 양극은 공급전압(VCC)에 연결되어 있다. 제1 저항(R14)의 일 단자는 상기 다이오드(D)의 음극에 연결되어 있고, 타 단자는 상기 능동 부하 트랜지스터(Q15)의 베이스에 연결되어 있다. 제2 저항(R15)의 일 단자는 상기 능동 부하 트랜지스터(Q15)의 베이스에 연결되어 있고, 타 단자는 접지되어 있다. 상기 캐패시터(Cp)의 일 단자는 상기 트랜지스터(Q12)의 컬렉터에 연결되어 있고, 타 단자는 상기 능동 부하 트랜지스터(Q15)의 베이스에 연결되어 있다.In the present exemplary embodiment, the bias unit 22 includes a diode D, first and second resistors R14 and R15, and a capacitor Cp. The anode of the diode D is connected to the supply voltage VCC. One terminal of the first resistor R14 is connected to the cathode of the diode D, and the other terminal is connected to the base of the active load transistor Q15. One terminal of the second resistor R15 is connected to the base of the active load transistor Q15, and the other terminal is grounded. One terminal of the capacitor Cp is connected to the collector of the transistor Q12, and the other terminal is connected to the base of the active load transistor Q15.

상기와 같은 ECL 회로는 다음과 같이 동작한다.The ECL circuit as described above operates as follows.

입력 신호(VIN)가 기준 전압(VREF)보다 클 때, 트랜지스터(Q11)는 턴 온된다. 이때 "로우" 레벨을 가지는 트랜지스터(Q11) 컬렉터 전압은 트랜지스터(Q14)의 베이스에 인가되어, 트랜지스터(Q14)를 턴 오프시킨다. 이에 따라 "로우" 레벨의 출력 신호(VOUT)가 ECL 회로로부터 출력된다. 한편, 입력 신호(VIN)가 기준 전압(VREF)보다 작을 때에는, 트랜지스터(Q11)는 턴 오프된다. 이때 "하이" 레벨을 가지는 트랜지스터(Q11) 컬렉터 전압은 트랜지스터(Q14)의 베이스에 인가되어, 트랜지스터(Q14)를 턴 온시킨다. 이에 따라 "하이" 레벨의 출력 신호(VOUT)가 ECL 회로로부터 출력된다.When the input signal VIN is greater than the reference voltage VREF, the transistor Q11 is turned on. At this time, the transistor Q11 collector voltage having the "low" level is applied to the base of the transistor Q14 to turn off the transistor Q14. This outputs the "low" level output signal VOUT from the ECL circuit. On the other hand, when the input signal VIN is smaller than the reference voltage VREF, the transistor Q11 is turned off. At this time, the transistor Q11 collector voltage having the "high" level is applied to the base of the transistor Q14 to turn on the transistor Q14. This outputs the "high" level output signal VOUT from the ECL circuit.

ECL 회로가 정상 상태에 있을 때 즉 입력 신호(VIN)가 천이하지 않고 일정한 레벨을 유지할 때, 에미터 폴로워(24)내의 능동 부하 트랜지스터(Q15)의 베이스에는 수학식 2에 의해 표현되는 거의 일정한 전압이 공급된다.When the ECL circuit is in a normal state, that is, when the input signal VIN does not transition and maintains a constant level, the base of the active load transistor Q15 in the emitter follower 24 is almost constant represented by equation (2). Voltage is supplied.

여기에서 VD는 다이오드(D)에서의 전압 강하를 나타낸다. 따라서, 트랜지스터(Q15)에는 수학식 3에 의해 표현되는 거의 일정한 전류가 흐른다.Here, V D represents the voltage drop in the diode D. Therefore, a nearly constant current flows through the transistor Q15 represented by the equation (3).

한편, 입력 신호(VIN)의 레벨이 천이한 직후에, 상기 트랜지스터(Q15)를 흐르는 전류는 상기 수학식 3에 의해 표현되는 크기로부터 다음과 같이 변화한다.On the other hand, immediately after the level of the input signal VIN transitions, the current flowing through the transistor Q15 changes from the magnitude represented by Equation 3 as follows.

먼저, 입력 신호(VIN)가 "로우" 레벨에서 "하이" 레벨로 스위칭된다고 가정하자. 이때 트랜지스터(Q11)의 컬렉터 전압은 "로우" 레벨로 스위칭되고, 트랜지스터(Q12)의 컬렉터 전압은 "하이" 레벨로 스위칭된다. 트랜지스터(Q12)의 컬렉터 전압은 상기 수학식 2에 의해 표현되는 것보다 작은 크기를 가진다. 그런데, 트랜지스터(Q12)의 컬렉터가 캐패시터(Cp)를 통해 트랜지스터(Q15)의 베이스에 연결되어 있고 캐패시터는 일반적으로 순간적인 전압 변화 즉 교류 신호를 통과시키기 때문에, 수학식 2에 의해 표현되는 것보다 높은 전압 레벨이 순간적으로 트랜지스터(Q15) 베이스에 인가된다. 이에 따라 트랜지스터(Q15)의 전류(IQ15)는 수학식 3에 의해 표현되는 것보다 크게 되고, 캐패시터(CL)에 충전된 전하는 급속히 방전된다.First, suppose that the input signal VIN is switched from the "low" level to the "high" level. At this time, the collector voltage of transistor Q11 is switched to the "low" level, and the collector voltage of transistor Q12 is switched to the "high" level. The collector voltage of transistor Q12 has a smaller magnitude than that represented by Equation 2 above. However, since the collector of transistor Q12 is connected to the base of transistor Q15 via capacitor Cp and the capacitor generally passes instantaneous voltage changes, i.e., alternating current signals, than is represented by equation (2). The high voltage level is instantaneously applied to the base of transistor Q15. As a result, the current I Q15 of the transistor Q15 becomes larger than that represented by Equation 3, and the charge charged in the capacitor CL is rapidly discharged.

다음에는, 입력 신호(VIN)가 "하이" 레벨에서 "로우" 레벨로 스위칭된다고 가정하자. 이때 트랜지스터(Q11)의 컬렉터 전압은 "하이" 레벨로 스위칭되고, 트랜지스터(Q12)의 컬렉터 전압은 "로우" 레벨로 스위칭된다. 트랜지스터(Q12)의 컬렉터 전압은 상기 수학식 2에 의해 표현되는 것보다 작은 크기를 가진다. 그런데, 트랜지스터(Q12)의 컬렉터가 캐패시터(Cp)를 통해 트랜지스터(Q15)의 베이스에 연결되어 있기 때문에, 수학식 2에 의해 표현되는 것보다 낮은 전압 레벨이 순간적으로 트랜지스터(Q15) 베이스에 인가된다. 이에 따라 트랜지스터(Q15)에는 수학식 3에 의해 표현되는 것보다 작은 전류가 흐르게 된다. 이처럼 트랜지스터(Q15)를 흐르는 전류(IQ15)가 작아짐에 따라, 트랜지스터(Q14)를 흐르는 충전 전류(IQ14) 중 많은 부분이 캐패시터(CL)를 충전시키게 된다. 이에 따라 캐패시터(CL)는 급속히 충전될 수 있다.Next, assume that the input signal VIN is switched from the "high" level to the "low" level. At this time, the collector voltage of transistor Q11 is switched to the "high" level, and the collector voltage of transistor Q12 is switched to the "low" level. The collector voltage of transistor Q12 has a smaller magnitude than that represented by Equation 2 above. However, since the collector of transistor Q12 is connected to the base of transistor Q15 via capacitor Cp, a voltage level lower than that represented by Equation 2 is instantaneously applied to transistor Q15 base. . Accordingly, a smaller current flows through the transistor Q15 than that represented by Equation (3). As the current I Q15 flowing through the transistor Q15 decreases as described above, a large portion of the charging current I Q14 flowing through the transistor Q14 charges the capacitor CL. Accordingly, the capacitor CL may be rapidly charged.

도 3(a) 내지 (c)는 도 1에 도시된 종래의 ECL 회로와 도 2에 도시된 본 발명의 ECL 회로의 특성을 대비하여 보여준다. 도 3(a)는 비디오 입력 신호의 파형을 보여준다. 도 3(a)에 있어서, 비디오 입력 신호의 상승 시간 및 하강 시간은 각각 0.1 나노초(ns)라고 가정하였다. 도 3(b) 및 도 3(c)는 에미터 폴로워의 능동 부하 트랜지스터를 흐르는 전류와 출력 신호의 파형을 보여준다. 본 발명에 따르면, 입력 신호가 "하이" 레벨로 천이할 때, 에미터 폴로워의 능동 부하 트랜지스터를 흐르는 전류는 순간적으로 증가하고 캐패시터(CL)가 급속히 방전하여 출력 신호는 빠른 속도로 "로우" 레벨로 천이하게 됨을 볼 수 있다. 한편, 입력 신호가 "로우" 레벨로 천이할 때, 에미터 폴로워의 능동 부하 트랜지스터를 흐르는 전류는 순간적으로 감소하고 캐패시터(CL)가 급속히 충전되어 출력 신호는 빠른 속도로 "하이" 레벨로 천이하게 됨을 확인할 수 있다.3 (a) to 3 (c) show contrasting characteristics of the conventional ECL circuit shown in FIG. 1 and the ECL circuit of the present invention shown in FIG. 3 (a) shows the waveform of the video input signal. In FIG. 3A, it is assumed that the rise time and fall time of the video input signal are each 0.1 nanoseconds (ns). 3 (b) and 3 (c) show the waveforms of the output signal and the current flowing through the active load transistor of the emitter follower. According to the present invention, when the input signal transitions to the "high" level, the current flowing through the active load transistor of the emitter follower is instantaneously increased and the capacitor CL rapidly discharges so that the output signal is "low" at a rapid rate. You can see the transition to the level. On the other hand, when the input signal transitions to the "low" level, the current flowing through the active load transistor of the emitter follower is instantaneously reduced and the capacitor CL is rapidly charged so that the output signal transitions to the "high" level at high speed. You can see that.

상술한 바와 같이, 본 발명의 ECL 회로에 따르면, 입력 신호가 천이한 직후에 순간적으로 에미터 폴로워의 능동 부하 트랜지스터에 대한 바이어스를 변경함으로써 로딩 캐패시터의 충방전 시간을 단축시킬 수 있게 된다. 이에 따라 ECL 회로의 스위칭 속도가 향상되고, 대형 고해상도 비디오 시스템에 대응할 수 있다는 효과가 있다.As described above, according to the ECL circuit of the present invention, it is possible to shorten the charge and discharge time of the loading capacitor by changing the bias for the active load transistor of the emitter follower immediately after the input signal transitions. As a result, the switching speed of the ECL circuit is improved, and it is possible to cope with a large high resolution video system.

Claims (5)

각각의 에미터가 서로 연결되어 있는 제1 및 제2 트랜지스터를 포함하되, 상기 제1 트랜지스터의 베이스로 입력 신호를 받아들이고 상기 제2 트랜지스터의 베이스로 기준 전압을 받아들이며, 상기 입력 신호와 상기 기준 전압과의 비교에 의한 비교 신호를 상기 제1 트랜지스터의 컬렉터를 통해 출력하는 차동증폭기형 전류 스위치;A first transistor and a second transistor, each emitter being coupled to each other, the first transistor receiving an input signal at the base of the first transistor and a reference voltage at the base of the second transistor; A differential amplifier-type current switch configured to output a comparison signal based on the comparison of the first transistor through a collector of the first transistor; 제1 전원 레벨에 연결된 컬렉터를 구비하고 베이스를 통해 상기 전류 스위치의 출력 신호를 받아들여 증폭하는 증폭 트랜지스터와, 상기 증폭 트랜지스터의 에미터에 연결된 에미터를 구비하는 능동 부하 트랜지스터를 포함하는 에미터 폴로워; 및An emitter polo comprising an amplifying transistor having a collector connected to a first power level and receiving and amplifying an output signal of the current switch through a base, and an active load transistor having an emitter connected to the emitter of the amplifying transistor. Wo; And 상기 에미터 폴로워의 상기 능동 부하 트랜지스터의 베이스를 바이어스하기 위한 바이어스 수단을 구비하며,Bias means for biasing the base of the active load transistor of the emitter follower, 상기 바이어스 수단은 정상 상태에서는 일정한 전압으로 상기 능동 부하 트랜지스터를 바이어스하고, 상기 입력 신호가 제1 레벨에서 제2 레벨로 천이한 직후에는 상기 일정한 전압보다 큰 전압 레벨로 상기 능동 부하 트랜지스터를 바이어스하고, 상기 입력 신호가 상기 제2 레벨에서 상기 제1 레벨로 천이한 직후에는 상기 일정한 전압보다 작은 전압 레벨로 상기 능동 부하 트랜지스터를 바이어스하는 것을 특징으로 하는 에미터-커플드-로직 증폭기 회로.The biasing means biases the active load transistor with a constant voltage in a steady state, biases the active load transistor with a voltage level greater than the constant voltage immediately after the input signal transitions from a first level to a second level, And biasing said active load transistor at a voltage level less than said constant voltage immediately after said input signal transitions from said second level to said first level. 제1항에 있어서, 상기 바이어스 수단은The method of claim 1, wherein the biasing means 정상 상태에서 일정한 전압으로 상기 능동 부하 트랜지스터를 바이어스하기 위한 정상상태 바이어스부; 및A steady state bias unit for biasing the active load transistor with a constant voltage in a steady state; And 상기 입력 신호가 상기 제1 레벨에서 상기 제2 레벨로 천이한 직후 및 상기 입력 신호가 상기 제2 레벨에서 상기 제1 레벨로 천이한 직후에 상기 능동 부하 트랜지스터를 바이어스하기 위한 과도상태 바이어스부를 포함하는 것을 특징으로 하는 에미터-커플드-로직 증폭기 회로.And a transient bias unit for biasing the active load transistor immediately after the input signal transitions from the first level to the second level and immediately after the input signal transitions from the second level to the first level. And an emitter-coupled-logic amplifier circuit. 제2항에 있어서, 상기 정상상태 바이어스부는The method of claim 2, wherein the steady state bias unit 일 단자가 상기 제1 레벨에 연결되어 있고, 타 단자가 상기 능동 부하 트랜지스터의 베이스에 연결되어 있는 제1 저항; 및A first resistor having one terminal connected to the first level and the other terminal connected to the base of the active load transistor; And 일 단자가 상기 능동 부하 트랜지스터의 베이스에 연결되어 있고, 타 단자가 상기 제2 레벨에 연결되어 있는 제2 저항을 포함하는 것을 특징으로 하는 에미터-커플드-로직 증폭기 회로.An emitter-coupled-logic amplifier circuit, wherein one terminal is connected to the base of the active load transistor and the other terminal is connected to the second level. 제2항에 있어서, 상기 정상상태 바이어스부는The method of claim 2, wherein the steady state bias unit 양극이 상기 제1 레벨에 연결되어 있는 다이오드;A diode having an anode coupled to the first level; 일 단자가 상기 다이오드의 음극에 연결되어 있고, 타 단자가 상기 능동 부하 트랜지스터의 베이스에 연결되어 있는 제1 저항; 및A first resistor having one terminal connected to the cathode of the diode and the other terminal connected to the base of the active load transistor; And 일 단자가 상기 능동 부하 트랜지스터의 베이스에 연결되어 있고, 타 단자가 상기 제2 레벨에 연결되어 있는 제2 저항을 포함하는 것을 특징으로 하는 에미터-커플드-로직 증폭기 회로.An emitter-coupled-logic amplifier circuit, wherein one terminal is connected to the base of the active load transistor and the other terminal is connected to the second level. 제2항에 있어서, 상기 과도상태 바이어스부는The method of claim 2, wherein the transient bias unit 일 단자가 상기 제2 트랜지스터의 컬렉터에 연결되어 있고 타 단자가 상기 능동 부하 트랜지스터의 베이스에 연결되어 있는 캐패시터인 것을 특징으로 하는 에미터-커플드-로직 증폭기 회로.2. An emitter-coupled-logic amplifier circuit, wherein one terminal is connected to the collector of the second transistor and the other terminal is connected to the base of the active load transistor.
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