KR19990087405A

KR19990087405A - Prml 기록 채널용의 레이트 24/25 변조 코드

Info

Publication number: KR19990087405A
Application number: KR1019980706821A
Authority: KR
Inventors: 케빈 디. 피셔; 제임스 피즈페트릭
Original assignee: 앤드류 크라이더; 퀀텀 코포레이션
Priority date: 1996-12-31
Filing date: 1997-12-31
Publication date: 1999-12-27
Also published as: WO1998029872A1; JP2000507381A; EP0890170A1; EP0890170B1; AU5722598A; US5757294A; DE69701453T2; DE69701453D1

Abstract

본 발명에 따른 레이트(rate) 24/25 변조 인코딩 방법 및 장치는 PRML 자기 기록 채널의 효율을 개선한다. 레이트 24/25 코드워드는 인터리브된 미인코딩(interleaved unencoding) 바이트와 조합되는 사용자 데이터의 1-바이트에 대해 레이트 8/9 RLL 인코딩을 사용하여 합리적인 글로벌 런 길이 제약 조건(run length constraint)을 가진 개선된 코드 레이트를 제공한다. 레이트 8/9 RLL (0,3) 서브코드를 사용함으로써 레이트 24/25 RLL (0,11) 코드가 제공되며, 레이트 8/9 RLL (0,6/5) 서브코드를 사용함으로써 레이트 24/25 RLL (0,14/13) 코드가 제공된다.

Description

ＰＲＭＬ 기록 채널용의 레이트 24/25 변조 코드

본 발명은 디스크 드라이브(disk drive)와 같은 자기 기록 시스템(magnetic recording system)에서의 구현을 위한 채널 변조 코드(channel modulation code) 및 방법에 관한 것이다.

변조 코드는 자기 기록 채널에서 기록된 비트 시퀀스(recorded bit sequences)를 가장 신뢰성 있게 검출할 수 있는 것으로 한정하기 위해 사용된다. 특히, 런 길이 한정(run length limited : RLL) 변조 코드는 부분 응답 시그널링(partial response signaling), 최대 가능성 검출(maximum likelihood detection : PRML) 데이터 기록 및 재생 채널, 판정 피드백 등화(decision feedback equalization : DFE) 채널 등에서 사용되어 왔다. 디스크 드라이브 및 자기 테이프와 같은 자기 데이터 저장을 위한 관심 대상의 부분 응답 시스템으로서는 PR4(1-D²) 채널 및 EPR4(1+D-D²-D³) 채널과 다른 비고전적인 여러 가지 명칭의 것들이 있다. 이하에서는 본 발명을 PR4 채널에 관련시켜 설명할 것이나, 본 발명의 용도는 이 특정 채널에 한정되지 않는다.

일반적으로, 이들 시스템은 비터비 검출기(Viterbi detecter)를 이용해서 사용자 데이터가 기록 매체로부터 재생될 때 그 데이터의 최대 가능성 검출을 행한다. PRML 데이터 기록 및 재생 채널용의 변조 코드는 타이밍/이득 루프 신뢰성(timing/gain loop reliability) 및 비터비 검출기 경로 메모리(Viterbi detecter path memory)와 디코딩 중의 에러 전파(error propagation during decoding)에 대한 코드 효율의 균형을 유지하도록 선택된다.

런 길이 한정 변조 코드는 종종 포맷("레이트") RLL(d,G/I)(format("rate") RLL(d,G/I))에 의해 설명되는데, 여기서 "레이트"는 인코딩될 입력 비트들의 수와 인코딩 결과의 코드 워드(codeword) 내에 존재하는 출력 비트들의 수와의 비로서 표현된다. 예를 들어, 레이트 8/9 변조 코드는 후술하는 바와 같이 8-비트 입력 바이트를 9-비트 코드워드로 변환한다. 레이트 8/9 인코딩은 예를 들어 본 출원 명세서에 참고로 인용하는 미국 특허 제4,707,681호 및 미국 특허 제5,260,703호에서 개시되고 있는 바와 같이 당해 분야에 잘 알려져 있다. 이 코드 레이트는 1에 가깝기 때문에, 사용자 데이터 값들을 인코딩하는데 비교적 적은 수의 코드 문자가 요구된다는 점에서 그 코드는 보다 효율적이라고 생각된다. 따라서, 레이트 8/9 코드는 레이트 2/3 코드보다 더 효율적이다.

이와 마찬가지로, 레이트 16/17 코드는 레이트 8/9 코드보다 더 효율적이다. 레이트 16/17(=0.941) 코드는 표준적인 레이트 8/9 변조 코드에 비해 기록 밀도를 약 6% 증가시킨다. 일 예의 개선된 레이트 16/17 변조 코드는 1995년 6월 30일자로 출원되어 본 출원인에게 양도된 것으로서 본 출원 명세서에 참고로 인용되는 미국 특허 출원 제08/497,182호에서 설명되고 있다. 또한, "3-웨이 바이트-인터리브 ECC에 의한 비트-인터리브 레이트 16/17 변조 코드(bit-interleaved rate 16/17 modulation code with three-way byte-interleaved)"는 1995년 8월 24일자로 출원되어 본 출원인에게 양도된 것으로서 본 출원 명세서에 참고로 인용되는 미국 특허 출원 제08/518,945호에서 설명되고 있다.

전술한 학술 용어로 되돌아가서, 문자 RLL은 물론 후술하는 바와 같이 코드가 중단 없는 일련의 제로(0) 비트들 또는 "런"의 길이에 제약을 가하는 것을 나타내는 "런 길이 한정"을 의미한다. 괄호 내의 숫자는 다음과 같이 주어진 코드의 천이(transition)에 대한 제한을 설명한다. 예를 들어, (0,4/4) 코드의 경우, 0은 코드워드에서 1들 사이에 있는 0의 수가 0임을 나타낸다. 첫 번째 숫자 4는 글로벌 런 길이 제약 조건(global run length constraint)으로 불리는 것으로서, 이는 코드워드에서 1들 사이에 연속하는 0의 수가 4개일 것을 요구한다. 문자 "G"는 글로벌 런 길이 제약 조건의 약어이다. 두 번째 숫자 4는 인터리브 제약 조건으로서, 기수 또는 우수 인터리브에서 1 앞에 연속하는 0의 수가 4개일 것을 요구한다. 문자 "I"는 인터리브 제약 조건의 약어이다.

초기의 PRML 판독 채널은 잘 알려진 레이트 8/9 RLL(0,4/4) 채널 코드를 사용했다. 종래 기술에 따르면, 이 채널 코드는 1/(1+D^2) 모듈로 2 프리코더(precoder)와 조합되어 {+1,-1} 값의 자기 기록-전류 패턴을 제공한다. 디코더 측에서, 신호가 먼저 (부분 응답 타겟에) 등화되고, 그 다음 +1,-1 기록-전류 파형이 최대 가능성이 있는 것으로서 검출된다. 기록 전류는 그 다음 1+D^2 모듈로 2 함수에 의해서 "사전 코딩되지 않는다(unprecoded)"(또는 사후 코딩된다(postcoded). 이에 따라, 사전 코딩이 "취소(undo)"되어 {0,1} 값의 시퀀스가 재발생된다. 데이터 그 다음 사용자를 위해 RLL 디코딩된다. RLL 인코더 및 디코더의 예들은 상기한 특허들에서 개시되고 있다.

채널 인코딩에서의 "G" 제약 조건은 자기 매체에서 긴 비천이 스트링(long string of no-transitions)을 방지하기 위해서 필요하다. 이것은 주로 타이밍 및 이득 복구를 위해 중요하며, (최대 기록된 주파수와 최소 기록된 주파수 간의 비에 관계된) 자기 "중복 기록(overwrite)" 능력에 이차적인 영향을 준다. "I" 제약 조건은 비터비 검출기(VD) 경로 메모리가 제어된 시간 범위 내에서 다시 합병되도록 하기 위해서 간혹 필요하다. 이에 따라, VD 메모리 길이 및 에러 길이가 영향을 받게 된다. "I" 제약 조건은 PR4(및 EPR4) 채널에서 특히 중요한데, 이는 최소 거리 에러 이벤트(minimum distance error event)가 단일 인터리브에서 간혹 발생하여 그러한 제약 조건 없이 임의적으로 길어 질 수 있기 때문이다. 단일 인터리브에서 임의적으로 길어진 최소 거리 에러 이벤트가 부분 응답 채널 다항식의 주어진 선택을 위해 가능하지 않은 경우에는, "I" 제약 조건이 제거될 수도 있다. 따라서, 코드의 "G" 제약 조건을 더욱 엄격하게 하는 것이 가능하다. 인터리브 제약 조건이 제거된 경우에는, 1/(1+D) 사전 코딩이 사용될 수도 있는데, 이것은 판정 피드백 등화(DFE)를 기반으로 하는 시스템 및 다른 시스템 즉 단일 인터리브 내의 긴 에러 이벤트가 가능하지 않은 시스템에 적당할 수도 있다. 임의적으로 길어진 최소 거리 에러 이벤트가 부분 응답 타겟의 주어진 선택을 위해 가능한 경우에는, "I" 제약 조건이 포함되어야 한다. 인터리브 제약 조건에 대해서는 후술하겠다.

레이트 8/9 코드는 인코딩되지 않은 바이트를 인코딩된 시퀀스로 비트 방식 또는 바이트 방식 인터리빙하는 것에 의해서 레이트 16/17 코드로 확장될 수 있다. 이에 대해서는 상기한 바와 같은 즉 1995년 6월 30일자로 출원되어 본 출원인에게 양도된 것으로서 본 출원 명세서에 참고로 인용되는 미국 특허 출원 제08/497,182호가 참조된다. G 및 I 제약 조건은 상당히 크게 될 것이나(즉 바이트 방식 인터리브의 경우 G=12 및 I=8로 될 것이나), 대략 6%의 코드 레이트 증가는 가치있는 것으로 생각된다. 그러나, 기록 채널 인코딩 효율을 개선시켜 기록 시스템의 저장 용량을 개선하고 비용을 낮추어야 하는 필요성은 여전히 존재한다.

<발명의 요약>

상술한 바에 비추어 볼 때, 본 발명의 목적은 자기 매체에 기록된 데이터의 유효 공간 밀도(effective areal density)를 개선하고자 하는 것이다.

본 발명의 다른 목적은 데이터 인코딩 프로세스에서 비 데이터 비트(non-data bit) 또는 "오버헤드(overhead)"의 관련 양을 줄여 기록 효율을 개선하고자 하는 것이다.

본 발명의 또 다른 목적은 자기 기록 및 재생 시스템에서 사용하기 위한 합리적인 제로(0) 런 길이 한정(run length limitation)을 가진 레이트(rate) 24/25 변조 코드를 제공하고자 하는 것이다.

본 발명의 또 다른 목적은 디코더 입력의 단일 최소 거리 에러 이벤트(minimum distance error event)를 통상적인 레이트 8/9(0,4/4) 변조 코드의 것에 가까운 디코더 출력의 결과물로 한정하는 레이트 24/25 변조 코드를 제공하고자 하는 것이다.

본 발명의 또 다른 목적은 인코딩된 데이터에서의 런 길이 한정을 저하시키지 않으면서도 개선된 데이터 비트 대 코드워드 길이의 비를 가진 인코딩 체제를 제공하고자 하는 것이다.

본 발명의 또 다른 목적은 자기 매체 상에서의 긴 비천이 스트링(long string of no-transitions)을 방지함으로써 신뢰성있는 타이밍 및 이득 복구가 고려될 수 있도록 데이터를 자기 매체 상에 기록하고자 하는 것이다.

(특정 설계의 레이트 8/9 서브코드를 사용하는) 본 발명의 일 실시예에서는, 자기 기록 및 재생 시스템의 PRML 채널에 사용하기 위한 레이트 24/25 RLL (0,14/13) 채널 코드는 기록을 위해 사용자 일련의 디지털 데이터 비트를 인코딩한다. 본 발명 방법의 제1 단계에서는 사용자 데이터의 일련의 24-비트를 형성한다. 그 다음의 제2 단계에서는 상기한 일련의 비트들 중의 맨 앞쪽의 제1의 8개 비트를 레이트 8/9 인코딩해서 인코딩된 9-비트 코드워드를 형성한다. (후술하는 바와 같이) 이 단계에 대해서는 특정 설계의 레이트 8/9 RLL (0,5/6) 인코딩이 사용된다. 결과의 인코딩된 9-비트 코드워드는 제1의 5-비트 니블(nibble) 및 제2의 4-비트 니블 즉 비트 8:4 및 3:0으로 분할된다. 본 발명자들은 제1 니블, 사용자 데이터 비트들 중의 제2의 8-비트, 제2 니블 사용자 데이터의 제3의 8-비트를 그 순서대로 순차적으로 연결시켜 새로운 25-비트 코드워드를 형성한다. 본 발명의 다른 실시예에서는, 인터리브 제약 조건이 제거되며, 레이트 24/25 RLL (0,1/1) 코드는 상기한 미국 특허 제08/497,182호에서 설명되고 있는 바와 같은 (0,3) 서브코드에 의해 구현될 수 있다. 본 발명자들은 24/25 또는 36/37 복합 코드를 만드는 12/13 서브코드와 같은 다른 가능성들을 더이상 고려하지 않을 것이다.

본 발명의 상기 및 다른 목적, 특징 및 장점은 도면을 참조한 다음의 양호한 실시예에 대한 상세 설명으로부터 더욱 명백해 질 것이다.

도 1은 이중 채널 비터비 검출기를 사용하는 통상적인 PRML 자기 기록 및 재생 시스템의 일반적인 구성에 대한 블럭도.

도 2는 다수 코드워드 및 ECC 인터리브에 걸쳐 전파된 단일 에러 이벤트의 그래프도.

도 3은 본 발명에 따른 새로운 레이트 24/25 코드워드를 도시한 도면.

도 4는 도 3에 도시한 레이트 24/25 인코딩에 따라 데이터를 인코딩하기 위한 장치의 개략 블럭도.

도 5는 레이트 24/25 인코딩된 데이터를 디코딩하기 위한 장치의 개략 블럭도.

시스템 개관

도 1은 디스크 드라이브에서 사용되는 유형의 통상적인 PRML 자기 기록 및 재생 시스템의 일반적인 구성을 개략적인 블럭도로서 도시한 것이다. 간단히 살펴 보면, 도 1에서, 사용자 바이트 스트림(12)은 ECC 인코더로 입력되며, 이 인코더는 각 데이터 블럭의 끝에 각 ECC 인터리브(interleave)에 대한 패리티 바이트를 붙인다. 각 데이터 블럭은 그 다음 인코더(16)에 의해 바람직한 변조 코드 예를 들어 레이트(rate) 8/9 코드에 따라서 인코딩된다. (다른 유형의 인코딩에 대해서는 후술한다. 프리디코더(predecoder)는 그 다음 그 데이터를 사전 코딩하여 사전설정된 제약 조건 세트와 양립될 수 있게 한다. 이렇게 인코딩되고 사전 코딩된 데이터 블럭은 그 다음 디지털 포화(digital saturation) 기술에 의해서 회전 디스크 드라이브 플래터(platter)와 같은 자기 저장 매체(20) 상에 기록된다. 이 기록 프로세스는 당업자에게 잘 알려진 각종 문헌에서 상세히 설명된다.

재생 중, 아나로그 데이터는 저역 통과 필터링되며 도 1에 스위치(22)로서 도시한 바와 같은 A/D 변환 프로세스에 의해서 샘플링된다. 샘플링된 데이터는 그 다음 아나로그 및/또는 디지털 필터링(24)에 의해서 PR4 스펙트럼으로 등화된다. 선택기(26)는 그 등화된 샘플을 2개의 비터비 검출기(Viterbi detecter)(28A, 28B)에 교대로 보낸다. 비터비 검출기는 인터리빙된 샘플 시퀀스의 최대 가능성(maximum likehood) 검출을 수행하고, 다운스트림(downstream) 선택기(30)는 검출된 이진 값들을 코드워드로 재조립하며, 이들 코드워드는 포스트코더(postcoder)(32)에 의해 사후 코딩되고 디코더(34)에 의해 디코딩된다. 포스트코더(32)는 기본적으로 사전 코딩 프로세스(18)의 역기능을 행하며, 디코더(34)는 인코딩 프로세스(16)의 역기능을 행한다. ECC 회로(36)는 데이터를 검사하여 어떤 에러 버스트(error burst)가 존재하는 지의 여부를 판단한다. 이때 에러 버스트가 존재하지 않는다고 판단되면, 디코딩된 데이터 바이트(38)는 요청(request) 프로세스로 전달된다. 한편, 하나 이상의 에러 버스트가 검출되면, ECC 프로세스는 본 발명에 직접 관련되지 않는 정정 프로세스를 담당한다.

비터비 검출기(28A, 28B)의 각각은 사전설정된 길이의 경로 메모리(path memory)를 구비하고 있기 때문에, 각 에러 이벤트error event)는 2-비트 이상을 변질시킬 수 있다. 표준 PR4 사전 코딩 및 PR4 VITERBI 검출기(28A 또는 28B)의 경우, 하나의 에러가 최대 Ⅰ 예를 들어 4개의 변질되지 않은 비트들에 의해서 분리된 2-비트를 (사후 코딩 후에) 변질시킬 것이다. 비트가 예를 들어 비터비 검출기에서의 오검출에 의해 변질되기 시작하는 경우, 전체 코드워드가 변질되기 시작할 것이다. 그리고, 에러 이벤트가 코드워드 경계에 걸쳐 발생하는 경우, 도 2에 도시한 바와 같이 2개의 코드워드가 변질되기 시작할 것이다. 도 2에서 ×는 오검출된 비트를 나타낸다. 종래 자기 기록 및 재생 채널의 일 예는 본 출원인에게 양도된 미국 특허 제5,341,249호에서 더욱 상세히 설명된다.

도 3은 본 발명에 따른 2개의 레이트 24/25 코드워드를 도시한 것이다. 선 아래쪽의 숫자는 비트들의 수(워드 당 총 25개)를 나타내며, 선 위쪽의 숫자는 각 비트 그룹의 소스(source)를 나타낸다. 이 그래프는 제각기 인코딩 경로 및 디코딩 경로를 도시하는 도 4 및 도 5의 설명에 비추어 볼 때 더욱 의미가 있다.

인코딩 경로

도 4는 본 발명의 일 관점에 따른 인코딩 경로의 일 예에 대한 블럭도를 도시한 것이다. 도 4를 참조하며, 통상의 제어기(50)는 사용자 입력 데이터 스트림을 스크램블러(scrambler circuit)(52)에 제공하여 사용자 바이트 시퀀스를 스크램블링시킨다. 설명을 위해, 각 사용자 바이트는 8-비트로 이루어지는 것으로 가정한다. 데이터 스트림은 직렬-병렬 콘버터(54)에 입력되며, 이 콘버터는 사용자 데이터의 3-바이트 즉 24-비트를 병렬 워드로 변환한다. 제1 바이트 A 는 레이트 8/9 인코더(56)에 입력되며, 이 인코더는 후술하는 바와 같이 그 바이트를 인코딩해서 9-비트 인코딩된 바이트(A')를 형성한다. 25-비트 워드(58)는 A', B 및 C로 이루어진다.

다음, 이 병렬 데이터는 다음과 같은 식으로 레지스터(60) 내에 로딩된다. 고차 니블(high order nibble) 즉 A' 비트 8:4는 A1'라고도 불리는 것으로서, 레지스터(60)의 고차 5-비트 위치에 입력된다. 저차 니블(low order nibble) 즉 A' 비트 3:0은 레지스터(60)의 다음 4-비트 위치 내로 연결되며 최종적으로 바이트C는 레지스터(60) 내에 저차 8-비트를 형성한다. 이 새로운 25-비트는 병렬-직렬 콘버터(62)에 입력된다. 그 결과의 직렬 스트림의 인코딩된 데이터는 프리코더(64)에 입력되고 그 다음 기록 드라이버 회로(66)에 입력된다. 에러 정정(error correction : ECC) 코드(도시 안함)는 종래 기술에서 알려진 방법을 사용해서 이 시스템과 관련하여 구현될 수 있다.

요약하면, PRML 채널에서 사용하기 위한 레이트 24/25 채널 코드를 발생하는 방법은 (a)사용자 데이터의 일련의 24-비트를 형성하고, (b)그 일련의 비트들 중에서 제1의 8-비트를 레이트 8/9 인코딩해서 인코딩된 9-비트 코드워드를 형성하며, (c)그 9-비트 코드워드를 고차 5-비트 니블 및 저차 4-비트 니블로 분할하며, (d)고차 니블, 사용자 데이터의 제2의 바이트, 저차 니블 및 사용자 데이터의 제3의 바이트를 그 순서대로 순차적으로 연결해서 25-비트 코드워드를 형성하는 단계를 포함한다. 이 결과의 코드워드는 그 다음 통상의 방식에 의한 기록을 위해 직렬 비트스트림으로 변환된다. 레이트 8/9 RLL 코드를 인코딩되지 않은 바이트와 조합시키는 것에 관련된 이 새로운 기법에 의하면 레이트 24/25 코딩이 가능하게 된다. 이 새로운 코드는 레이트 16/17 및 레이트 8/9 기법에 비해 제각기 2% 및 8%의 개선된 코드 효율을 제공한다.

코드 특성

첫째로, 어떠한 인터리브 제약 조건도 요구되지 않는 경우를 평가한다. (전술한 바와 같은) 레이트 8/9 RLL(0,3) 코드를 가정한다. A'의 G=3 특성 때문에, 니블 A'[8:4] 및 A'[3:0]의 각각은 적어도 하나의 천이를 가질 것이다. 모든 가능한 제로(0) 개입(intervening) 바이트 B 및 C 때문에, 새로운 G 제한 조건은 8+3=11로 되기 시작한다. 따라서, 이 경우 본 발명의 새로운 코드는 레이트 24/25 RLL (0,11)코드이다.

둘째로, 인터리브 제약 조건이 요구되는 경우를 시험한다. 인터리브 제약 조건("I")의 용도는 경로 메모리 깊이(path memory depth)를 한정하고 ECC 인터리브 당 둘 이상의 바이트를 변질시킬 수 있는 매우 긴 최소 거리 에러 이벤트를 제거하고자 하는 것이다. 이 코드는 4개의 ECC 인터리브를 가진 시스템에 대해 설계된 것이나, 다른 실시예들도 가능하다. 이 경우, 본 발명자들은 코드워드의 제1의 5-비트 니블 내의 각 인터리브의 적어도 하나의 천이와 각 니블(5-비트 및 4-비트 니블) 내의 적어도 하나의 글로벌(global) 천이를 가진 기본적인 레이트 8/9를 선택한다. "I" 제약 조건이 포함되는 경우, 본 발명자들은 본 발명의 새로운 레이트 24/25 코드의 런길이 요건(runlength requirement)에 대해서 최적한 레이트 8/9(0,6/5) 코드를 제공할 수 있다. 이 복합 코드는 이제런길이 제약 조건(0,14/13)을 갖는다. (더이상의 코드 최적화를 위해서는, I 및 G 제약 조건을 다소 엄격하게 할 수 있는데, 이 경우에는 인코더/디코더 로직이 어느 정도 복잡하게 된다.) 이 큰 런길이 제약 조건은 (레이트 8/9 또는 16/17 에 관련된) 비터비 검출기 경로 메모리 길이에 영향을 줄 것이나, 긴 최소 거리 에러 이벤트를 한정하고 코드 효율을 증가시키는 바람직한 특성을 가질 것이다.

레이트 8/9 인코딩의 구현

상술한 바와 같이, 본 발명의 레이트 8/9 인코딩은 다음의 제약 조건을 충족시켜야 한다. 즉 (a)각 코드워드의 제1의 5-비트 내에 인터리브 제약 조건이 있어야 하고 (b)각 워드의 최종 4-비트 내에 적어도 하나의 인터리브 제약 조건이 있어야 한다.

인코더 논리식

b0 ＝ !x0 && !x1 && !x2 && !x3;e0 ＝ !x4 && !x5 && !x6 && !x7;y0 ＝ !e0 && ((!x0 && x2) + (x2 && !x3) + (x0 && !x2) + (x0 && !x1));y1 ＝ !e0 && (x0 + !x2);y2 ＝ e0 + b0 + x1;y3 ＝ e0 + b0 + x2;y4 ＝ (e0 && !b0) + x3;y5 ＝ ((e0 && !b0) && x0) + x4;y6 ＝ ((e0 && !b0) && x1) + x5;y7 ＝ ((e0 && !b0) && x2) + x6; 및y8 ＝ ((e0 && !b0) && x3) + x7 + (e0 && b0),

여기서, x[7:0]은 상기 입력 워드의 제1 바이트이고, y[8:0]은 상기 9-비트 코드워드이며, !는 상보 연산자(complement operator)이며, &&는 로직 AND 연산자이며, +1은 부울 OR 연산자이다.

디코딩 경로

도 5는 본 발명에 따른 디코딩 경로를 포함하는 재생 회로의 개략적인 블럭도를 도시한 것이다. 도 5에서, 통상의 방식으로, 판독 헤드(72)는 회전 자기 기록 매체(70) 상의 자기 천이를 검출하여 그 것을 전치 증폭기에 제공한다. 증폭된 판독 신호는 아나로그 및/또는 디지털 필터링 수단(74)에서 필터링되고, 그 필터링된 신호는 전술한 바와 같이 일반적으로 비터비 검출기 시스템(76)에 제공된다. 판독 채널 디코딩 등에 대한 추가적인 세부사항에 대해서는 본 발명이 불명료하게 되지 않도록 생략한다. 비터비 검출기(76)는 직렬-병렬 콘버터(78)에 입력되고, 이 콘버터는 25-비트(80)를 조립한다. 이 조립된 비트(80)가 도 4를 참조해서 상술한 레이트 24/25 코드워드이다. 코드워드(80)의 고차 니블 비트 24:20은 비트 11:8과 연결되어 9-비트(82)가 복구된다. 이 9-비트(A')는 레이트 8/9 RLL 디코더(84)에 입력되어 사용자 데이터의 원래 바이트 A가 복구된다. 사용자 바이트 A, B 및 C는 도시된 바와 같이 레지스터(86)에서 연결된다. 그 결과의 3-바이트는 디스크램블러(descrambler)(88)에 제공되고 그 다음 디스크램블링된 데이터는 병렬-직렬 콘버터(90)에 입력된다. 콘버터(90)로부터의 직렬 데이터 스트림은 제어기/ECC 프로세스(92)에 제공됨으로써 디코딩 경로가 완료된다.

도 5의 레이트 8/9 RLL 디코더(84)는 예를 들어 룩업 테이블(look-up table) 또는 ASIC와 같은 어떤 적당한 장치 또는 방법에 의해서 구현될 수 있다. 이러한 디코더의 일 예는 다음의 논리식을 구현한다.

디코더 논리식

a0 ＝ !y0 && !y1 && y4;flg ＝ y0 + y1x0 ＝ (a0 && y5) + ((y0 && y1) + (y1 && y3 && y4));x1 ＝ (a0 && y6) + ((y1 && y2 && !y3) + (y0 && y2) + (y1 && y2 && y4));x2 ＝ (a0 && y7) + ((y1 && y2 && y3 && y4) + (y0 && !y1) + (y0 && y1 && y3));x3 ＝ (a0 && y8) + ((!y0 && y1 && y4) + (y0 && y4));x4 ＝ flg && y5;x5 ＝ flg && y6;x6 ＝ flg && y7;x7 ＝ flg && y8;

여기서, y[8:0]은 상기 입력 워드의 제1의 9 비트이고, x[7:0]은 상기 복구된 8-비트 심볼이며, !는 상보 연산자이며, &&는 로직 AND 연산자이며, +는 부울 OR 연산자이다. 디코더는 상술한 레이트 8/9 인코딩을 "취소한다".

에러 시퀀스 분석

전형적인 바이트 시퀀스는

A1'[8:4]B1[7:0]A1'[3:0]C1[7:0]A2'[8:4]B2[7:0]A2'[3:0]C2[7:0]…

일 것이다. 최소 거리 에러 이벤트는 다음과 같은 에러 시퀀스 즉 {+0+0+0+0…} 또는 {+-+-+-…}을 가지며, 여기서, "+"는 (자화 또는 기록 전류에서) "-" 비트가 "+" 비트로 플립되는 것을 의미하고, "-"는 "+" 비트가 "-" 비트로 플립되는 것을 의미하며, "0은 에러가 없음을 의미한다. 1+D^2 모듈로 2 포스트코더 때문에, 각 인터리브 내의 에러 시퀀스의 시점 및 종점에서만 포스트코더의 출력에서 에러가 발생할 것이다. "+0+…" 시퀀스의 경우, 2개 비트의 에러가 있을 것이며(e000…000e), 여기서, "e"는 에러를 의미하고 "0"은 에러가 없음을 의미한다. "+-+…"형 에러의 경우, 포스트코더의 출력에서 총 4개 비트의 에러가 있을 것이다(ee000…000ee). 결과적으로, 제1 유형의 에러 이벤트는 최대 2-바이트를 변질시킬 수 있으며 제2 유형의 최대 4-바이트를 변질시킬 수 있다(코드워드와 에러 이벤트의 정렬이 최악인 경우).

런길이 코드의 목적들 중의 하나는 그들 긴 에러 이벤트의 범위를 한정시켜 ECC 당 둘 이상의 바이트가 단일의 최소 거리 에러 이벤트에 의해서 변질된다. 상술한 24/25 코드의 경우, 최소 거리 에러 이벤트는 1개 내지 4개 바이트를 변질시킬 것이다. 즉 총 에러 범위는 4-바이트이다. 따라서, 4-웨이 인터리브 ECC 시스템은 상술한 24/25 코드와 함께 사용하기에 적합하다.

"+0+0…"형 에러 이벤트의 경우, 한 인터리브 내에서의 천이 간격이 최악인 때 바이트 A1'에서 시작해서 A2'에서 끝나는 최소 거리 에러 이벤트가 발생한다. 본 발명자들은 A2'의 제1 니블의 각 인터리브에서 천이가 발생할 것으로 확신하기 때문에, 에러는 B2 내로 확장되지 않을 것이다. 이 에러 이벤트는 모든 인터리빙 비천이(RLL 코드 내의 제로(0))가 그 인터리브 내에 있는 경우에만 가능하다. 만일 그 이벤트가 A2'에서 끝나는 경우에는, 인터리브 당 2-바이트 이상의 변질을 방지하는데 4-바이트 범위의 ECC가 필요하다. 그러나, 변질은 2-바이트만에 국한된다. 따라서, "i" 제약 조건이 아주 크다고 할 지라도, ECC에 대한 영향은 적정한 수준이다.

"+-+-…"형 에러 이벤트의 경우, 이 에러 이벤트를 지원하기 위한 전체적으로 천이가 없는 패턴이어야만 하므로, 본 발명자들이 알기로는 그 이벤트가 A'의 어떤 니블에서 종료될 것이다. 최악의 경우에 대한 분석에 의하면, 에러는 B1의 최종 비트에서 시작하여 A2의 제1 니블 내로 전파될 수도 있다. 이 에러 이벤트는 최대 4-바이트를 변질시킬 수도 있으며 다시 한번 그 범위를 4-바이트 미만으로 한정할 수도 있다. 그러나, 이같은 유형의 가장 전형적인 에러 이벤트는 보다 적은 수의 바이트를 변질시킬 것이다.

본 발명의 원리를 본 발명의 양호한 실시예에 대해 도시하고 설명하였으나, 당업자라면 알 수 있듯이, 본 발명의 구성 및 세부사항은 그러한 원리를 벗어나지 않는 범위 내에서 수정될 수 있다. 따라서, 특허청구범위의 사상 및 범주 내에 속하는 모든 변형 및 변경을 권리로서 청구하고자 한다.

Claims

디지털 검출식 자기 기록 및 재생 시스템에 사용하기 위한 레이트(rate) 24/25 RLL (0,14/13) 채널 코드(channel code)를 발생해서 일련의 사용자 디지털 데이터 비트를 인코딩하기 위한 방법에 있어서,

상기 사용자 데이터 비트들 중의 적어도 일련의 24-비트를 형성하는 단계와,

상기 일련의 비트들 중에서 제1의 8-비트를 레이트 8/9 인코딩해서 인코딩된 9-비트 코드워드(codeword)를 형성하는 단계와,

상기 9-비트 코드워드를 분할하여 제1의 5-비트 니블(nibble) 및 제2의 4-비트 니블을 형성하는 단계와,

상기 제1의 니블, 상기 사용자 데이터 비트의 제2의 8-비트, 상기 제2의 니블 및 상기 사용자 데이터 비트의 제3의 8-비트를 순차적으로 연결해서 사용자 데이터의 24-비트에 응답하는 25-비트 코드워드를 형성하는 단계

를 포함하는 것을 특징으로 하는 레이트 24/25 RLL (0,14/13) 채널 코드 발생 방법.
제1항에 있어서,

상기 25-비트 코드워드를 직렬 비트스트림(serial bitstream)으로 변환하여 그 직렬 비트스트림을 자기 데이터 저장 매체 상에 기록하기 위한 단계를 더 포함하는 것을 특징으로 하는 레이트 24/25 RLL (0,14/13) 채널 코드 발생 방법.
제1항에 있어서,

상기 사용자 디지털 데이터는 일련의 3-바이트를 포함하고, 상기 레이트 8/9 인코딩 단계는 상기 사용자 바이트의 제1의 바이트를 레이트 8/9 인코딩하는 것을 포함하며, 상기 연결 단계는 상기 제1의 니블, 상기 사용자 디지털 데이터 바이트의 제2의 바이트, 상기 제2의 니블 및 상기 사용자 디지털 데이터 바이트의 제3의 바이트를 순차적으로 연결해서 사용자 데이터의 상기 3-바이트에 응답하는 상기 25-비트 코드워드를 형성하는 것을 특징으로 하는 레이트 24/25 RLL (0,14/13) 채널 코드 발생 방법.
제3항에 있어서,

상기 레이트 8/9 인코딩 단계는 각 코드워드의 제1의 5-비트 내에 인터리브 제약 조건을 포함하는 것을 특징으로 하는 레이트 24/25 RLL (0,14/13) 채널 코드 발생 방법.
제3항에 있어서,

상기 레이트 8/9 인코딩 단계는 각 코드워드의 최종 4-비트 내에서 적어도 단일 로직(at least logic one)이 발생하도록 제한되는 것을 특징으로 하는 레이트 24/25 RLL (0,14/13) 채널 코드 발생 방법.
제3항에 있어서,

상기 레이트 8/9 인코딩 단계는 각 코드워드의 최종 4-비트 내에서 적어도 단일 로직(at least logic one)이 발생하도록 제한되는 것을 특징으로 하는 레이트 24/25 RLL (0,14/13) 채널 코드 발생 방법.
제3항에 있어서,

상기 레이트 8/9 인코딩 단계는 레이트 8/9 RLL (0,6/5) 인코딩을 포함하는 것을 특징으로 하는 레이트 24/25 RLL (0,14/13) 채널 코드 발생 방법.
제3항에 있어서,

상기 레이트 8/9 인코딩 단계는 인코딩 중의 상기 사용자 데이터 바이트에 응답하는 사전설정된 룩업 테이블(look-up table) 내의 대응(corresponding) 코드워드를 룩업하는 단계를 포함하는 것을 특징으로 하는 레이트 24/25 RLL (0,14/13) 채널 코드 발생 방법.
제1항에 있어서,

상기 25-비트 코드워드를 직렬 비트스트림으로 변환하여 그 직렬 비트스트림을 1/(1+D^2) 부분 응답 사전 코딩(partial response precoding)에 따라 사전 코딩한 후에 그 사전 코딩된 비트스트림을 자기 데이터 저장 매체 상에 기록하기 위한 단계를 더 포함하는 것을 특징으로 하는 레이트 24/25 RLL (0,14/13) 채널 코드 발생 방법.
제9항에 있어서,

상기 자기 데이터 저장 매체로부터 상기 기록된 비트스트림을 재생하여 기록된 정보를 복구하기 위한 단계와,

상기 복구된 코드워드를 복구하기 위한 단계와,

상기 복구된 코드워드를 1/(1+D^2)에 따라 사전 코딩하지 않아(unprecoding) 25-비트 디코딩된 신호를 형성하기 위한 단계와,

상기 디코딩된 신호를 제1 니블, 제2 바이트, 제2 니블 및 제3 바이트로 분할하기 위한 단계와,

상기 제1 니블 및 상기 제2 니블을 연결해서 9-비트 코드워드를 복구하기 위한 단계와,

상기 복구된 9-비트 코드워드를 8/9 RLL 디코딩하여 제1 바이트를 형성하는 단계

를 더 포함하는 것을 특징으로 하는 레이트 24/25 RLL (0,14/13) 채널 코드 발생 방법.
제10항에 있어서,

상기 제1, 제2 및 제3 바이트를 순차적으로 연결해서 병렬 판독 데이터 워드를 형성하기 위한 단계와,

상기 병렬 판독 데이터 워드를 판독 데이터의 일련의 비트 스트림으로 변환하기 위한 단계

를 더 포함하는 것을 특징으로 하는 레이트 24/25 RLL (0,14/13) 채널 코드 발생 방법.
자기 기록 채널용의 레이트 24/25 변조 코드에 있어서,

상기 코드는

A8:A4,B7:B0,A3:A0,C7:C0

의 비트 시퀀스를 포함하며, 여기서, A8:A0는 제1의 8-비트 사용자 바이트를 인코딩하는 레이트 8/9 코드워드를 포함하고, B 및 C는 제각기 상기 기록 채널을 통해 저장될 사용자 데이터의 3-바이트 시퀀스의 제2 및 제3의 8-비트 사용자 바이트인 것을 특징으로 하는 레이트 24/25 변조 코드.
제12항에 있어서,

상기 레이트 8/9 코드워드 A8:A0는 제1의 5-비트 니블 A8:A4 내의 각 인터리브에 적어도 하나의 천이를 포함하는 것을 특징으로 하는 레이트 24/25 변조 코드.
제13항에 있어서,

상기 레이트 8/9 코드워드 A8:A0는 각 니블 내에 적어도 하나의 글로벌 천이를 포함하는 것을 특징으로 하는 레이트 24/25 변조 코드.
제12항에 있어서,

상기 레이트 8/9 코드워드는 RLL(0,3)에 의해서 특징화되는 것을 특징으로 하는 레이트 24/25 변조 코드.
자기 기록 시스템에서 레이트 24/25 변조 코드를 발생하여 디지털 데이터 비트를 인코딩하기 위한 변조 코드 인코더에 있어서,

입력 데이터 비트의 직렬 스트림을 수신하여 3-바이트 입력 워드를 형성하기 위한 직렬-병렬 콘버터와,

상기 입력 워드의 제1 바이트를 인코딩하여 9-비트 코드워드를 형성하도록 구성된 레이트 8/9 인코더와,

상기 직렬-병렬 콘버터에 결합되어 상기 입력 워드의 제2 바이트 및 제3 바이트를 수신하고 상기 레이트 8/9 인코더에 결합되어 상기 9-비트 코드워드를 수신하기 위한 레지스터

를 포함하며, 상기 레지스터는 A[8:4]BA[3:0]C 시퀀스 내의 비트들을 연결하는 것에 의해 레이트 24/25 코드워드를 형성하도록 구성되며, 상기 시퀀스에서 A는 9-비트 코드워드이고 B는 상기 입력 워드의 제2 바이트이며 C는 상기 입력 워드의 제3 바이트인 것을 특징으로 하는 레이트 24/25 변조 코드 인코더.
제16항에 있어서,

상기 레이트 8/9 인코더는 RLL(0,3) 코드를 구현하는 것을 특징으로 하는 레이트 24/25 변조 코드 인코더.
제16항에 있어서,

상기 레이트 8/9 인코더는 인터리브 제약을 구현하는 것을 특징으로 하는 레이트 24/25 변조 코드 인코더.
제16항에 있어서,

상기 레이트 8/9 인코더는 다음의 논리식들, 즉,

b0 ＝ !x0 && !x1 && !x2 && !x3;

e0 ＝ !x4 && !x5 && !x6 && !x7;

y0 ＝ !e0 && ((!x0 && x2) + (x2 && !x3) + (x0 && !x2) + (x0 && !x1));

y1 ＝ !e0 && (x0 + !x2);

y2 ＝ e0 + b0 + x1;

y3 ＝ e0 + b0 + x2;

y4 ＝ (e0 && !b0) + x3;

y5 ＝ ((e0 && !b0) && x0) + x4;

y6 ＝ ((e0 && !b0) && x1) + x5;

y7 ＝ ((e0 && !b0) && x2) + x6; 및

y8 ＝ ((e0 && !b0) && x3) + x7 + (e0 && b0)

을 구현하며, 여기서, x[7:0]은 상기 입력 워드의 상기 제1 바이트이고, y[8:0]은 상기 9-비트 코드워드이며, !는 상보 연산자(complement operator)이며, &&는 로직 AND 연산자이며, +은 부울 OR 연산자인 것을 특징으로 하는 레이트 24/25 변조 코드 인코더.
자기 기록 매체로부터 복구된 것으로서 레이트 24/25 변조 인코딩된 판독 데이터의 직렬 스트림을 디코딩하기 위한 디코더에 있어서,

상기 판독 데이터의 직렬 스트림을 수신하여 25-비트 워드를 프레이밍(framing)하기 위한 직렬-병렬 콘버터와,

상기 워드의 제1의 9-비트를 디코딩하여 8-비트 심볼을 복구하도록 구성된 레이트 8/9 RLL 디코더와,

상기 직렬-병렬 콘버터에 결합되어 상기 워드의 나머지 16-비트를 수신하고, 상기 레이트 8/9 인코더에 결합되어 상기 8-비트 심볼을 수신하기 위한 레지스터

를 포함하며, 상기 레지스터는 ABC 시퀀스 내의 비트들을 연결하는 것에 의해 24-비트의 디코딩된 워드를 형성하도록 구성되며, 상기 시퀀스에서 A는 상기 8-비트 심볼이고 B는 상기 입력 워드의 제2 바이트이며 C는 상기 입력 워드의 제3 바이트인 것을 특징으로 하는 디코더.
제20항에 있어서,

상기 레이트 8/9 RLL 디코더는 다음의 논리식들, 즉,

a0 ＝ !y0 && !y1 && y4;

flg ＝ y0 + y1

x0 ＝ (a0 && y5) + ((y0 && y1) + (y1 && y3 && y4));

x1 ＝ (a0 && y6) + ((y1 && y2 && !y3) + (y0 && y2) + (y1 && y2 && y4));

x2 ＝ (a0 && y7) + ((y1 && y2 && y3 && y4) + (y0 && !y1) + (y0 && y1 && y3));

x3 ＝ (a0 && y8) + ((!y0 && y1 && y4) + (y0 && y4));

x4 ＝ flg && y5;

x5 ＝ flg && y6;

x6 ＝ flg && y7;

x7 ＝ flg && y8

을 구현하며, 여기서, y[8:0]은 상기 입력 워드의 제1의 9 비트이고, x[7:0]은 상기 복구된 8-비트 심볼이며, !는 상보 연산자이며, &&는 로직 AND 연산자이며, +는 부울 OR 연산자인 것을 특징으로 하는 디코더.