KR19990084797A - Semiconductor device and manufacturing method thereof - Google Patents
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Abstract
칩 크기를 감소시킬 수 있는 반도체 장치 및 그 제조 방법이 개시되어 있다. 복수개의 메모리 셀 트랜지스터와 복수개의 스트링 선택 트랜지스터가 직렬로 연결되어 하나의 스트링을 이루고, 두 개의 스트링이 하나의 비트라인 콘택홀을 통해 비트라인에 병렬 연결되어 하나의 블록을 이루는 반도체 장치에 있어서, 각각의 스트링을 분리하기 위한 소자 분리막이 상기 비트라인 콘택홀로부터 이격되지 않고 형성되며, 상기 비트라인 콘택홀의 하부에 N/P 접합이 형성되어 전류의 흐름을 방지한다. 비트라인 콘택홀과 소자 분리막 간의 이격 거리를 제거하여 칩 크기를 감소시킬 수 있으며, 메모리 셀 어레이와 비트라인 콘택홀 영역 간의 단차를 완화시켜 공정 마진을 증가시킬 수 있다. 또한, 비트라인 콘택홀의 바닥이 곡면으로 형성되어 유효 콘택홀 크기를 증가시킴으로써 콘택 저항을 감소시킬 수 있다.A semiconductor device capable of reducing the chip size and a manufacturing method thereof are disclosed. A semiconductor device comprising a plurality of memory cell transistors and a plurality of string selection transistors connected in series to form a single string and two strings connected in parallel to bit lines through one bit line contact hole to form one block, An isolation film for separating the individual strings is formed without being separated from the bit line contact holes and an N / P junction is formed under the bit line contact holes to prevent current flow. The chip size can be reduced by removing the distance between the bit line contact hole and the element isolation film and the step margin between the memory cell array and the bit line contact hole region can be relaxed to increase the process margin. In addition, the bottom of the bit line contact hole may be formed as a curved surface to increase the effective contact hole size, thereby reducing the contact resistance.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 비트라인 콘택홀과 스트링 분리용 소자 분리막 간의 디자인-룰(design rule)을 제거하여 칩 크기를 감소시킬 수 있는 NAND형 마스크-롬(Mask-ROM) 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a NAND-type mask-ROM device capable of reducing a chip size by eliminating a design rule between a bit line contact hole and a device for separating a string, ROM) and a manufacturing method thereof.
반도체 장치가 고집적화 및 고속화됨에 따라 미세 패턴의 형성이 요구되고 있으며 배선의 넓이(width) 뿐만 아니라 배선과 배선 사이의 간격(space)도 현저하게 감소하고 있다. 특히, 선폭이나 콘택홀의 크기가 점점 더 작아지는 반면에 이같은 작은 선폭을 제조할 수 있는 장비 기술이 뒷받침되지 못하고 있으며, 하지층과의 전기적 연결을 위한 콘택홀을 형성할 때 사진 공정의 미스얼라인 마진 부족과 식각 공정의 과도식각 마진 부족이 발생하여 반도체 장치의 고집적화에 큰 장애가 되고 있다.As the semiconductor device is highly integrated and increased in speed, formation of a fine pattern is required, and not only the width of the wiring but also the space between the wiring and the wiring is remarkably reduced. In particular, while the line width or the contact hole is becoming smaller and smaller, the equipment technology capable of manufacturing such a small line width is not supported. In forming the contact hole for electrical connection with the underlayer, mis- There is a shortage of margins and a shortage of etch margin in the etching process, which is a great obstacle to the high integration of semiconductor devices.
이와 같이 제조 장비의 한계가 분명하게 드러나는 경우에는 설계 상에서 충분한 마진을 주게 되는데, 이렇게 마진을 설정한 만큼 칩의 크기가 커지게 된다. 따라서, 제조 장비의 한계를 고려하여 설계시 선폭이나 콘택홀을 형성하기 위한 최소의 디자인-룰이 정해지는데, 이러한 디자인-룰을 가지고 칩 면적을 최소화시키는 것이 제품 생산에 있어서 매우 중요한 부분이다.In this way, when the limit of the manufacturing equipment is clearly revealed, a sufficient margin is given in the design. As the margin is set, the size of the chip becomes larger. Therefore, in consideration of the limitations of manufacturing equipment, the minimum design rule for forming a line width or a contact hole in design is determined. Minimizing the chip area with such a design rule is a very important part in product production.
도 1은 종래 기술에 의한 NAND형 마스크-롬의 셀 어레이의 레이아웃도이다. 여기서, 참조 부호 12는 소자 분리막, 14는 액티브 영역, 그리고 20은 비트라인 콘택홀을 각각 나타낸다.1 is a layout diagram of a conventional cell array of a NAND type mask-ROM. Reference numeral 12 denotes an element isolation film, 14 denotes an active region, and 20 denotes a bit line contact hole.
도 1을 참조하면, 종래의 NAND형 마스크-롬의 셀 어레이는 셀의 데이터를 읽기 위해 스트링을 선택할 수 있는 스트링 선택 라인(string select line; SSL1, SSL2)을 게이트로 하는 복수개의 스트링 선택 트랜지스터와, 메인 셀(main cell)을 구성하며 워드라인(word line; W/L1, …, W/Ln)을 게이트로 하는 복수개의 NMOS 트랜지스터가 직렬로 연결되어 하나의 스트링을 이루고, 두 개의 스트링이 하나의 비트라인 콘택홀(20)을 통해 셀의 데이터를 감지해 데이터를 전송하는 비트라인(bit line; B/L)에 병렬로 연결되어 메모리 셀 어레이의 기본 단위, 즉 블록(block)을 이루고 있다. 이때, 하나의 스트링은 다수의 증가형 트랜지스터(enhancement transistor)들과 공핍형 트랜지스터(Depletion Transistor)들이 불순물층, 즉 N+소오스/드레인 접합(junction)을 통하여 직렬 접속된 구조를 가진다.Referring to FIG. 1, a conventional NAND-type mask-ROM cell array includes a plurality of string selection transistors having a gate for selecting a string to read data of a cell, such as string select lines (SSL1 and SSL2) , A main cell and a plurality of NMOS transistors having word lines (W / L1, ..., W / Ln) as gates are connected in series to form a single string, and two strings (B / L) for sensing the data of the cell through the bit line contact hole 20 and transmitting the data, thereby forming a basic unit of the memory cell array, that is, a block . At this time, one string has a structure in which a plurality of enhancement transistors and depletion transistors are connected in series through an impurity layer, that is, an N + source / drain junction.
그리고, 소오스 라인(Vss)의 저항을 감소시키기 위하여 형성된 소오스 라인 액티브 영역에 복수개의 비트라인(B/L)마다 하나씩 소오스 라인 콘택홀(도시하지 않음)이 형성되며, 상기 비트라인(B/L)과 평행하게 형성된 소오스 라인(Vss)이 수 비트마다 하나씩 소오스 라인 콘택홀을 통해 소오스 라인 액티브 영역에 전기적으로 연결된다.A source line contact hole (not shown) is formed for each of the plurality of bit lines B / L in the source line active region formed to reduce the resistance of the source line Vss. The bit line B / L ) Are electrically connected to the source line active region through the source line contact holes one by one every several bits.
또한, 종래의 NAND형 마스크-롬 셀 어레이에 의하면, 하나의 비트라인 콘택홀(20)이 두 개의 스트링을 공유하고 각각의 스트링이 소자 분리막(12)에 의해 전기적으로 분리된다. 상기 비트라인 콘택홀(20)이 형성되는 영역에는 소자 분리막(12)이 형성되지 않으므로, 비트라인 콘택홀(20)이 형성되는 영역은 후속하는 평탄화 공정시 충분히 평탄화되지 않으며, 이에 따라 메모리 셀 어레이와 비트라인 콘택홀 영역과의 단차에 의한 낫칭 현상 및 스컴(scum)이 발생할 가능성이 높아 공정 마진이 감소된다. 또한, 각각의 스트링을 분리하는 소자 분리막(12)과 비트라인 콘택홀(20)이 겹치게 만들 경우에는, 겹쳐진 부분의 홀을 통하여 실리콘 기판 밑으로 전류가 빠져 나가게 되어 소자가 동작하지 않는 문제가 발생하게 되므로 비트라인 콘택홀(20)이 형성되는 영역과 소자 분리막(12)을 소정 거리만큼 이격시켜야 한다. 따라서, 종래의 NAND형 마스크-롬 셀 어레이에 의하면, 비트라인 콘택홀(20)과 소자 분리막(12) 간의 디자인-룰만큼 칩 크기가 커지게 된다.Further, according to the conventional NAND type mask-ROM cell array, one bit line contact hole 20 shares two strings, and each string is electrically separated by the device isolation film 12. [ Since the isolation layer 12 is not formed in the region where the bit line contact hole 20 is formed, the region where the bit line contact hole 20 is formed is not sufficiently planarized in the subsequent planarization process, There is a high possibility that a process of nicking and scum due to a step between the bit line contact hole region and the bit line contact hole region occurs, thereby reducing the process margin. In addition, when the device isolation film 12 for isolating the individual strings and the bit line contact hole 20 are made to overlap with each other, the current escapes under the silicon substrate through the holes in the overlapping portions, The device isolation film 12 must be separated from the region where the bit line contact hole 20 is formed by a predetermined distance. Therefore, according to the conventional NAND type mask-ROM cell array, the chip size becomes larger by the design rule between the bit line contact hole 20 and the isolation film 12.
따라서, 본 발명의 일 목적은 비트라인 콘택홀과 스트링 소자 분리막 간의 디자인-룰을 제거하여 칩 크기를 감소시킬 수 있는 반도체 장치를 제공하는데 있다.It is therefore an object of the present invention to provide a semiconductor device capable of reducing the chip size by eliminating the design rule between the bit line contact hole and the string device isolation film.
본 발명의 다른 목적은 비트라인 콘택홀과 스트링 소자 분리막 간의 디자인-룰을 제거하여 칩 크기를 감소시킬 수 있는 반도체 장치의 제조 방법을 제공하는데 있다.It is another object of the present invention to provide a method of manufacturing a semiconductor device capable of reducing a chip size by eliminating a design rule between a bit line contact hole and a string device isolation film.
도 1은 종래 기술에 의한 NAND형 마스크-롬의 셀 어레이의 레이아웃도이다.1 is a layout diagram of a conventional cell array of a NAND type mask-ROM.
도 2는 본 발명에 의한 NAND형 마스크-롬의 셀 어레이의 레이아웃도이다.2 is a layout view of a cell array of a NAND type mask-ROM according to the present invention.
도 3a 및 도 6b는 도 2의 A-A' 선 및 B-B' 선에 따른, 본 발명에 의한 NAND형 마스크-롬의 제조 방법을 설명하기 위한 단면도들이다.FIGS. 3A and 6B are cross-sectional views illustrating a method for manufacturing a NAND type mask-ROM according to the present invention, taken along line A-A 'and line B-B' in FIG.
<도면의 주요 부분에 대한 부호의 설명>Description of the Related Art
100 : 실리콘 기판 101 : 액티브 영역100: silicon substrate 101: active region
102 : 소자 분리막 107 : 게이트102: Element isolation film 107: Gate
110a : N-영역 110b : N+영역110a: N - region 110b: N + region
112 : 평탄화층 115 : 비트라인 콘택홀112: planarization layer 115: bit line contact hole
116 : 비트라인116: bit line
상기 일 목적을 달성하기 위하여 본 발명은, 복수개의 메모리 셀 트랜지스터와 복수개의 스트링 선택 트랜지스터가 직렬로 연결되어 하나의 스트링을 이루고, 두 개의 스트링이 하나의 비트라인 콘택홀을 통해 비트라인에 병렬 연결되어 하나의 블록을 이루는 반도체 장치에 있어서, 각각의 스트링을 분리하기 위한 소자 분리막이 상기 비트라인 콘택홀로부터 이격되지 않고 형성되며, 상기 비트라인 콘택홀의 하부에 N/P 접합이 형성되어 전류의 흐름을 방지하는 것을 특징으로 하는 반도체 장치를 제공한다.According to an aspect of the present invention, there is provided a memory cell array including a plurality of memory cell transistors and a plurality of string selection transistors connected in series to form a single string, and two strings are connected in parallel through bit line contact holes And a N / P junction is formed under the bit line contact hole to form a current flow path. The semiconductor device according to claim 1, Which is formed on the semiconductor substrate.
바람직하게는, 상기 비트라인 콘택홀은 그 바닥이 곡면으로 형성된다.Preferably, the bit line contact hole has a curved bottom surface.
상기 다른 목적을 달성하기 위하여 본 발명은, 복수개의 메모리 셀 트랜지스터와 복수개의 스트링 선택 트랜지스터가 직렬로 연결되어 하나의 스트링을 이루고, 두 개의 스트링이 하나의 비트라인 콘택홀을 통해 비트라인에 병렬 연결되어 하나의 블록을 이루는 반도체 장치의 제조 방법에 있어서, 상기 비트라인 콘택홀이 형성될 영역에 소자 분리막이 형성되도록 제1 도전형의 반도체 기판의 상부에 소자 분리막을 형성하는 단계; 상기 기판의 상부에 트랜지스터의 게이트를 형성하는 단계; 상기 비트라인 콘택홀 영역의 소자 분리막과 데이터가 입력될 영역의 게이트를 선택적으로 노출시키고, 상기 제1 도전형과 반대인 제2 도전형의 제1 불순물을 제1 에너지와 제1 도즈로써 이온주입하여 데이터를 프로그래밍하는 단계; 상기 결과물의 상부에 층간 절연막을 형성하는 단계; 상기 비트라인 콘택홀 영역의 층간 절연막 및 소자 분리막을 식각하여 비트라인 콘택홀을 형성하는 단계; 및 상기 결과물의 상부에 비트라인을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법을 제공한다.According to another aspect of the present invention, there is provided a memory device including a plurality of memory cell transistors and a plurality of string selection transistors connected in series to form a single string, wherein two strings are connected in parallel to a bit line through one bit line contact hole Forming a device isolation layer on a semiconductor substrate of a first conductive type so that a device isolation layer is formed in an area where the bit line contact hole is to be formed; Forming a gate of a transistor on top of the substrate; Selectively exposing a gate of a region to which data is to be input and a device isolation film of the bit line contact hole region, and implanting a first impurity of a second conductivity type opposite to the first conductivity type, Programming the data; Forming an interlayer insulating film on the resultant structure; Forming a bit line contact hole by etching an interlayer insulating film and an element isolation film of the bit line contact hole region; And forming a bit line on an upper portion of the resultant structure.
바람직하게는, 상기 제1 에너지는 상기 제2 도전형의 제1 불순물이 노출된 게이트 하부의 채널 영역까지 도달할 수 있을 정도의 에너지이다.Preferably, the first energy is such that the first impurity of the second conductivity type can reach the channel region under the exposed gate.
바람직하게는, 상기 층간 절연막을 형성하는 단계 전에, 상기 노출된 소자 분리막 및 게이트에 제2 도전형의 제2 불순물을 상기 제1 에너지보다 낮은 제2 에너지와 상기 제1 도즈보다 높은 제2 도즈로써 이온주입하는 단계를 더 구비한다. 더욱 바람직하게는, 상기 제2 에너지는 상기 제2 도전형의 제2 불순물이 노출된 게이트를 통과하지 않을 정도의 에너지이다.Preferably, before forming the interlayer insulating film, a second impurity of the second conductivity type is applied to the exposed device isolation film and gate with a second energy lower than the first energy and a second dose higher than the first dose Ion implantation. More preferably, the second energy is such that the second impurity of the second conductivity type does not pass through the exposed gate.
상술한 바와 같이 본 발명에 의하면, 비트라인 콘택홀이 형성될 영역에 소자 분리막을 형성하고 상기 비트라인 콘택홀을 형성할 때 기 형성되었던 소자 분리막을 식각함으로써 비트라인 콘택홀과 소자 분리막 간의 이격 거리(즉, 디자인-룰)를 제거할 수 있다. 또한, 비트라인 콘택홀이 형성될 영역에 소자 분리막을 형성함으로써 메모리 셀 어레이와 비트라인 콘택홀 영역 간의 단차를 완화시켜 공정 마진을 증가시킬 수 있다. 또한, 소자 분리막의 제거로 인하여 비트라인 콘택홀의 바닥이 곡면으로 형성됨으로써 유효 콘택홀 크기가 증가하여 콘택 저항을 감소시킬 수 있다.As described above, according to the present invention, a device isolation film is formed in a region where a bit line contact hole is to be formed, and a device isolation film, which is formed when the bit line contact hole is formed, is etched to separate a bit line contact hole and a device isolation film (I. E., Design-rule). In addition, by forming the element isolation film in the region where the bit line contact hole is to be formed, the step between the memory cell array and the bit line contact hole region can be relaxed to increase the process margin. In addition, since the bottom of the bit line contact hole is formed as a curved surface due to the removal of the element isolation film, the effective contact hole size increases and the contact resistance can be reduced.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 의한 NAND형 마스크-롬의 셀 어레이의 레이아웃도이다. 여기서, 참조 부호 101은 액티브 영역, 102는 소자 분리막, 그리고 115는 비트라인 콘택홀을 각각 나타낸다.2 is a layout view of a cell array of a NAND type mask-ROM according to the present invention. Here, reference numeral 101 denotes an active region, 102 denotes a device isolation film, and 115 denotes a bit line contact hole.
도 2를 참조하면, 본 발명에 의한 NAND형 마스크-롬의 셀 어레이는 셀의 데이터를 읽기 위해 스트링을 선택할 수 있는 스트링 선택 라인(SSL1, SSL2)을 게이트로 하는 복수개의 스트링 선택 트랜지스터와, 메인 셀을 구성하며 워드라인(W/L1, …, W/Ln)을 게이트로 하는 복수개의 NMOS 트랜지스터가 직렬로 연결되어 하나의 스트링을 이루고, 두 개의 스트링이 하나의 비트라인 콘택홀(115)을 통해 셀의 데이터를 감지해 데이터를 전송하는 비트라인(B/L)에 병렬로 연결되어 메모리 셀 어레이의 기본 단위, 즉 블록을 이루고 있다. 이때, 하나의 스트링은 다수의 증가형 트랜지스터들과 공핍형 트랜지스터들이 불순물층, 즉 N+소오스/드레인 접합을 통하여 직렬 접속된 구조를 가진다.Referring to FIG. 2, the NAND type mask-ROM cell array according to the present invention includes a plurality of string selection transistors whose gates are string selection lines SSL1 and SSL2 for selecting a string to read data of a cell, A plurality of NMOS transistors constituting a cell and having word lines (W / L1, ..., W / Ln) as gates are connected in series to form one string, and two strings are connected to one bit line contact hole 115 (B / L) for sensing the data of the cell and transmitting the data, thereby forming a basic unit, that is, a block, of the memory cell array. At this time, one string has a structure in which a plurality of enhancement type transistors and depletion type transistors are connected in series through an impurity layer, that is, an N + source / drain junction.
그리고, 소오스 라인(Vss)의 저항을 감소시키기 위하여 형성된 소오스 라인 액티브 영역에 복수개의 비트라인(B/L)마다 하나씩 소오스 라인 콘택홀(도시하지 않음)이 형성되며, 상기 비트라인(B/L)과 평행하게 형성된 소오스 라인(Vss)이 수 비트마다 하나씩 소오스 라인 콘택홀을 통해 소오스 라인 액티브 영역에 전기적으로 연결된다.A source line contact hole (not shown) is formed for each of the plurality of bit lines B / L in the source line active region formed to reduce the resistance of the source line Vss. The bit line B / L ) Are electrically connected to the source line active region through the source line contact holes one by one every several bits.
또한, 본 발명의 NAND형 마스크-롬 셀 어레이에 의하면, 각각의 스트링을 전기적으로 분리하는 소자 분리막(102)과 비트라인 콘택홀(115) 간에 이격 거리가 존재하지 않는다. 즉, 비트라인 콘택홀(115)이 형성될 영역에 소자 분리막(102)이 형성되고, 데이터 프로그래밍시 상기 소자 분리막(102) 하부의 기판 상태가 P-형에서 N+형으로 바뀌어 지며, 비트라인 콘택홀(115)이 형성될 때 기 형성되었던 소자 분리막(102)이 식각된다. 따라서, 비트라인 콘택홀(115)과 소자 분리막(102) 간의 이격 거리가 제거되어 칩 크기를 감소시킬 수 있다. 또한, 비트라인 콘택홀 영역의 소자 분리막(102)의 하부에 N+/P-접합이 형성되므로, 비트라인 콘택홀(115)을 통해 실리콘 기판 밑으로 전류가 빠져 나가지 못한다. 그리고, 본 발명에 의하면 상기 비트라인 콘택홀(115)의 바닥이 곡면으로 형성됨으로써 유효 콘택홀 크기가 증가하여 콘택 저항을 감소시킬 수 있다.Further, according to the NAND type mask-ROM cell array of the present invention, there is no separation distance between the device isolation film 102 for electrically isolating each string and the bit line contact hole 115. That is, the device isolation film 102 is formed in the region where the bit line contact hole 115 is to be formed, and the substrate state under the device isolation film 102 is changed from P - type to N + type during data programming, The device isolation film 102 that has been formed when the contact hole 115 is formed is etched. Accordingly, the spacing distance between the bit line contact hole 115 and the element isolation film 102 can be eliminated, thereby reducing the chip size. Also, since the N + / P - junction is formed under the device isolation film 102 in the bit line contact hole region, a current can not escape through the bit line contact hole 115 under the silicon substrate. According to the present invention, since the bottom of the bit line contact hole 115 is formed as a curved surface, the effective contact hole size increases and the contact resistance can be reduced.
이하, 상술한 구조를 갖는 본 발명에 따른 NAND형 마스크-롬의 제조 방법을 도면을 참조하여 설명하고자 한다.Hereinafter, a method of manufacturing a NAND mask-ROM according to the present invention having the above-described structure will be described with reference to the drawings.
도 3a 및 도 6b는 본 발명에 의한 NAND형 마스크-롬의 제조 방법을 설명하기 위한 단면도들이다. 여기서, 각 a도는 도 2의 A-A' 선에 따른 단면도이고, 각 b도는 도 2의 B-B' 선에 따른 단면도이다.FIGS. 3A and 6B are cross-sectional views illustrating a method of manufacturing a NAND-type mask-ROM according to the present invention. 2 is a cross-sectional view taken along the line A-A 'in Fig. 2, and each b is a cross-sectional view taken along the line B-B' in Fig.
도 3a 및 도 3b는 소자 분리막(102), 게이트(107) 및 N+소오스/드레인 접합을 형성하는 단계를 도시한다. 먼저, 통상의 소자분리 공정에 의해 P-형 실리콘 기판(100)의 상부에 소자 분리막(102)을 형성함으로써 상기 기판(100)을 액티브 영역과 필드 영역으로 구분한다. 이어서, 상기 기판(100)의 상부에 통상의 열산화 공정을 실시하여 게이트 산화막(도시하지 않음)을 형성한 후, 그 위에 폴리실리콘과 같은 제1 도전층(104) 및 금속 실리사이드와 같은 제2 도전층(106)을 순차적으로 증착하고 사진식각 공정을 통해 상기 제2 도전층(106)과 제1 도전층(104)을 패터닝함으로써 게이트(107)를 형성한다. 상기 게이트(107)는 스트링 선택 라인과 워드라인으로 제공된다.3A and 3B illustrate the step of forming the device isolation film 102, the gate 107 and the N + source / drain junction. First, the substrate 100 is divided into an active region and a field region by forming an isolation layer 102 on the P - type silicon substrate 100 by a conventional device isolation process. Next, a conventional thermal oxidation process is performed on the substrate 100 to form a gate oxide film (not shown), and thereon a first conductive layer 104 such as polysilicon and a second conductive layer 104 such as a metal silicide The conductive layer 106 is sequentially deposited and then the second conductive layer 106 and the first conductive layer 104 are patterned through a photolithography process to form the gate 107. [ The gate 107 is provided as a string select line and a word line.
이어서, 상기 게이트(107)를 이온주입 마스크로 사용하여 N형 불순물을 이온주입함으로써, 상기 게이트(107) 양측의 액티브 영역의 표면에 N+소오스/드레인 접합을 형성한다.Next, an N + source / drain junction is formed on the surface of the active region on both sides of the gate 107 by ion-implanting the N type impurity using the gate 107 as an ion implantation mask.
도 4a 및 도 4b는 데이터 프로그래밍을 실시하는 단계를 도시한다. 상기와 같이 N+소오스/드레인 접합을 형성한 후, 상기 결과물의 상부에 사진 공정을 통해 비트라인 콘택홀이 형성될 영역의 소자 분리막(102)과 데이터가 입력되어질 트랜지스터의 게이트(107)를 노출시키도록 감광막 패턴(108)을 형성한다. 이어서, 상기 감광막 패턴(108)을 이온주입 마스크로 이용하여 노출된 소자 분리막(102) 및 게이트(107)에 N형 제1 불순물, 예컨대 인(Ph)을 노출된 게이트 하부의 채널 영역까지 도달할 수 있을 정도의 높은 에너지로써 이온주입하여 상기 채널 영역에 N_영역(110a)을 형성함으로써, 노출된 트랜지스터를 공핍형 트랜지스터로 만들어 준다. 이때, 노출된 소자 분리막(102)의 하부에도 상기 제1 불순물이 깊숙이 이온주입되어 N-영역(110a)이 형성된다.Figures 4A and 4B illustrate the steps of data programming. After the N + source / drain junction is formed as described above, the device isolation layer 102 in the region where the bit line contact hole is to be formed and the gate 107 of the transistor to which data is to be input are exposed A photoresist pattern 108 is formed. Next, an N-type first impurity, for example, phosphorus (Ph) is exposed to the exposed device isolation film 102 and the gate 107 using the photoresist pattern 108 as an ion implantation mask to reach the channel region under the exposed gate by ion-implanted with high energy enough to form a N _ region (110a) on the channel region, making the exposed transistor in a depletion mode transistor. At this time, the first impurity is deeply ion-implanted in the lower part of the exposed element isolation film 102 to form the N - region 110a.
계속해서, 상기 감광막 패턴(108)을 이온주입 마스크로 사용하여 N형 제2 불순물, 예컨대 인(Ph)을 상기 제1 불순물의 에너지보다 낮은 에너지, 바람직하게는 노출된 트랜지스터의 게이트(107)를 통과하지 않을 정도의 에너지와 상기 제1 불순물의 도즈보다 높은 도즈로써 이온주입함으로써, 노출된 소자 분리막(102)의 바로 밑에 N+영역(110b)을 형성한다. 상기한 공정의 결과로써 노출된 트랜지스터의 특성을 변화시키지 않고 소자 분리막(102)의 하부에만 N+/P_접합이 형성된다. 따라서, 후속 공정에서 비트라인 콘택홀을 형성하여도 상기 홀을 통해 실리콘 기판(100) 밑으로 전류가 흐르지 않게 된다.Subsequently, by using the photoresist pattern 108 as an ion implantation mask, an N-type second impurity, for example, phosphorus (Ph) is implanted into the gate 107 of the exposed transistor at an energy lower than the energy of the first impurity, The N + region 110b is formed directly under the exposed device isolation film 102 by ion implantation with a dose not exceeding the dose and a dose higher than the dose of the first impurity. As a result of the above-described process, the N + / P_ junction is formed only at the bottom of the element isolation film 102 without changing the characteristics of the exposed transistor. Therefore, even if a bit line contact hole is formed in a subsequent process, a current does not flow under the silicon substrate 100 through the hole.
도 5a 및 도 5b는 평탄화층(112) 및 비트라인 콘택홀(115)을 형성하는 단계를 도시한다. 상기와 같이 데이터 프로그래밍을 수행한 후, 감광막 패턴(108)을 제거한다. 이어서, 상기 결과물의 상부에 BPSG(borophosphosilicate glass)와 같은 절연 물질을 증착하고 그 표면을 평탄화시키기 위하여 플로우(flow) 공정, 에치백(etch-back) 공정 또는 화학 기계적 연마(chemical mechanical polishing; CMP) 공정 등을 실시함으로써 평탄화층(112)을 형성한다. 이때, 비트라인 콘택홀이 형성될 영역에 소자 분리막(102)이 형성되어 있으므로 메모리 셀 어레이와 비트라인 콘택홀 영역 간의 단차가 완화된다. 따라서, 이러한 단차에 의한 낫칭 현상 및 스컴 등이 발생하지 않아 공정 마진이 증가한다.Figures 5A and 5B illustrate the step of forming the planarization layer 112 and the bit line contact holes 115. [ After data programming is performed as described above, the photoresist pattern 108 is removed. Then, a flow process, an etch-back process or a chemical mechanical polishing (CMP) process is performed to deposit an insulating material such as borophosphosilicate glass (BPSG) on the resultant product and planarize the surface thereof. The planarization layer 112 is formed. At this time, since the device isolation film 102 is formed in the region where the bit line contact hole is to be formed, the step between the memory cell array and the bit line contact hole region is alleviated. Therefore, the process margin is increased because there is no occurrence of a soot and a scum due to such a step.
이어서, 사진 공정을 통해 상기 평탄화층(112)의 상부에 감광막 패턴(114)을 형성한 후, 상기 감광막 패턴(114)을 식각 마스크로 이용하여 노출된 평탄화층(112) 및 소자 분리막(102)을 식각함으로써 비트라인 콘택홀(115)을 형성한다. 이때, 상기 비트라인 콘택홀(115)은 소자 분리막(102)의 식각으로 인하여 그 바닥면이 둥글게 되며, 이로 인하여 유효 콘택홀 크기가 증가하게 된다.A photoresist pattern 114 is formed on the planarization layer 112 through a photolithography process and then the exposed planarization layer 112 and the device isolation layer 102 are patterned using the photoresist pattern 114 as an etch mask. The bit line contact hole 115 is formed. At this time, the bottom of the bit line contact hole 115 is rounded due to the etching of the isolation layer 102, thereby increasing the effective contact hole size.
도 6a 및 도 6b는 비트라인(116)을 형성하는 단계를 도시한다. 상기와 같이 비트라인 콘택홀(115)을 형성한 후, 상기 감광막 패턴(114)을 제거한다. 이어서, 결과물의 상부에 금속층을 증착하고 이를 사진식각 공정으로 패터닝함으로써 상기 평탄화층(112) 및 비트라인 콘택홀(115)의 상부에 비트라인(116)을 형성한다.FIGS. 6A and 6B illustrate the step of forming the bit line 116. FIG. After the bit line contact hole 115 is formed as described above, the photoresist pattern 114 is removed. Subsequently, a metal layer is deposited on top of the resultant and patterned by a photolithography process to form a bit line 116 on top of the planarization layer 112 and the bit line contact hole 115.
상술한 바와 같이 본 발명에 의하면 다음과 같은 효과들을 얻을 수 있다.As described above, according to the present invention, the following effects can be obtained.
첫째, 비트라인 콘택홀이 형성될 영역에 소자 분리막을 형성하고 상기 비트라인 콘택홀을 형성할 때 기 형성되었던 소자 분리막을 식각함으로써 비트라인 콘택홀과 소자 분리막 간의 이격 거리(즉, 디자인-룰)를 제거할 수 있다.First, a device isolation film is formed in a region where a bit line contact hole is to be formed, and a distance (i.e., a design rule) between the bit line contact hole and the device isolation film is formed by etching the device isolation film, Can be removed.
둘째, 비트라인 콘택홀이 형성될 영역에 소자 분리막을 형성함으로써 메모리 셀 어레이와 비트라인 콘택홀 영역 간의 단차를 완화시켜 공정 마진을 증가시킬 수 있다.Second, by forming the element isolation film in the region where the bit line contact hole is to be formed, the step margin between the memory cell array and the bit line contact hole region can be relaxed, and the process margin can be increased.
셋째, 소자 분리막의 제거로 인하여 비트라인 콘택홀의 바닥이 곡면으로 형성됨으로써 유효 콘택홀 크기가 증가하여 콘택 저항을 감소시킬 수 있다.Third, since the bottom of the bit line contact hole is formed as a curved surface due to the removal of the device isolation film, the effective contact hole size increases and the contact resistance can be reduced.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit and scope of the invention as defined in the appended claims. And changes may be made without departing from the spirit and scope of the invention.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980016799A KR19990084797A (en) | 1998-05-11 | 1998-05-11 | Semiconductor device and manufacturing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019980016799A KR19990084797A (en) | 1998-05-11 | 1998-05-11 | Semiconductor device and manufacturing method thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990084797A true KR19990084797A (en) | 1999-12-06 |
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ID=65891436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019980016799A KR19990084797A (en) | 1998-05-11 | 1998-05-11 | Semiconductor device and manufacturing method thereof |
Country Status (1)
| Country | Link |
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| KR (1) | KR19990084797A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100985881B1 (en) * | 2008-05-28 | 2010-10-08 | 주식회사 하이닉스반도체 | Flash memory device and method of manufacturing the same |
| US7867831B2 (en) | 2008-05-28 | 2011-01-11 | Hynix Semiconductor Inc. | Manufacturing method of flash memory device comprising gate columns penetrating through a cell stack |
-
1998
- 1998-05-11 KR KR1019980016799A patent/KR19990084797A/en not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100985881B1 (en) * | 2008-05-28 | 2010-10-08 | 주식회사 하이닉스반도체 | Flash memory device and method of manufacturing the same |
| US7867831B2 (en) | 2008-05-28 | 2011-01-11 | Hynix Semiconductor Inc. | Manufacturing method of flash memory device comprising gate columns penetrating through a cell stack |
| US8203177B2 (en) | 2008-05-28 | 2012-06-19 | Hynix Semiconductor Inc. | Flash memory device with an array of gate columns penetrating through a cell stack |
| US8338874B2 (en) | 2008-05-28 | 2012-12-25 | Hynix Semiconductor Inc. | Flash memory device with an array of gate columns penetrating through a cell stack |
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