KR19990081046A - Voltage level shifter circuit - Google Patents

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이성수
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김영환
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Abstract

본 발명은 전압 레벨 시프터회로에 관한 것으로, 종래에는 기준전압을 발생하는 회로를 별도로 구현하여야 하는 불편함이 있었고, 또한 칩 내부에 기준전압을 발생하는 회로를 구현하면 면적과 전력면에서 손실이 있는 문제점이 있으며, 또한 외부에 상기 기준전압을 발생하는 회로를 구현하게 되면 사용자의 입장에서는 전원을 하나 더 추가해야 하므로 비용이 상승될 수 있는 문제점이 있었다. 따라서, 본 발명은 입력신호와 그 입력신호를 인버터를 통해 반전하여 입력받아 그 두신호의 차이를 증폭하는 차동증폭부와; 상기 차동증폭부의 증폭신호를 입력받아 이를 내부 고전압전원에 의해 안정화하여 그에 따른 신호를 출력하는 전압안정화부와; 상기 전압안정화부의 신호를 입력받아 이를 래치하는 래치부와; 상기 래치부의 래치신호를 입력받아 이를 반전하여 그에 따른 신호를 출력하는 인버터로 구성하여 파워 모스 소자를 포함한 칩에서 저전압신호와 고전압신호간의 인터페이스를 구현할 수 있음으로써 칩의 면적과 전력면에서 경제성을 가질수 있는 효과가 있다.The present invention relates to a voltage level shifter circuit. In the related art, there is a inconvenience in that a circuit for generating a reference voltage must be separately implemented, and there is a loss in area and power when implementing a circuit for generating a reference voltage inside the chip. There is a problem, and when implementing the circuit that generates the reference voltage to the outside there is a problem that the cost can be increased because the user must add one more power. Accordingly, the present invention includes a differential amplifier for inverting the input signal and the input signal through an inverter and amplifying the difference between the two signals; A voltage stabilizer that receives the amplified signal of the differential amplifier and stabilizes it by an internal high voltage power supply and outputs a signal according to the amplified signal; A latch unit which receives the signal of the voltage stabilizer and latches it; Inverter receives the latch signal from the latch unit and inverts the latch signal to output the signal according to the present invention, thereby realizing an interface between a low voltage signal and a high voltage signal in a chip including a power MOS device. It has an effect.

Description

전압 레벨 시프터회로Voltage level shifter circuit

본 발명은 전압 레벨 시프터회로에 관한 것으로, 특히 파워 모스 소자를 포함한 칩에서 저전압신호와 고전압신호간의 인터페이스를 구현할 수 있도록 한 전압 레벨 시프터회로에 관한 것이다.The present invention relates to a voltage level shifter circuit, and more particularly, to a voltage level shifter circuit for realizing an interface between a low voltage signal and a high voltage signal in a chip including a power MOS device.

일반적으로, 저전압논리회로와 고전압드라이버가 하나의 칩에 같이 들어있는 스마트 파워 칩은 디스플레이 구동칩등의 용도로 널리 쓰이고 있는데,복잡한 논리회로와 고전압 구동소자가 한 칩에 집적됨으로써 디스크리트소자를 사용하는 경우와 비교해서 시스템의 사이즈와 신뢰성면에서 얻는 이익이 크다.In general, smart power chips that have a low voltage logic circuit and a high voltage driver on a single chip are widely used for display driving chips, and the like. As a complex logic circuit and a high voltage driving device are integrated on a single chip, a discrete device is used. Compared to the case, the gain in the size and reliability of the system is large.

도1은 종래 래치형의 레벨 시프터회로의 구성을 보인 회로도로서, 이에 도시된 바와같이 고전압전원(VDDH)이 소스에 인가된 제1 피모스트랜지스터(P11)의 드레인에 소스가 접지되고 게이트에 입력신호(INL)가 인가된 제1 엔모스트랜지스터(N11)의 드레인을 접속하고, 그 접속점을 고전압전원(VDDH)이 소스에 인가된 제2 피모스트랜지스터(P12)의 게이트에 접속하며, 상기 제2 피모스트랜지스터(P12)의 드레인을 상기 제1 피모스트랜지스터(P11)의 게이트에 접속함과 아울러 소스가 접지전압(VSS)이 인가되고 게이트에 입력신호(INL)가 인버터(INV1)를 통해 반전되어 인가된 제2 엔모스트랜지스터(N12)의 드레인에 접속하여 그 접속점에서 출력신호(OUTH)가 발생되도록 구성되며, 이와같이 구성된 종래장치의 동작을 설명한다.1 is a circuit diagram illustrating a conventional latch-type level shifter circuit, in which a source is grounded at a drain of a first PMOS transistor P11 to which a high voltage power supply VDDH is applied to a source, and is input to a gate. The drain of the first NMOS transistor N11 to which the signal INL is applied is connected, and the connection point thereof is connected to the gate of the second PMOS transistor P12 to which the high voltage power supply VDDH is applied to the source. 2 The drain of the PMOS transistor P12 is connected to the gate of the first PMOS transistor P11, the source is applied with the ground voltage VSS, and the input signal INL is applied to the gate through the inverter INV1. The output signal OUTH is generated at the connection point by being connected to the drain of the second enMOS transistor N12 inverted and applied, and the operation of the conventional apparatus configured as described above will be described.

먼저, 저전압전원(VDDL:3.3V), 고전압전원(VDDH:5V), 접지전압(VSS:0V)임을 가정한다.First, it is assumed that the low voltage power supply (VDDL: 3.3V), the high voltage power supply (VDDH: 5V), and the ground voltage (VSS: 0V).

입력신호(INL)가 접지전압(VSS)인 경우 제1 엔모스트랜지스터(N11)는 그 접지전압(VSS)을 게이트에 인가받아 턴오프되고, 인버터(INV1)는 상기 접지전압(VSS)을 반전한 저전압전원(VDDL)을 출력하여 제2 엔모스트랜지스터(N12)의 게이트에 인가되며, 이에 의해 상기 제2 엔모스트랜지스터(N12)는 턴온된다.When the input signal INL is the ground voltage VSS, the first NMOS transistor N11 is turned off by applying the ground voltage VSS to the gate, and the inverter INV1 inverts the ground voltage VSS. The low voltage power supply VDDL is output and applied to the gate of the second NMOS transistor N12, whereby the second NMOS transistor N12 is turned on.

이에따라, 상기 제2 엔모스트랜지스터(N12)의 턴온에 의해 제1 노드(Node1)는 풀다운되며, 이에의해 제1 피모스트랜지스터(P11)는 턴온되어 제2 노드(Node2)의 전위는 고전압전원(VDDH)까지 풀업되고 이 제2 노드(Node2)의 전위에 의해 제2 피모스트랜지스터(P12)는 오프되어 제1 노드(Node1)의 전위는 접지전압(VSS)까지 떨어진다.Accordingly, the first node Node1 is pulled down by the turn-on of the second NMOS transistor N12, whereby the first PMOS transistor P11 is turned on so that the potential of the second node Node2 is a high-voltage power supply. Pulled up to VDDH, the second PMOS transistor P12 is turned off by the potential of the second node Node2, and the potential of the first node Node1 falls to the ground voltage VSS.

반대로, 입력신호(INL)가 저전압전원(VDDL)일 경우 제1 엔모스트랜지스터(N11)는 그 저전압전원(VDDL)을 게이트에 인가받아 턴온되고, 인버터(INV1)는 상기 저전압전원(VDDL)을 반전한 접지전압(VSS)을 출력하여 제2 엔모스트랜지스터(N12)의 게이트에 인가되며, 이에 의해 상기 제2 엔모스트랜지스터(N12)는 턴오프된다.On the contrary, when the input signal INL is the low voltage power supply VDDL, the first NMOS transistor N11 is turned on by applying the low voltage power supply VDDL to the gate, and the inverter INV1 turns on the low voltage power supply VDDL. The inverted ground voltage VSS is output and applied to the gate of the second NMOS transistor N12, whereby the second NMOS transistor N12 is turned off.

이에따라, 상기 제1 엔모스트랜지스터(N12)의 턴온에 의해 제2 노드(Node2)는 풀다운되며, 이에의해 제2 피모스트랜지스터(P11)는 턴온되어 제1 노드(Node1)의 전위는 고전압전원(VDDH)까지 풀업되고 이 제1 노드(Node1)의 전위에 의해 제2 피모스트랜지스터(P12)는 턴오프된다.Accordingly, the second node Node2 is pulled down by the turn-on of the first NMOS transistor N12, whereby the second PMOS transistor P11 is turned on so that the potential of the first node Node1 is a high-voltage power supply ( Pulled up to VDDH, the second PMOS transistor P12 is turned off by the potential of the first node Node1.

즉, 입력신호(INL)의 레벨(VSS,VDDL)이 변환되어 출력신호(OUTH)의 레벨(VSS,VDDH)로 된다.That is, the levels VSS and VDDL of the input signal INL are converted to become the levels VSS and VDDH of the output signal OUTH.

그러나, 상기와 같은 경우 고전압전원(VDDH)이 아주 높은 경우 제1,제2 피모스트랜지스터(P11),(P12)의 게이트에 고전압전원(VDDH)이 인가되어 있는데, 출력신호(OUTH) 즉, 제1 노드(Node1)가 접지전압(VSS)인 경우 제1 피모스트랜지스터(P11)에는 고전압전원(VDDH)이 걸리고, 출력신호(OUTH)가 고전압전원(VDDH)인 경우 제2 피모스트랜지스터(P12)의 게이트에 고전압전원(VDDH)이 걸리게 되므로 상기 매우 높은 고전압전원(VDDH)에 의해 상기 제1,제2 피모스트랜지스터(P11),(P12)의 게이트가 깨지게 된다.However, in the above case, when the high voltage power supply VDDH is very high, the high voltage power supply VDDH is applied to the gates of the first and second PMOS transistors P11 and P12. When the first node Node1 is the ground voltage VSS, the first PMOS transistor P11 receives the high voltage power supply VDDH. When the output signal OUTH is the high voltage power supply VDDH, the second PMOS transistor P1 is applied. Since the high voltage power supply VDDH is applied to the gate of P12, the gates of the first and second PMOS transistors P11 and P12 are broken by the very high high voltage power supply VDDH.

상기와 같은 문제점은 전압클램핑회로를 추가접속하여 해결하는데, 도2는 종래 클램프형 전압레벨시프터의 구성을 보인 회로도로서, 이에 도시된 바와같이 입력신호(INL)와 그 입력신호(INL)를 인버터(INV2)를 통해 반전하여 입력받아 그 두 신호의 차이를 증폭하는 차동증폭부(20)와; 상기 차동증폭부(20)의 증폭신호를 입력받아 이를 소정 기준전압(Vref)에 의해 안정화하여 그에 따른 신호를 출력하는 전압안정화부(21)와; 상기 전압안정화부(21)의 신호를 입력받아 이를 래치하는 래치부(22)와; 상기 래치부(22)의 신호를 입력받아 이를 반전하여 그에 따른 신호(OUT)를 출력하는 인버터(23)로 구성된다.The above problem is solved by additionally connecting a voltage clamping circuit. FIG. 2 is a circuit diagram showing a configuration of a conventional clamp-type voltage level shifter. As shown therein, an input signal INL and an input signal INL are inverters. A differential amplifier 20 which receives the inverted signal through INV2 and amplifies the difference between the two signals; A voltage stabilizer 21 which receives the amplified signal of the differential amplifier 20 and stabilizes it by a predetermined reference voltage Vref and outputs a signal according thereto; A latch unit 22 which receives the signal of the voltage stabilizing unit 21 and latches it; The inverter 23 receives the signal of the latch unit 22 and inverts the signal of the latch unit 22 to output the corresponding signal OUT.

상기 래치부(22)는 고전압전원(VDDH)이 소스에 인가된 제1 피모스트랜스터(P21)의 드레인을 고전압전원(VDDH)이 소스에 인가된 제2 피모스트랜지스터(P22)의 게이트에 접속하고, 상기 제2 피모스트랜지스터(P22)의 드레인을 상기 제1 피모스트랜지스터(P21)의 게이트에 접속하여 구성된다.The latch unit 22 drains the drain of the first PMOS transistor P21 to which the high voltage power supply VDDH is applied to the source to the gate of the second PMOS transistor P22 to which the high voltage power supply VDDH is applied to the source. And a drain of the second PMOS transistor P22 is connected to a gate of the first PMOS transistor P21.

상기 전압안정화부(21)는 기준전압(Vref)을 각기 게이트에 인가받는 제1,제2 피모스트랜지스터(P23),(P24)로 구성되며, 이와같이 구성된 종래 장치의 동작을 설명한다.The voltage stabilizing unit 21 includes first and second PMOS transistors P23 and P24 that receive the reference voltage Vref to their gates, respectively.

먼저, 차동증폭부(20)는 입력신호(INL)와 그 입력신호(INL)를 인버터(INV2)를 통해 반전하여 입력받아 그 두 신호의 차이를 증폭하고, 전압안정화부(21)는 상기 차동증폭부(20)의 증폭신호를 입력받아 이를 소정 기준전압(Vref)에 의해 안정화하여 그에 따른 신호를 래치부(22)에 인가한다.First, the differential amplifier 20 receives the input signal INL and the input signal INL by inverting the input signal through the inverter INV2, amplifies the difference between the two signals, and the voltage stabilizer 21 performs the differential. The amplified signal of the amplifier 20 is input and stabilized by a predetermined reference voltage Vref, and a signal corresponding thereto is applied to the latch unit 22.

이에 따라, 상기 래치부(22)는 상기 전압안정화부(21)의 출력신호를 입력받아 이를 래치하고, 이때 인버터(23)는 상기 래치부(22)의 래치신호를 입력받아 이를 반전하여 출력한다.Accordingly, the latch unit 22 receives the output signal of the voltage stabilization unit 21 and latches it, and at this time, the inverter 23 receives the latch signal of the latch unit 22 and inverts the output signal. .

여기서, 상기와 같은 동작을 회로적으로 설명하면, 먼저 입력신호(INL)가 접지전압(VSS)인 경우, 제1 엔모스트랜지스터(N21)는 그 접지전압(VSS)을 게이트에 인가받아 턴오프되고, 인버터(INV2)는 상기 접지전압(VSS)을 반전한 저전압전원(VDDL)을 출력하여 제2 엔모스트랜지스터(N12)의 게이트에 인가되며, 이에 의해 상기 제2 엔모스트랜지스터(N22)는 턴온된다.Here, when the above operation is described in a circuit, first, when the input signal INL is the ground voltage VSS, the first NMOS transistor N21 is turned off by applying the ground voltage VSS to the gate. The inverter INV2 outputs the low voltage power source VDDL in which the ground voltage VSS is inverted and is applied to the gate of the second NMOS transistor N12, whereby the second NMOS transistor N22 is Is turned on.

이에따라, 상기 제2 엔모스트랜지스터(N22)의 턴온에 의해 그 제2 엔모스트랜지스터(N22)의 드레인측의 전압은 풀다운되며, 이에의해 제1 노드(Node)의 전압도 떨어지는데, 전압안정화부(21)의 제2 피모스트랜지스터(P24)의 게이트가 기준전압(Vref)에 의해 잡혀 있기 때문에 상기 제1 노드(Node3)의 전압은 Vref+ 이하로는 떨어지지 않는다.As a result, the voltage on the drain side of the second NMOS transistor N22 is pulled down by the turn-on of the second NMOS transistor N22, thereby lowering the voltage of the first node. Since the gate of the second PMOS transistor P24 of 21 is held by the reference voltage Vref, the voltage of the first node Node3 is Vref +. It does not fall below.

이때, 래치부(22)의 제1 피모스트랜지스터(P21)는 상기 제1 노드(Node3)의 전압에 의해 턴온되어 제2 노드(Node4)의 전압을 고전압전원(VDDH)으로 풀업시킨다.In this case, the first PMOS transistor P21 of the latch unit 22 is turned on by the voltage of the first node Node3 to pull up the voltage of the second node Node4 to the high voltage power supply VDDH.

이에따라, 상기 제2 노드(Node4)의 고전압전원(VDDH)에 의해 인버터(23)의 피모스트랜지스터(P25)는 턴오프되고, 반면에 상기 인버터(23)의 엔모스트랜지스터(N23)는 인버터(INV2)의 저전압전원(VDDL)에 의해 턴온된다.Accordingly, the PMOS transistor P25 of the inverter 23 is turned off by the high voltage power supply VDDH of the second node Node4, while the enMOS transistor N23 of the inverter 23 is turned off by the inverter ( It is turned on by the low voltage power supply VDDL of INV2.

이에따라, 출력단(OUT)의 레벨은 접지전압(VSS) 레벨로 떨어진다.Accordingly, the level of the output terminal OUT drops to the ground voltage VSS level.

만약, 입력신호(INL)가 저전압전원(VDDL)인 경우, 제1 엔모스트랜지스터(N21)는 그 저전압전원(VDDL)을 게이트에 인가받아 턴온되고, 인버터(INV2)는 상기 저전압전원(VDDL)을 반전한 접지전압(VSS)을 출력하여 제2 엔모스트랜지스터(N22)의 게이트에 인가되며, 이에 의해 상기 제2 엔모스트랜지스터(N22)는 턴오프된다.If the input signal INL is the low voltage power supply VDDL, the first NMOS transistor N21 is turned on by applying the low voltage power supply VDDL to the gate, and the inverter INV2 is turned on by the low voltage power supply VDDL. The outputted ground voltage VSS is output to the gate of the second NMOS transistor N22, whereby the second NMOS transistor N22 is turned off.

이에따라, 상기 제1 엔모스트랜지스터(N21)의 턴온에 의해 그 제1 엔모스트랜지스터(N21)의 드레인측의 전압은 풀다운되며, 이에의해 제2 노드(Node4)의 전압도 떨어지는데, 전압안정화부(21)의 제1 피모스트랜지스터(P23)의 게이트가 기준전압(Vref)에 의해 잡혀 있기 때문에 상기 제2 노드(Node)의 전압은 Vref+ 이하로는 떨어지지 않는다.Accordingly, the voltage on the drain side of the first NMOS transistor N21 is pulled down by the turn-on of the first NMOS transistor N21, and thus, the voltage of the second node Node4 is also lowered. Since the gate of the first PMOS transistor P23 of FIG. 21 is held by the reference voltage Vref, the voltage of the second node Node is Vref +. It does not fall below.

이때, 래치부(22)의 제2 피모스트랜지스터(P22)는 상기 제2 노드(Node4)의 전압에 의해 턴온되어 제1 노드(Node3)의 전압을 고전압전원(VDDH)으로 풀업시킨다.At this time, the second PMOS transistor P22 of the latch unit 22 is turned on by the voltage of the second node Node4 to pull up the voltage of the first node Node3 to the high voltage power supply VDDH.

이에따라, 상기 제1 노드(Node3)의 접지전압(VSS)에 의해 인버터(23)의 피모스트랜지스터(P25)는 턴온되고, 반면에 상기 인버터(23)의 엔모스트랜지스터(N23)는 인버터(INV2)의 접지전압(VSS)에 의해 턴오프되므로 출력단(OUT)의 레벨은 고전압전원(VDDH) 레벨까지 올라간다.Accordingly, the PMOS transistor P25 of the inverter 23 is turned on by the ground voltage VSS of the first node Node3, while the enMOS transistor N23 of the inverter 23 is the inverter INV2. The output terminal OUT is raised to the high voltage power supply (VDDH) level because it is turned off by the ground voltage VSS.

즉, 상기 제1,제2 노드(Node3),(Node4)의 전압이 Vref+ 까지만 떨어지기 때문에 래치부(22)의 피모스트랜지스터(P21),(P22) 게이트와 인버터(23)의 피모스트랜지스터(P25) 게이트에 과전압이 걸리는 것을 막아준다.That is, the voltages of the first and second nodes Node3 and Node4 are Vref + Since it only falls, the overvoltage is prevented from being applied to the PMOS transistor gates P21 and P22 of the latch unit 22 and the PMOS transistor gate P25 of the inverter 23.

도3은 상기 도2의 클램프형 전압레벨시프터의 래치(22)와 전압안정화부(21) 사이에 쇼트키 다이오드(SD1),(SD2)를 추가 접속한 것으로, 일반적인 동작은 상기와 동일하며, 다만 이 쇼트키 다이오드(SD1),(SD2)는 제1,제2 노드(Node1),(Node2)의 전압이 커플링등의 노이즈에 의해 레벨이 지나치게 떨어지는 것을 막아준다.3 is an additional connection between Schottky diodes SD1 and SD2 between the latch 22 and the voltage stabilizer 21 of the clamp type voltage level shifter of FIG. 2, and the general operation is the same as above. However, the Schottky diodes SD1 and SD2 prevent the voltages of the first and second nodes Node1 and Node2 from dropping excessively due to noise such as coupling.

그러나, 상기와 같이 동작하는 종래 장치는 기준전압을 발생하는 회로를 별도로 구현하여야 하는 불편함이 있었고, 또한 칩 내부에 기준전압을 발생하는 회로를 구현하면 면적과 전력면에서 손실이 있는 문제점이 있으며, 또한 외부에 상기 기준전압을 발생하는 회로를 구현하게 되면 사용자의 입장에서는 전원을 하나 더 추가해야 하므로 비용이 상승될 수 있는 문제점이 있었다.However, the conventional device operating as described above has the inconvenience of implementing a circuit for generating a reference voltage separately, and there is a problem in terms of area and power when implementing a circuit for generating a reference voltage inside the chip. In addition, when a circuit for generating the reference voltage is externally implemented, a user may need to add one more power source, thereby increasing the cost.

따라서, 상기와 같은 문제점을 감안하여 창안한 본 발명은 파워 모스 소자를 포함한 칩에서 저전압신호와 고전압신호간의 인터페이스를 구현할 수 있음으로써 칩의 면적과 전력면에서 경제성을 가질 수 있도록 한 전압 레벨 시프터회로를 제공함에 그 목적이 있다.Accordingly, the present invention devised in view of the above problems can implement an interface between a low voltage signal and a high voltage signal in a chip including a power MOS device, so that a voltage level shifter circuit can be economical in terms of chip area and power. The purpose is to provide.

도1은 종래 래치형 전압 레벨 시프터회로의 구성을 보인 회로도.1 is a circuit diagram showing a configuration of a conventional latch type voltage level shifter circuit.

도2는 종래 클램프형 전압 레벨 시프터회로의 구성을 보인 회로도.Figure 2 is a circuit diagram showing the configuration of a conventional clamp type voltage level shifter circuit.

도3은 종래 쇼트키 다이오드를 이용한 전압 레벨 시프터회로의 구성을 보인 회로도.3 is a circuit diagram showing the configuration of a voltage level shifter circuit using a conventional Schottky diode.

도4는 본 발명 전압 레벨 시프터회로의 구성을 보인 블록도.4 is a block diagram showing the configuration of the voltage level shifter circuit of the present invention;

도5는 도4에 있어서, 공핍형피모스트랜지스터의 전압과 전류에 대한 특성도.Fig. 5 is a characteristic diagram of voltage and current of a depletion type MOS transistor in Fig. 4;

도6은 본 발명 전압강화를 방지한 전압 레벨 시프터회로의 구성을 보인 회로도.Fig. 6 is a circuit diagram showing the configuration of a voltage level shifter circuit preventing the voltage increase of the present invention.

*****도면의 주요부분에 대한 부호의 설명********** Description of the symbols for the main parts of the drawings *****

20 : 차동증폭부 40 : 전압안정화부20: differential amplifier 40: voltage stabilizer

22 : 래치부 23 : 인버터22 latch portion 23 inverter

DP30,DP31 : 공핍형피모스트랜지스터DP30, DP31: Depletion Type PMOS Transistor

상기와 같은 목적을 달성하기 위한 본 발명은 입력신호와 그 입력신호를 인버터를 통해 반전하여 입력받아 그 두신호의 차이를 증폭하는 차동증폭부와; 상기 차동증폭부의 증폭신호를 입력받아 이를 내부 고전압전원에 의해 안정화하여 그에 따른 신호를 출력하는 전압안정화부와; 상기 전압안정화부의 신호를 입력받아 이를 래치하는 래치부와; 상기 래치부의 래치신호를 입력받아 이를 반전하여 그에 따른 신호를 출력하는 인버터로 구성함을 특징으로 한다.The present invention for achieving the above object is a differential amplifier for receiving an input signal and the input signal is inverted through an inverter and amplified the difference between the two signals; A voltage stabilizer that receives the amplified signal of the differential amplifier and stabilizes it by an internal high voltage power supply and outputs a signal according to the amplified signal; A latch unit which receives the signal of the voltage stabilizer and latches it; The inverter receives the latch signal of the latch unit and inverts the latch signal to output the signal.

상기와 같은 목적을 달성하기 위한 본 발명은 입력신호와 그 입력신호를 인버터를 통해 반전하여 입력받아 그 두 신호의 차이를 증폭하는 차동증폭부와; 상기 차동증폭부의 증폭신호를 입력받아 이를 내부 고전압전원에 의해 안정화하여 그에 따른 신호를 출력하는 전압안정화부와; 상기 전압안정화부의 신호를 입력받아 이를 래치함과 아울러 그 래치신호의 전압강화를 방지하는 래치 및 전압강하방지부로 구성함을 특징으로 한다.The present invention for achieving the above object is a differential amplifier for receiving an input signal and the input signal is inverted through an inverter and amplified the difference between the two signals; A voltage stabilizer that receives the amplified signal of the differential amplifier and stabilizes it by an internal high voltage power supply and outputs a signal according to the amplified signal; A latch and a voltage drop prevention unit for receiving the signal of the voltage stabilization unit and latching it, and preventing the voltage increase of the latch signal.

이하, 본 발명에 의한 전압 레벨 시프터회로의 일실시예에 대한 작용 및 효과를 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, operations and effects of an embodiment of a voltage level shifter circuit according to the present invention will be described in detail with reference to the accompanying drawings.

도4는 본 발명 전압 레벨 시프터회로의 일실시예에 대한 구성을 보인 회로도로서, 이에 도시된 바와같이 입력신호(INL)와 그 입력신호(INL)를 인버터(INV1)를 통해 반전하여 입력받아 그 두신호의 차이를 증폭하는 차동증폭부(20)와; 상기 차동증폭부(20)의 증폭신호를 입력받아 이를 내부 고전압전원(VDDH)에 의해 안정화하여 그에 따른 신호를 출력하는 전압안정화부(40)와; 상기 전압안정화부(40)의 신호를 입력받아 이를 래치하는 래치부(22)와; 상기 래치부(22)의 래치신호를 입력받아 이를 반전하여 그에 따른 신호(OUT)를 출력하는 인버터(23)로 구성한다.4 is a circuit diagram showing an embodiment of the voltage level shifter circuit of the present invention. As shown therein, an input signal INL and an input signal INL are inverted through an inverter INV1, and the input signal INL is received. A differential amplifier 20 for amplifying a difference between the two signals; A voltage stabilizer 40 which receives the amplified signal of the differential amplifier 20 and stabilizes it by an internal high voltage power supply (VDDH) and outputs a signal accordingly; A latch unit 22 which receives a signal of the voltage stabilizer 40 and latches it; The inverter 23 receives the latch signal of the latch unit 22 and inverts the latch signal to output the signal OUT.

상기 전압안정화부(40)는 내부 고전압전원(VDDH)을 각기 게이트에 인가받는 제1,제2 공핍형피모스트랜지스터(DP31),(DP32)로 구성되며, 이와같이 구성한 본 발명의 일실시예에 대한 동작을 설명한다.The voltage stabilizer 40 includes first and second depleted PMOS transistors DP31 and DP32 to which an internal high voltage power supply VDDH is applied to a gate, respectively. Describe the operation.

먼저, 일반적인 동작은 종래와 동일하다. 즉, 차동증폭부(20)는 입력신호(INL)와 그 입력신호(INL)를 인버터(INV1)를 통해 반전하여 입력받아 그 두신호의 차이를 증폭하고, 이때, 종래와 달리, 전압안정화부(40)는 상기 차동증폭부(20)의 증폭신호를 입력받아 이를 내부 고전압전원(VDDH)에 의해 안정화하여 그에 따른 신호를 래치부(22)에 인가한다.First, the general operation is the same as in the prior art. That is, the differential amplifier 20 inverts the input signal INL and the input signal INL through the inverter INV1 and amplifies the difference between the two signals. Unlike this, the voltage stabilizer 40 receives the amplified signal of the differential amplifier 20, stabilizes it by the internal high voltage power supply VDDH, and applies the signal to the latch unit 22 accordingly.

이에 따라, 상기 래치부(22)는 상기 전압안정화부(40)의 출력신호를 입력받아 이를 래치하고, 이때 인버터(23)는 상기 래치부(22)의 래치신호를 입력받아 이를 반전하여 출력한다.Accordingly, the latch unit 22 receives the output signal of the voltage stabilizer 40 and latches it, and at this time, the inverter 23 receives the latch signal of the latch unit 22 and inverts the output signal. .

여기서, 상기와 같은 동작을 회로적으로 설명하면, 먼저 입력신호(INL)가 접지전압(VSS)인 경우, 제1 엔모스트랜지스터(N41)는 그 접지전압(VSS)을 게이트에 인가받아 턴오프되고, 인버터(INV1)는 상기 접지전압(VSS)을 반전한 저전압전원(VDDL)을 출력하여 제2 엔모스트랜지스터(N42)의 게이트에 인가하며, 이에 의해 상기 제2 엔모스트랜지스터(N42)는 턴온된다.Here, when the above operation is described in a circuit, first, when the input signal INL is the ground voltage VSS, the first NMOS transistor N41 is turned off by applying the ground voltage VSS to the gate. The inverter INV1 outputs the low voltage power source VDDL inverting the ground voltage VSS and applies it to the gate of the second NMOS transistor N42, whereby the second NMOS transistor N42 is Is turned on.

이에따라, 상기 제2 엔모스트랜지스터(N42)의 턴온에 의해 그 제2 엔모스트랜지스터(N42)의 드레인측의 전압은 풀다운되며, 이에의해 제1 노드(Node3)의 전압도 떨어지는데, 이때 전압안정화부(40)는 도5와 같은 특성곡선을 가진 공핍형피모스트랜지스터(DP32)의 게이트에 종래와 달리, 내부 고전압전원(VDDH)에 의해 잡혀 있기때문에 제1 노드(Node3)의 전압은 VDDH- 이하로 떨어지지 않으므로 래치부(22)의 피모스트랜지스터(P41),(P42) 게이트와 인버터(23)의 피모스트랜지스터(P43) 게이트에 과전압이 걸리지 않게 된다.As a result, the voltage on the drain side of the second NMOS transistor N42 is pulled down by the turn-on of the second NMOS transistor N42, thereby lowering the voltage of the first node Node3. 40, the voltage of the first node Node3 is set to VDDH− because the gate of the depletion type PMOS transistor DP32 having the characteristic curve as shown in FIG. Since it does not fall below, the overvoltage is not applied to the gates of PMOS transistors P41 and P42 of the latch unit 22 and the gate of PMOS transistor P43 of the inverter 23.

이때, 래치부(22)의 제1 피모스트랜지스터(P41)는 상기 제1 노드(Node3)의 전압에 의해 턴온되어 제2 노드(Node4)의 전압을 고전압전원(VDDH)으로 풀업시킨다.At this time, the first PMOS transistor P41 of the latch unit 22 is turned on by the voltage of the first node Node3 to pull up the voltage of the second node Node4 to the high voltage power supply VDDH.

이에따라, 상기 제2 노드(Node4)의 고전압전원(VDDH)에 의해 인버터(23)의 피모스트랜지스터(P43)는 턴오프되고, 반면에 상기 인버터(23)의 엔모스트랜지스터(N43)는 인버터(INV1)의 저전압전원(VDDL)에 의해 턴온된다.Accordingly, the PMOS transistor P43 of the inverter 23 is turned off by the high voltage power supply VDDH of the second node Node4, while the enMOS transistor N43 of the inverter 23 is turned off by the inverter ( It is turned on by the low voltage power supply VDDL of INV1.

이에따라, 출력단(OUT)의 레벨은 접지전압(VSS) 레벨로 떨어진다.Accordingly, the level of the output terminal OUT drops to the ground voltage VSS level.

만약, 입력신호(INL)가 저전압전원(VDDL)인 경우, 제1 엔모스트랜지스터(N41)는 그 저전압전원(VDDL)을 게이트에 인가받아 턴온되고, 인버터(INV1)는 상기 저전압전원(VDDL)을 반전한 접지전압(VSS)을 출력하여 제2 엔모스트랜지스터(N42)의 게이트에 인가되며, 이에 의해 상기 제2 엔모스트랜지스터(N42)는 턴오프된다.If the input signal INL is the low voltage power supply VDDL, the first NMOS transistor N41 is turned on by applying the low voltage power supply VDDL to the gate, and the inverter INV1 is turned on by the low voltage power supply VDDL. The outputted ground voltage VSS is output and applied to the gate of the second NMOS transistor N42, whereby the second NMOS transistor N42 is turned off.

이에따라, 상기 제1 엔모스트랜지스터(N41)의 턴온에 의해 그 제1 엔모스트랜지스터(N41)의 드레인측의 전압은 풀다운되며, 이에의해 제2 노드(Node4)의 전압도 떨어지는데, 이때 전압안정화부(40)의 제1 공핍형피모스트랜지스터(DP31)의 게이트가 내부의 고전압전원(VDDH)에 의해 잡혀 있기 때문에 상기 제2 노드(Node4)의 전압은 VDDH- 이하로는 떨어지지 않는다.Accordingly, the voltage on the drain side of the first NMOS transistor N41 is pulled down by the turn-on of the first NMOS transistor N41, and thus, the voltage of the second node Node4 is also lowered. Since the gate of the first depletion type PMOS transistor DP31 of 40 is held by the internal high voltage power supply VDDH, the voltage of the second node Node4 is VDDH−. It does not fall below.

이때, 래치부(22)의 제2 피모스트랜지스터(P42)는 상기 제2 노드(Node4)의 전압에 의해 턴온되어 제1 노드(Node3)의 전압을 고전압전원(VDDH)으로 풀업시킨다.At this time, the second PMOS transistor P42 of the latch unit 22 is turned on by the voltage of the second node Node4 to pull up the voltage of the first node Node3 to the high voltage power supply VDDH.

이에따라, 상기 제1 노드(Node3)의 고전압전원(VDDH)에 의해 인버터(23)의 피모스트랜지스터(P43)는 턴온되고, 반면에 상기 인버터(23)의 엔모스트랜지스터(N43)는 인버터(INV1)의 접지전압(VSS)에 의해 턴오프되므로 출력단(OUT)의 레벨은 고전압전원(VDDH) 레벨까지 올라간다.Accordingly, the PMOS transistor P43 of the inverter 23 is turned on by the high voltage power supply VDDH of the first node Node3, while the enMOS transistor N43 of the inverter 23 is the inverter INV1. The output terminal OUT is raised to the high voltage power supply (VDDH) level because it is turned off by the ground voltage VSS.

즉, 상기 제1,제2 노드(Node3),(Node4)의 전압이 VDDH- 까지만 떨어지기 때문에 래치부(22)의 피모스트랜지스터(P41),(P42) 게이트와 인버터(23)의 피모스트랜지스터(P43) 게이트에 과전압이 걸리는 것을 막아준다.That is, the voltages of the first and second nodes Node3 and Node4 are VDDH−. Since it only falls, the overvoltage is prevented from being applied to the PMOS transistors P41 and P42 of the latch unit 22 and the PMOS transistor P43 gate of the inverter 23.

도6은 본 발명 전압 레벨 시프터회로의 다른 실시예에 대한 구성을 보인 회로도로서, 이에 도시한 바와같이 입력신호(INL)와 그 입력신호(INL)를 인버터(INV1)를 통해 반전하여 입력받아 그 두 신호의 차이를 증폭하는 차동증폭부(20)와; 상기 차동증폭부(20)의 증폭신호를 입력받아 이를 내부 고전압전원(VDDH)에 의해 안정화하여 그에 따른 신호를 출력하는 전압안정화부(40)와; 상기 전압안정화부(40)의 신호를 입력받아 이를 래치함과 아울러 그 래치신호의 전압강화를 방지하는 래치 및 전압강하방지부(50)로 구성한다.FIG. 6 is a circuit diagram showing another embodiment of the voltage level shifter circuit of the present invention. As shown in FIG. 6, the input signal INL and the input signal INL are inverted through the inverter INV1 and received. A differential amplifier 20 for amplifying a difference between the two signals; A voltage stabilizer 40 which receives the amplified signal of the differential amplifier 20 and stabilizes it by an internal high voltage power supply (VDDH) and outputs a signal accordingly; A latch and a voltage drop prevention unit 50 for receiving a signal from the voltage stabilizer 40 and latching it, and preventing a voltage increase of the latch signal.

상기 전압안정화부(40)는 내부 고전압전원(VDDH)을 각기 게이트에 인가받는 제1,제2 공핍형피모스트랜지스터(DP31),(DP32)로 구성한다.The voltage stabilizer 40 includes first and second depletion type MOS transistors DP31 and DP32 to which an internal high voltage power supply VDDH is applied to a gate, respectively.

상기 래치 및 전압강하방지부(50)는 고전압전원(VDDH)이 소스에 인가된 제1 피모스트랜스터(P51)의 드레인을 고전압전원(VDDH)이 소스에 인가된 제2 피모스트랜지스터(P52)의 게이트에 접속하고, 상기 제2 피모스트랜지스터(P52)의 드레인을 상기 제1 피모스트랜지스터(P51)의 게이트에 접속하며, 상기 제1,제2 피모스트랜지스터(P51),(P52)의 소스에 각기 제1,제2 제너다이오드(ZD1),(ZD2)의 애노드를 접속하고 그 제1,제2 피모스트랜지스터(P51),(P52)의 드레인에 상기 제1,제2 제너다이오드(ZD1),(ZD2)의 캐소드를 접속하여 구성하며, 이와같이 구성한 본 발명의 동작을 설명한다.The latch and the voltage drop preventing unit 50 may drain the first PMOS transistor P51 to which the high voltage power supply VDDH is applied to the source, and the second PMOS transistor P52 to which the high voltage power supply VDDH is applied to the source. ), The drain of the second PMOS transistor P52 is connected to the gate of the first PMOS transistor P51, and the first and second PMOS transistors P51 and P52. Anodes of the first and second zener diodes ZD1 and ZD2 are respectively connected to the sources of the first and second zener diodes P51 and P52 and the first and second zener diodes are respectively connected to the drains of the first and second zener diodes P51 and P52. The cathodes of (ZD1) and (ZD2) are connected to each other, and the operation of the present invention thus constructed will be described.

먼저, 일반적인 동작은 상기 도4와 같으므로 생략하고, 다만 래치 및 전압방지부(50)의 내부에 제1,제2 제너다이오드(ZD1),(ZD2)를 달아 제1,제2 노드(Node3),(Node4)의 전압강하를 방지하는데, 이때 상기 제1,제2 제너다이오드(ZD1),(ZD2)의 브레이크다운(Break Down) 전압은 보다 커야 직류전류가 계속 흐르게 되어도 전력소모가 커지지 않는다.First, since the general operation is the same as that of FIG. 4, the description thereof is omitted, except that the first and second zener diodes ZD1 and ZD2 are attached to the inside of the latch and the voltage preventing part 50. ), And the voltage drop of the node 4 is prevented, wherein the breakdown voltages of the first and second zener diodes ZD1 and ZD2 are If it is larger, power consumption does not increase even if DC current continues to flow.

이상에서 상세히 설명한 바와같이 본 발명은 파워 모스 소자를 포함한 칩에서 저전압신호와 고전압신호간의 인터페이스를 구현할 수 있음으로써 칩의 면적과 전력면에서 경제성을 가질수 있는 효과가 있다.As described in detail above, the present invention can implement an interface between a low voltage signal and a high voltage signal in a chip including a power MOS device, thereby having an economical efficiency in terms of chip area and power.

Claims (5)

입력신호와 그 입력신호를 인버터를 통해 반전하여 입력받아 그 두신호의 차이를 증폭하는 차동증폭부와; 상기 차동증폭부의 증폭신호를 입력받아 이를 내부 고전압전원에 의해 안정화하여 그에 따른 신호를 출력하는 전압안정화부와; 상기 전압안정화부의 신호를 입력받아 이를 래치하는 래치부와; 상기 래치부의 래치신호를 입력받아 이를 반전하여 그에 따른 신호를 출력하는 인버터로 구성하는 것을 특징으로 하는 전압 레벨 시프터회로.A differential amplifier for inverting the input signal and the input signal through an inverter and amplifying a difference between the two signals; A voltage stabilizer that receives the amplified signal of the differential amplifier and stabilizes it by an internal high voltage power supply and outputs a signal according to the amplified signal; A latch unit which receives the signal of the voltage stabilizer and latches it; And an inverter receiving the latch signal of the latch unit and inverting the latch signal to output the latch signal. 제1 항에 있어서, 전압안정화부는 내부 고전압전원을 각기 게이트에 인가받는 제1,제2 공핍형피모스트랜지스터로 구성한 것을 특징으로 하는 전압 레벨 시프터회로.The voltage level shifter circuit as claimed in claim 1, wherein the voltage stabilizing unit comprises first and second depletion type MOS transistors, each of which receives an internal high voltage power supply to a gate. 입력신호와 그 입력신호를 인버터를 통해 반전하여 입력받아 그 두 신호의 차이를 증폭하는 차동증폭부와; 상기 차동증폭부의 증폭신호를 입력받아 이를 내부 고전압전원에 의해 안정화하여 그에 따른 신호를 출력하는 전압안정화부와; 상기 전압안정화부의 신호를 입력받아 이를 래치함과 아울러 그 래치신호의 전압강화를 방지하는 래치 및 전압강하방지부로 구성하는 것을 특징으로 하는 전압 레벨 시프터회로.A differential amplifier for inverting the input signal and the input signal through an inverter and amplifying a difference between the two signals; A voltage stabilizer that receives the amplified signal of the differential amplifier and stabilizes it by an internal high voltage power supply and outputs a signal according to the amplified signal; And a latch and a voltage drop prevention unit for receiving the signal of the voltage stabilization unit and latching the signal, and preventing the voltage increase of the latch signal. 제3 항에 있어서, 전압안정화부는 내부 고전압전원을 각기 게이트에 인가받는 제1,제2 공핍형피모스트랜지스터로 구성한 것을 특징으로 하는 전압 레벨 시프터회로.4. The voltage level shifter circuit according to claim 3, wherein the voltage stabilizing unit comprises first and second depletion type MOS transistors, each of which receives an internal high voltage power supply to a gate. 제3 항에 있어서, 래치 및 전압강하방지부는 고전압전원이 소스에 인가된 제1 피모스트랜스터의 드레인을 고전압전원이 소스에 인가된 제2 피모스트랜지스터의 게이트에 접속하고, 상기 제2 피모스트랜지스터의 드레인을 상기 제1 피모스트랜지스터의 게이트에 접속하며, 상기 제1,제2 피모스트랜지스터의 소스에 각기 제1,제2 제너다이오드의 애노드를 접속하고 그 제1,제2 피모스트랜지스터의 드레인에 상기 제1,제2 제너다이오드의 캐소드를 접속하여 구성한 것을 특징으로 하는 전압 레벨 시프터회로.The method of claim 3, wherein the latch and the voltage drop preventing unit connect a drain of the first PMOS transistor to which the high voltage power is applied to the source to a gate of the second PMOS transistor to which the high voltage power is applied to the source. The drain of the MOS transistor is connected to the gate of the first PMOS transistor, and the anodes of the first and second zener diodes are connected to the sources of the first and second PMOS transistors, respectively, and the first and second PMOS transistors A voltage level shifter circuit comprising a cathode of said first and second zener diodes connected to a drain of a transistor.
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