KR19990079020A - 디지털 아날로그 컨버터를 이용한 주파수 체배기 - Google Patents
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Abstract
본 발명은 주파수 체배기에 관한 것으로, 입력 신호와 피드백 신호의 위상차를 비교하여 제 1 및 제 2 검출 신호를 발생하는 위상 검출기와 검출 신호에 대응해서 엎/다운 카운팅하거나 디지털 신호를 출력하는 카운터와 디지털 신호에 의해서 전압 제어 발진기를 구동시키는 출력 신호를 발생하는 디지털 아날로그 컨버터를 구비한다. 따라서 위상차에 따른 디지털 신호를 발생하고 이를 디지털 아날로그 컨버터를 통하여 안정된 주파수를 출력하므로서 이를 구비한 반도체 디바이스의 크기를 감소시키며, 디지털 아날로그 컨버터의 기준 전류 신호를 이용하여 적정의 주파수를 갖는 출력 신호를 얻으므로서 공정에 따른 변화성을 해결한다.
Description
본 발명은 주파수 체배기에 관한 것으로, 좀 더 구체적으로 D/A 컨버터를 이용하여 기준 주파수를 갖는 입력 신호와 피드백 신호의 위상을 비교하여 적정의 주파수를 갖는 출력 신호를 발생하는 주파수 체배기에 관한 것이다.
주파수 체배기는 입력 주파수를 양의 정수(1은 제외)배한 주파수를 갖는 출력 신호를 발생한다. 그리고 일반적으로 전자 시스템에서의 지연 회로 또는 위상 동기 루프 회로를 이용하여 시스템에 필요한 주파수를 갖는 클럭 신호를 제공하는데 사용된다.
도 1을 참조하면, 종래 기술의 PLL 회로를 이용한 주파수 체배기는 기준 주파수를 갖는 입력 신호(Fref)를 분주하는 제 1 분주기(10)와 전압 제어 발진기(18)로부터 출력 신호(Fv)를 피드백시킨다. 이어서 프리 스케일러를 거쳐 제 3 분주기(24)에 의해 피드백 신호(Fv)를 분주한다. 그리고 분주된 피드백 신호(Ff)와 기준 입력 신호(Fi)의 위상을 비교하고, 그 비교 결과에 따른 제 1 및 제 2 검출 신호(A1, A2)를 출력하는 위상 검출기(12)를 구비하고 있다.
그리고 위상차에 의한 제 1 및 제 2 검출 신호를 챠지 펌프 회로(14)에서 펌핑하고 적분기(16)를 통해 입력 신호를 적분시킨다. 적분기(16)에서 출력되는 직류 전압(Vf)을 전압 제어 발진기(18)의 입력으로 사용하여 원하는 출력 주파수(Fv)를 얻고, 계속적으로 주파수가 안정될 때까지 피드백시켜 입력 신호(Fi)와의 위상을 비교, 적분하는 동작을 반복한다.
따라서 위상 검출기(12)에서는 입력 신호와 피드백 신호의 주파수의 위상차에 의해 위상이 앞서는 것이 결정된다. 이어서 챠지 펌프 회로(14)와 적분기(16)가 위상차를 직류 전압(Vf)으로 변환한다.
즉, 입력 주파수가 피드백 주파수보다 위상이 앞서는 경우에는 위상 검출기(12)의 제 1 검출 신호(A1)가 구형파로 출력되며, 제 2 검출 신호(A2)는 하이 로직 레벨으로 유지된다. 피드백 주파수가 입력 주파수보다 위상이 앞서는 경우에는 제 1 검출 신호(A1)는 하이 로직 레벨으로 유지되며, 제 2 검출 신호(A2)는 구형파로 출력된다.
이러한 제 1 및 제 2 검출 신호(A1, A2)를 챠지 펌프 회로(14)의 입력으로 하여 적분기의 전하를 조절한다. 그리고 적분기의 출력 신호를 전압 제어 발진기의 입력으로 하여 출력 주파수를 얻을 수 있다.
그러나 주파수 체배기를 갖는 반도체 디바이스는 적분기 내부의 캐패시터가 차지하는 면적이 크고, 공정에 따라 회로 특성의 변화가 쉽다.
본 발명의 목적은 상술한 문제점을 해결하기 위한 것으로, 디지털 아날로그 컨버터를 이용하여 회로 면적을 감소하는 주파수 체배기를 구현하는데 있다.
본 발명의 다른 목적은 상술한 문제점을 해결하기 위한 것으로, 디지털 아날로그 컨버터를 이용하여 안정된 출력 주파수를 얻는 주파수 체배기를 구현하는데 있다.
도 1은 종래 기술의 실시예에 따른 PLL 회로를 이용한 주파수 체배기의 구성을 나타내는 블럭도;
도 2는 본 발명의 실시예에 따른 D/A 컨버터를 이용한 주파수 체배기의 구성을 나타내는 블럭도;
도 3a 내지 도 3b는 도 2에 도시한 주파수 체배기의 동작 파형을 나타내는 도면.
*도면의 주요 부분에 대한 부호 설명*
10 : 제 1 분주기 12 : 위상 검출기
14 : 챠지펌프 회로 16 : 적분기
18 : 전압 제어 발진기 20 : 제 2 분주기
22 : 프리 스케일러 24 : 제 3 분주기
26 : 카운터 28 : D/A 컨버터
상술한 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 기준 주파수를 갖는 입력 신호와 전압 제어 발진기로부터 피드백되는 피드백 신호를 받아들여서 안정된 주파수를 출력하는 주파수 체배기에 있어서: 상기 분주된 입력 신호와 상기 피드백 신호를 받아들여서 이들의 위상을 비교하여 제 1 및 제 2 검출 신호를 출력하는 위상 검출기와; 상기 검출 신호에 응답해서 업 카운팅하거나 디지털 신호를 발생하는 카운터 회로와; 기준 전류 신호와 상기 디지털 신호를 받아들여서 상기 전압 제어 발진기를 구동시키는 출력 신호를 발생하는 디지털 아날로그 컨버터를 포함한다.
이 특징의 바람직한 실시예에 있어서, 상기 위상 검출기는 상기 입력 신호가 상기 피드백 신호보다 주파수의 위상이 앞서는 경우에는 상기 신호간의 위상차가 발생되는 구간에서 로우 로직 레벨의 상기 제 1 검출 신호를 출력하고, 상기 피드백 신호가 상기 입력 신호보다 주파수의 위상이 앞서는 경우에는 상기 신호간의 위상차가 발생되는 구간에서 로우 로직 레벨의 상기 제 2 검출 신호를 출력한다.
이 특징의 바람직한 실시예에 있어서, 상기 카운터 회로는 상기 제 1 및 제 2 검출 신호의 로우 로직 레벨 구간에서 업 카운팅하고, 상기 제 1 및 제 2 검출 신호의 하이 로직 레벨 구간에서 상기 디지털 아날로그 컨버터로 상기 디지털 신호를 전송한다.
이 특징의 바람직한 실시예에 있어서, 상기 카운터 회로는 T 플립 플럽으로 구비한다.
이 특징의 바람직한 실시예에 있어서, 상기 카운터 회로는 상기 제 1 및 제 2 검출 신호를 클럭 신호로 입력한다.
따라서 본 발명에 의하면, 기준 주파수를 갖는 입력 신호를 분배기에 의해 분배하고, 분배된 입력 신호와 전압 제어 발진기의 출력 신호를 피드백한다. 이어서 두 입력 신호와 피드백 신호의 위상을 비교하고 검출 신호를 발생한다. 그리고 카운터 회로는 검출 신호에 응답해서 업 카운팅하거나 디지털 신호를 발생한다. 이어서 디지털 신호에 의해 전압 제어 발진기를 구동시킨다.
이하 본 발명의 실시예를 첨부된 도면에 의거하여 상세히 설명한다.
도 2는 본 발명의 주파수 체배기의 구성을 도시한 블럭도로서, 상기 주파수 체배기는 위상 검출기(12)와 N 비트 카운터(26) 및 N 비트 D/A 컨버터(28)를 구비하고 있다. 그리고 제 1 내지 제 3 분배기(10, 20, 24)와 프리 스케일러(22) 및 전압 제어 발진기(18)를 포함하고 있다.
도면을 참조하면, 상기 제 1 분배기(10)는 기준 주파수를 갖는 입력 신호(Fref)를 분주하여 분주된 신호(Fi)를 상기 위상 검출기(12)로 제공한다.
상기 위상 검출기(12)는 상기 전압 제어 발진기(18)의 출력 신호(Fv)를 피드백하여 상기 제 3 분주기(24)에 의해 분주된 신호(Ff)와 상기 입력 신호(Fi)의 위상을 비교한다. 그리고 그 비교 결과에 따른 위상차에 의한 제 1 및 제 2 검출 신호(A1, A2)를 발생한다.
따라서 상기 입력 신호(Fi)가 상기 피드백 신호(Ff)보다 주파수의 위상이 앞서는 경우에는 상기 신호간의 위상차가 발생되는 구간에서 로우 로직 레벨의 상기 제 1 검출 신호(A1)를 출력하고, 상기 피드백 신호(Ff)가 상기 입력 신호(Fi)보다 주파수의 위상이 앞서는 경우에는 상기 신호간의 위상차가 발생되는 구간에서 로우 로직 레벨의 상기 제 2 검출 신호(A2)를 출력한다.
상기 N 비트 카운터(26)는 예컨데 T 플립 플럽으로 구성되며, 제 1 또는 제 2 검출 신호(A1 또는 A2)의 폴링 에지(falling edge)에서 T 플립 플럽의 클럭 신호로 입력된다. 그리고 상기 검출 신호(A1, A2)에 응답해서 업 카운팅하거나 디지털 신호를 발생한다.
따라서 상기 N 비트 카운터(26)는 상기 제 1 및 제 2 검출 신호(A1, A2)의 로우 로직 레벨 구간에서 업 카운팅하고, 상기 제 1 및 제 2 검출 신호(A1, A2)의 하이 로직 레벨 구간에서 상기 디지털 아날로그 컨버터(28)로 상기 디지털 신호를 전송한다.
그리고 상기 N 비트 D/A 컨버터(28)는 상기 N 비트 카운터의 업 카운팅으로 인한 디지털 신호를 받아들여서 이를 아날로그 신호로 변환하여 출력한다. 즉, 기준 전류 신호(Iref)와 상기 디지털 신호를 받아들여서 상기 전압 제어 발진기(18)를 구동시키는 출력 신호(Vf)를 발생한다.
상기 전압 제어 발진기(18)는 상기 아날로그 신호에 응답해서 입력 신호의 양의 정수배의 주파수를 갖는 출력 신호를 발생한다.
이어서 상기 제 2 분주기는 상기 전압 제어 발진기(18)의 출력 신호(Fv)를 원하는 주파수의 신호를 발생하기 위해서 적정의 주파수를 갖는 출력 신호(Fout)를 발생한다.
상기 프리 스케일러(22)는 상기 전압 제어 발진기(18)의 출력 신호(Fv)를 받아들여서 상기 입력 신호(Fi)와 위상차를 검출하기에 적합한 신호를 출력한다.
그리고 상기 제 3 분주기(24)는 상기 프리 스케일러(22)의 출력 신호를 받아들여서 이를 분주하고 분주된 피드백 신호(Ff)를 출력한다.
구체적으로 도 3에 도시된 바와 같이, 상기 위상 검출기(12)에서는 피드백 신호(Ff)와 입력 신호(Fi)의 위상차를 비교하여 피드백 신호(Ff)가 입력 신호(Fi)보다 주파수의 위상이 앞서는 경우에는 제 2 검출 신호(A2)가 위상차에 의한 구형파가 출력된다.
이 파형은 피드백 신호(Ff)의 폴링 에지에서 입력 신호(Fi)의 폴링 에지 사이의 전압 레벨이 다른 구간 즉, 위상차 만큼의 로우 로직 레벨이 발생되고 다른 구간에서는 하이 로직 레벨이 발생된다. 제 2 검출 신호(A2)를 상기 N 비트 카운터(26)의 예컨데, T 플립 플럽(미도시됨)의 카운터 업 클럭 신호 입력 단자에 연결하여 제 2 검출 신호(A2)가 로우 로직 레벨인 구간에서 상기 N 비트 카운터(26)를 업 카운팅시키고, 하이 로직 레벨의 구간에서는 상기 N 비트 D/A 컨버터(28)로 디지털 신호를 출력한다.
이어서 상기 N 비트 D/A 컨버터(28)로부터 상기 전압 제어 발진기(18)를 발진시킨다. 이 때 제 1 검출 신호(A1)는 하이 로직 레벨으로 유지된다.
또한 도 4에 도시된 바와 같이, 입력 신호(Fi)가 피드백 신호(Ff)보다 주파수 위상이 앞서는 경우에는 제 1 검출 신호(A1)가 구형파로 출력된다. 즉, 입력 신호(Fi)의 폴링 에지에서 피드백 신호(Ff)의 폴링 에지 구간 사이에서 전압 레벨이 다른 구간의 해당 위상차 만큼 제 1 검출 신호(A1)는 로우 로직 레벨이 출력되고, 다른 구간에서는 하이 로직 레벨이 출력된다.
이어서 상기 N 비트 카운터(26)와 상기 N 비트 D/A 컨버터(28)는 도 3의 그것과 동일한 동작을 수행한다.
상술한 바와 같이 본 발명은 입력 신호와 피드백 신호의 위상차를 검출하고 그 결과를 디지털화하여 출력하고, D/A 컨버터를 이용해서 전압제어 발진기를 구동시키므로서 주파수 체배기를 구비한 반도체 디바이스의 크기를 감소시키며, D/A 컨버터의 기준 전류를 발생하는 회로를 이용하여 전압 제어 발진기로부터 적정의 출력 주파수를 얻을 수 있어서 공정에 따른 제약을 최소화한다.
Claims (3)
- 기준 주파수를 갖는 입력 신호(Fi)와 전압 제어 발진기(18)로부터 피드백되는 피드백 신호(Ff)를 받아들여서 안정된 주파수를 출력하는 주파수 체배기에 있어서:상기 분주된 입력 신호(Fi)와 상기 피드백 신호(Ff)를 받아들여서 이들의 위상을 비교하여 제 1 및 제 2 검출 신호(A1, A2)를 출력하는 위상 검출기(12)와;상기 검출 신호(A1, A2)에 응답해서 업 카운팅하거나 디지털 신호를 발생하는 카운터 회로(26)와;기준 전류 신호(Iref)와 상기 디지털 신호를 받아들여서 상기 전압 제어 발진기(18)를 구동시키는 출력 신호(Vf)를 발생하는 디지털 아날로그 컨버터(28)를 포함하는 것을 특징으로 하는 주파수 체배기.
- 제 1 항에 있어서,상기 위상 검출기(12)는:상기 입력 신호(Fi)가 상기 피드백 신호(Ff)보다 주파수의 위상이 앞서는 경우에는 상기 신호간의 위상차가 발생되는 구간에서 로우 로직 레벨의 상기 제 1 검출 신호(A1)를 출력하고, 상기 피드백 신호(Ff)가 상기 입력 신호(Fi)보다 주파수의 위상이 앞서는 경우에는 상기 신호간의 위상차가 발생되는 구간에서 로우 로직 레벨의 상기 제 2 검출 신호(A2)를 출력하는 것을 특징으로 하는 주파수 체배기.
- 제 1 항에 있어서,상기 카운터 회로(28)는:상기 제 1 및 제 2 검출 신호(A1, A2)의 로우 로직 레벨 구간에서 업 카운팅하고, 상기 제 1 및 제 2 검출 신호(A1, A2)의 하이 로직 레벨 구간에서 상기 디지털 아날로그 컨버터(28)로 상기 디지털 신호를 전송하는 것을 특징으로 하는 주파수 체배기.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980003676A KR19990079020A (ko) | 1998-02-09 | 1998-02-09 | 디지털 아날로그 컨버터를 이용한 주파수 체배기 |
Applications Claiming Priority (1)
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| KR1019980003676A KR19990079020A (ko) | 1998-02-09 | 1998-02-09 | 디지털 아날로그 컨버터를 이용한 주파수 체배기 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990079020A true KR19990079020A (ko) | 1999-11-05 |
Family
ID=65893476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980003676A KR19990079020A (ko) | 1998-02-09 | 1998-02-09 | 디지털 아날로그 컨버터를 이용한 주파수 체배기 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990079020A (ko) |
-
1998
- 1998-02-09 KR KR1019980003676A patent/KR19990079020A/ko not_active Application Discontinuation
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Legal Events
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