KR19990077819A - Semiconductor memory device including boost circuit - Google Patents
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Abstract
외부 전원 전압을 부스팅하므로써 얻어지는 전압을 사용하는 다수의 회로들을 구비하고 이들 회로들의 동작들에 의해 발생되는 전원 잡음들이 다른 회로들에 영향을 미치지 않게하는 반도체 메모리 장치가 서술되어 있다. 부스트 회로를 구비하는 반도체 메모리 장치는 예를들어 메모리 셀 어레이 및 출력 회로와 같이 부스트 전압들을 사용하는 다수의 회로들 및 다수의 부스트 회로들을 구비하는데, 각각의 회로는 이들 회로들중 대응하는 하나의 회로를 위해 제공된다. 이와같은 구성에 따라서, 부스트 전압들을 사용하는 회로들간의 잡음 간섭 문제가 제거될 수 있다.A semiconductor memory device is described that has a plurality of circuits that use a voltage obtained by boosting an external power supply voltage and that power supply noises generated by the operations of these circuits do not affect other circuits. A semiconductor memory device having a boost circuit has a plurality of circuits and a plurality of boost circuits using boost voltages, for example a memory cell array and an output circuit, each circuit having a corresponding one of these circuits. Is provided for the circuit. According to such a configuration, the problem of noise interference between circuits using boost voltages can be eliminated.
Description
본 발명은 부스트 회로를 구비하는 반도체 메모리 장치에 관한 것이며, 특히 메모리 셀 어레이 및 출력 회로 둘다를 위하여 부스트되는 전압을 사용하는 반도체 메모리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device having a boost circuit, and more particularly to a semiconductor memory device using a boosted voltage for both a memory cell array and an output circuit.
최근, 외부 전원에서 반도체 메모리 장치로 공급될 전압은 낮아지고 있다. 그러나, 이와같은 저 전압보다 보다 차라리 높은 전압에 의해 구동되는 것이 바람직한 일부 회로들이 반도체 메모리 장치의 내부 회로들에 포함되어 있다. 이와같은 회로로서 예를들어 출력 회로 및 워드선 구동 회로를 들수 있다.Recently, the voltage to be supplied from the external power source to the semiconductor memory device has been lowered. However, some circuits that are preferably driven by a higher voltage than such a low voltage are included in the internal circuits of the semiconductor memory device. As such a circuit, an output circuit and a word line drive circuit are mentioned, for example.
따라서, 외부 전원으로부터 출력된 전압이 출력 회로 및 워드선 구동 회로에 공급되는 것이 아니라 부스트 회로에 의해 부스팅한 전압이 이들 회로에 공급된다. 이 상황이 도7을 참조하여 설명될 것이다.Therefore, the voltage output from the external power supply is not supplied to the output circuit and the word line driver circuit, but the voltage boosted by the boost circuit is supplied to these circuits. This situation will be explained with reference to FIG.
도7에 도시된 반도체 메모리 장치는 메모리 셀 어레이(26) 및 출력 회로(27)를 구비한다. 메모리 셀 어레이(26)에, 많은 메모리 셀들이 포함되어 있고 이들 메모리 셀들을 액세스하기 위한 수많은 워드선들이 제공되어 있다. 공지된 바와같이, 선택된 워드선에 인가될 전압은 트랜지스터의 임계 전압 보다 큰 만큼 전원 전압보다 높다. 게다가, 데이터의 출력 속도를 증가시키기 위하여, 전원 전압보다 높은 전압이 또한 출력 전압(27)에서 사용된다.The semiconductor memory device shown in FIG. 7 includes a memory cell array 26 and an output circuit 27. In the memory cell array 26, many memory cells are included and numerous word lines are provided for accessing these memory cells. As is known, the voltage to be applied to the selected word line is higher than the power supply voltage by greater than the threshold voltage of the transistor. In addition, to increase the output speed of the data, a voltage higher than the power supply voltage is also used at the output voltage 27.
상술된 바와같이, 메모리 셀 어레이(26) 및 출력 회로(27)는 전원 전압보다 높은 전압을 필요로하기 때문에, 부스트 전압 발생 회로(25)에 의해 외부 전압을 부스팅하므로써 얻어지는 전압(VBOOT)은 메모리 셀 어레이(26) 및 출력 회로(27)에 공급된다.As described above, since the memory cell array 26 and the output circuit 27 require a voltage higher than the power supply voltage, the voltage VBOOT obtained by boosting the external voltage by the boost voltage generation circuit 25 is a memory. The cell array 26 and the output circuit 27 are supplied.
그러나, 이와같은 종래의 반도체 메모리 장치는 다음과 같은 문제점들을 갖고 있다. 특히, 부스트 전압 발생 회로(25)에 의해 발생된 전압 (VBOOT)는 통상적으로 메모리 셀 어레이(26) 및 출력 회로(27)를 위하여 사용된다. 그러므로, 전압 (VBOOT)이 출력 회로(27)의 동작으로 인해 변화될 때, 메모리 셀 어레이에서 구동되는 워드선의 구동 전압은 변화한다. 특히, 이 반도체 메모리 장치가 동작 주파수가 보다 높은 동기 DRAM일 때, 출력 회로(27)의 동작으로 인한 전압 (VBOOT)의 변화는 더욱 중요하게 된다. 워드선이 전압(VBOOT)이 변화하고 있는 상황에서 메모리 셀 어레이(26)에서 구동될 때, 열악한 판독 출력/기록 동작이 야기되고 감지 속도가 느리게 되는 문제가 초래된다.However, such a conventional semiconductor memory device has the following problems. In particular, the voltage VBOOT generated by the boost voltage generator circuit 25 is typically used for the memory cell array 26 and the output circuit 27. Therefore, when the voltage VBOOT is changed due to the operation of the output circuit 27, the drive voltage of the word line driven in the memory cell array changes. In particular, when this semiconductor memory device is a synchronous DRAM having a higher operating frequency, the change of the voltage VBOOT due to the operation of the output circuit 27 becomes more important. When the word line is driven in the memory cell array 26 in a situation where the voltage VBOOT is changing, a poor read output / write operation is caused and a problem of slow detection speed is caused.
이에 반하여, 전압 (VBOOT)은 또한 메모리 셀 어레이(26)의 동작으로 인해 변화된다. 따라서, 전압(VBOOT)이 메모리 셀 어레이(26)의 동작으로 인해 변화될 때, 출력 회로(27)의 수행성능이 저하되므로써, 출력 회로의 출력 속도가 낮게되고 출력 타이밍이 출력 회로의 출력 핀들간에서 불균일하게 되는 문제가 초래된다.In contrast, the voltage VBOOT also changes due to the operation of the memory cell array 26. Therefore, when the voltage VBOOT is changed due to the operation of the memory cell array 26, the performance of the output circuit 27 is lowered so that the output speed of the output circuit is lowered and the output timing is between the output pins of the output circuit. This results in a problem of non-uniformity.
동기 DRAM을 참조하면, 데이터 출력 및 워드선 구동이 동시에 수행되기 때문에, 상술한 문제는 매우 심각하다.Referring to the synchronous DRAM, the above-described problem is very serious because data output and word line driving are performed at the same time.
다른 한편으로, 고속 데이터 출력 및 출력 전류의 증가가 바람직한 경우, 출력 회로(27)를 구동하는 전압(VBOOT)은 더욱 상승되어야만 된다. 그러나, 전압 (VBOOT)이 또한 메모리 셀 어레이(26)를 위하여 사용되기 때문에, 전압(VBOOT)은 자유롭게 설정될 수 없다. 다른 말로서, 전압(VBOOT)은 메모리 셀 어레이(26) 및 출력 회로(27)에 의해 요구되는 조건들을 만족시키는 범위내에서 설정되어야만 하므로, 이 범위는 크게 제한된다.On the other hand, if a high speed data output and an increase in output current are desired, the voltage VBOOT driving the output circuit 27 must be further raised. However, since the voltage VBOOT is also used for the memory cell array 26, the voltage VBOOT cannot be freely set. In other words, since the voltage VBOOT must be set within a range that satisfies the conditions required by the memory cell array 26 and the output circuit 27, this range is greatly limited.
상술된 바와같이, 반도체 메모리 장치내에서 발생된 부스트 전압(VBOOT)은 메모리 셀 어레이(26) 및 출력 회로(27)에 의해 공유될 때, 출력 회로(27) 및 메모리 셀 어레이(26)간의 잡음 간섭이 초래하고 부스트 전압(VBOOT)을 설정하는 범위가 크게 제한되는 문제가 있어, 전압(VBOOT)이 자유도를 갖는 것이 어렵게 된다.As described above, when the boost voltage VBOOT generated in the semiconductor memory device is shared by the memory cell array 26 and the output circuit 27, the noise between the output circuit 27 and the memory cell array 26 is reduced. There is a problem that interference occurs and the range in which the boost voltage VBOOT is set is greatly limited, and it becomes difficult for the voltage VBOOT to have a degree of freedom.
본 발명은 상술된 문제점들을 감안하여 이루어진 것이다. 본 발명의 목적은 부스트된 전압 (VBOOT)을 사용하는 회로들간의 잡음 간섭의 문제는 초래하지 않는 부스트 회로를 구비한 반도체 메모리 장치를 제공하는 것이다.The present invention has been made in view of the above-mentioned problems. It is an object of the present invention to provide a semiconductor memory device having a boost circuit that does not cause a problem of noise interference between circuits using a boosted voltage VBOOT.
본 발명의 다른 목적은 부스트 전압을 사용하는 출력 회로 및 메모리 셀 어레이간의 잡음 간섭의 문제가 초래하지 않는 부스트 회로를 구비한 반도체 메모리 장치를 제공하는 것이다.Another object of the present invention is to provide a semiconductor memory device having a boost circuit which does not cause a problem of noise interference between an output circuit using a boost voltage and a memory cell array.
본 발명의 또다른 문제는 부스트 전압 (VBOOT)의 설정이 다른 회로들에 의해 제한되지 않는 부스트 회로를 구비한 반도체 메모리 장치를 제공하는 것이다.Another problem of the present invention is to provide a semiconductor memory device having a boost circuit in which the setting of the boost voltage VBOOT is not limited by other circuits.
본 발명의 부스트 회로를 구비한 반도체 메모리 회로는 부스트 전압들을 사용하는 다수의 회로들 및 다수의 부스트 회로들을 구비하는데, 각각은 상기 회로들중 대응하는 한 회로를 위해 제공된다. 이와같이 반도체 메모리 장치를 구성함에 따라서, 부스트 전압을 사용하는 상기 회로들간의 잡음 간섭의 문제는 초래되지 않는다.A semiconductor memory circuit with a boost circuit of the present invention has a plurality of circuits using boost voltages and a plurality of boost circuits, each provided for a corresponding one of the circuits. As the semiconductor memory device is constructed in this way, the problem of noise interference between the circuits using the boost voltage is not caused.
게다가, 다수의 부스트 회로들에 의해 발생된 부스트 전압들은 상호 다르게 이루어질 수 있다.In addition, the boost voltages generated by the multiple boost circuits can be made different from each other.
게다가, 부스트 회로들의 적어도 하나의 회로는 외부 CLK 신호와 동기하는 신호에 의해 구동된다.In addition, at least one circuit of the boost circuits is driven by a signal synchronous with the external CLK signal.
게다가, 부스트 회로들 각각은 메모리 셀 어레이의 워드선을 구동하는 부스트 전원(VBOOT)을 공급하기 위한 부스트 전압 발생 회로 및 출력 회로에서 출력 트랜지스터의 게이트 입력 전압(VBOOTQ)을 공급하기 위한 제2 부스트 전압 발생 회로를 구비한다.In addition, each of the boost circuits includes a boost voltage generation circuit for supplying a boost power supply VBOOT for driving a word line of a memory cell array, and a second boost voltage for supplying a gate input voltage VBOOTQ of an output transistor in an output circuit. It has a generation circuit.
지금부터 첨부한 도면을 참조하여 본 발명이 상세히 설명될 것이다.The present invention will now be described in detail with reference to the accompanying drawings.
도1은 본 발명의 제1 실시예의 반도체 메모리 장치를 도시한 블록도.1 is a block diagram showing a semiconductor memory device of a first embodiment of the present invention;
도2는 부스트 회로의 회로도.2 is a circuit diagram of a boost circuit.
도3은 부스트 전압 발생 회로의 회로도.3 is a circuit diagram of a boost voltage generator circuit.
도4는 부스트 전압 발생 회로의 동작을 도시한 타이밍 챠트.4 is a timing chart showing the operation of the boost voltage generating circuit.
도5는 본 발명의 제2 실시예의 반도체 메모리 장치를 도시한 블록도.Fig. 5 is a block diagram showing a semiconductor memory device of the second embodiment of the present invention.
도6은 본 발명의 제3 실시예의 반도체 메모리 장치를 도시한 블록도.Fig. 6 is a block diagram showing a semiconductor memory device of the third embodiment of the present invention.
도7은 종래 반도체 메모리 장치를 도시한 블록도.7 is a block diagram showing a conventional semiconductor memory device.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
1, 2 : 링 발진기 3, 4 : 부스트 전압 발생 회로1, 2: ring oscillator 3, 4: boost voltage generator circuit
5 : 메모리 셀 어레이 6 : 출력 회로5: memory cell array 6: output circuit
도1은 본 발명의 제1 실시예의 반도체 메모리 장치를 도시한 회로도이다.Fig. 1 is a circuit diagram showing a semiconductor memory device of the first embodiment of the present invention.
제1 실시예의 반도체 메모리 장치는 메모리 셀 어레이(5) 및 출력 회로(6)를 구비한 동기 DRAM이다. 메모리 셀 어레이(5)는 다수의 메모리 셀들을 구비하는데, 상기 셀들 각각은 워드선들중 대응하는 하나의 선에 의해 선택된다. 선택된 메모리 셀들은 대응하는 비트선에 접속되고 이 비트선의 전위는 선택된 메모리 셀에 저장된 전위에 따라서 변화한다. 전위 변화의 진폭은 감지 증폭기에 의해 증폭되고 내부 출력 데이터 D 및로서 나타난다. 내부 출력 데이터 D 및는 출력 회로(6)에 공급된다.The semiconductor memory device of the first embodiment is a synchronous DRAM having a memory cell array 5 and an output circuit 6. The memory cell array 5 has a plurality of memory cells, each of which is selected by a corresponding one of the word lines. The selected memory cells are connected to corresponding bit lines and the potential of the bit lines changes according to the potential stored in the selected memory cell. The amplitude of the potential change is amplified by the sense amplifier and internal output data D and Appear as Internal output data D and Is supplied to the output circuit 6.
여기서, 메모리 셀 어레이(5)에 포함된 워드선들이 선택된 상태에 있을 때, 트랜지스터의 임계값만큼 전원 전압 보다 높은 전압이 워드선들에 인가된다. 공지된 바와같이, 이와같은 전압의 인가는 트랜지스터의 임계값 만큼 전원 전압 보다 높은 전압을 워드선들에 인가하므로써 비트선 및 메모리 셀간의 전하 이동을 손쉽게한다.Here, when the word lines included in the memory cell array 5 are in the selected state, a voltage higher than the power supply voltage by the threshold value of the transistor is applied to the word lines. As is known, such application of voltage facilitates charge transfer between the bit line and the memory cell by applying a voltage higher than the power supply voltage to the word lines by the threshold of the transistor.
출력 회로(6)의 상세한 회로 구성이 도2에 도시되어 있다.The detailed circuit configuration of the output circuit 6 is shown in FIG.
출력 회로(6)는 메모리 셀 어레이(5)로부터 공급되는 내부 출력 데이터 D 및를 수신하여 출력 데이터 DQ를 출력 핀에 공급하는 회로이다. 내부 출력 데이터는 N 채널 MOS 트랜지스터(N10)의 게이트에 공급되고 내부 출력 데이터는 N 채널 MOS 트랜지스터(N11)의 게이트에 공급된다. 내부 출력 데이터 D는 N 채널 MOS 트랜지스터(N10)의 게이트에 직접적으로 공급되는 것이 아니라 레벨 변환 회로(7)를 거쳐서 N 채널 MOS 트랜지스터(N10)의 게이트에 공급된다. 여기서, 레벨 변환 회로(7)는 내부 출력 데이터 D의 전압을 변환시키는 회로이고 내부 출력 데이터 D가 고레벨(Vcc 레벨)일 때, 내부 출력 데이터 D는 현재 상태대로 N 채널 MOS 트랜지스터(N10)의 게이트에 공급된다. 내부 출력 데이터 D가 저레벨(GND 레벨)일 때, 내부 출력 데이터 D는 (VBOOT) 레벨로 부스트되어 N 채널 MOS 트랜지스터의 게이트에 공급된다.The output circuit 6 includes internal output data D supplied from the memory cell array 5 and Is a circuit that receives and supplies the output data DQ to the output pin The internal output data is supplied to the gate of the N channel MOS transistor N10 and the internal output data Is supplied to the gate of the N-channel MOS transistor N11. The internal output data D is not supplied directly to the gate of the N-channel MOS transistor N10, but is supplied to the gate of the N-channel MOS transistor N10 via the level conversion circuit 7. Here, the level converting circuit 7 is a circuit for converting the voltage of the internal output data D and when the internal output data D is at a high level (Vcc level), the internal output data D is the gate of the N-channel MOS transistor N10 as it is. Supplied to. When the internal output data D is at the low level (GND level), the internal output data D is boosted to the (VBOOT) level and supplied to the gate of the N-channel MOS transistor.
상술된 바와같이, 임의의 메모리 셀 어레이(5) 및 출력 회로(6)는 전원 전압 Vcc 보다 높은 전압을 필요로 한다.As mentioned above, any memory cell array 5 and output circuit 6 require a voltage higher than the power supply voltage Vcc.
도1을 참조하면, 제1 실시예의 반도체 메모리 장치에서, 부스트 회로들은 전원 전압 Vcc 보다 높은 전압을 필요로하는 출력 회로(6) 및 메모리 셀 어레이(5)에 각각 제공된다. 부스트 회로들 각각은 링 발진기 및 부스트 전압 발생 회로로 이루어져 있다. 예를들어, 메모리 셀 어레이(5)에 대응하는 부스트 회로는 링 발진기(1) 및 부스트 전압 발생 회로(3)로 이루어져 있고 출력 회로(6)에 대응하는 부스트 회로는 링 발진기(2) 및 부스트 전압 발생 회로(4)로 이루어져 있다.Referring to Fig. 1, in the semiconductor memory device of the first embodiment, boost circuits are provided to the output circuit 6 and the memory cell array 5, respectively, which require a voltage higher than the power supply voltage Vcc. Each of the boost circuits consists of a ring oscillator and a boost voltage generator circuit. For example, the boost circuit corresponding to the memory cell array 5 consists of a ring oscillator 1 and a boost voltage generator circuit 3 and the boost circuit corresponding to the output circuit 6 includes a ring oscillator 2 and a boost. It consists of the voltage generation circuit 4.
링 발진기(1 및 2) 각각은 펄스 신호들 (Φa 및 Φb)를 출력하는데, 이 펄스 신호 각각은 전원(Vcc) 레벨 및 GND 레벨간에서 자신의 레벨을 주기적으로 변경시킨다. 제어 신호 (READU)가 링 발진기(2)에 공급된다는 것을 주목하자.Each of the ring oscillators 1 and 2 outputs pulse signals? A and? B, each of which periodically changes its level between the power supply Vcc level and the GND level. Note that the control signal READU is supplied to the ring oscillator 2.
부스트 전압 발생 회로(3)의 상세한 회로 구성이 도3에 도시되어 있다. 도3에 도시된 바와같이, 제1 N형 트랜지스터(N1)의 소스 및 드레인 중 하나가 부스트 전원(VBOOT)에 접속되고 나머지 하나가 상기 트랜지스터의 게이트 및 캐패시터(C1)에 접속된다. 제2 N형 트랜지스터(N2)의 소스 및 드레인 중 하나가 부스트 전원 (VBOOT)에 접속되고 나머지 하나가 상기 트랜지스터의 게이트 및 제2 캐패시터(C2)에 접속된다. 제3 N형 트랜지스터(N3)의 소스 및 드레인 중 하나가 전원 전압 (VCC)에 접속되고 나머지 하나가 제1 캐패시터(c1)에 접속된다. 제3 N형 트랜지스터(N3)의 게이트는 제2 캐패시터(C2)에 접속된다. 제4 N형 트랜지스터(N4)의 소스 및 드레인중 하나가 전원 (VCC)에 접속되고 나머지 하나가 제2 캐패시터(C2)에 접속된다. 제4 N형 트랜지스터(N4)의 게이트는 제1 캐패시터(C1)에 접속된다. 제1 캐패시터(C1)의 한 터미널은 인버터(INV1)의 출력 터미널에 접속되고 제2 캐패시터(C2)의 한 터미널은 인버터(INV2)의 출력 터미널에 접속된다. 제3 캐패시터(C3)는 부스트 전원(VB00T)에 접속된 한 터미널 및 접지 전위 포인트(GND)에 접속된 다른 터미널을 갖는다.The detailed circuit configuration of the boost voltage generator circuit 3 is shown in FIG. As shown in Fig. 3, one of the source and the drain of the first N-type transistor N1 is connected to the boost power supply VBOOT and the other is connected to the gate and capacitor C1 of the transistor. One of a source and a drain of the second N-type transistor N2 is connected to the boost power supply VBOOT and the other is connected to the gate and the second capacitor C2 of the transistor. One of a source and a drain of the third N-type transistor N3 is connected to the power supply voltage VCC and the other is connected to the first capacitor c1. The gate of the third N-type transistor N3 is connected to the second capacitor C2. One of a source and a drain of the fourth N-type transistor N4 is connected to the power supply VCC and the other is connected to the second capacitor C2. The gate of the fourth N-type transistor N4 is connected to the first capacitor C1. One terminal of the first capacitor C1 is connected to the output terminal of the inverter INV1 and one terminal of the second capacitor C2 is connected to the output terminal of the inverter INV2. The third capacitor C3 has one terminal connected to the boost power supply VB00T and the other terminal connected to the ground potential point GND.
부스트 발생 회로(3)의 동작이 제4도를 참조하여 서술될 것이다. 부스트 전압 발생 회로(3)로의 입력 신호는 링 발진기(1)의 출력인 펄스 신호 (Φa)이다. 제1 제어 신호 (Φ1)는 소정 사이클에서 VCC 레벨 및 GND 레벨간에서 자신의 레벨을 변경시킨다. 제2 제어 신호(Φ2)는 제1 제어 신호(Φ1)이 VCC 레벨에 있을 때 소정 주기동안 GND 레벨에 있고 제1 제어 신호 (Φ2)는 제1 제어 신호(Φ1)이 GND 레벨에 있을 때 소정 주기동안 VCC 레벨에 있다. 제1 제어 신호 (Φ1)가 전원 전압 레벨에 있고 제2 제어 신호 (Φ2)가 GND 레벨(0V)에 있을 때, 제4 N형 트랜지스터(N4)는 턴온되고 제2 캐패시터(C2)의 다른 터미널의 노드(T2)는 전원 전압(VCC)으로 충전된다. 게다가, 제1 캐패시터(C1)의 다른 터미널의 노드(T2)의 레벨이 (VBOOT +Vt) 또는 그이상(Vt : 트랜지스터의 임계 전압)과 동일할 때, 전류는 제1 N형 트랜지스터(N1)을 거쳐서 노드(T1)에서 부스트 전압 출력 터미널(VBOOT)로 흘러, 부스트 전압 출력 터미널(VBOOT)이 전원 전압(VCC) 보다 높은 레벨로 상승되도록 한다.The operation of the boost generating circuit 3 will be described with reference to FIG. The input signal to the boost voltage generator circuit 3 is a pulse signal? A which is the output of the ring oscillator 1. The first control signal .phi.1 changes its level between the VCC level and the GND level in a predetermined cycle. The second control signal .phi.2 is at the GND level for a predetermined period when the first control signal .phi.1 is at the VCC level and the first control signal .phi.2 is predetermined when the first control signal .phi.1 is at the GND level. At the VCC level for the period. When the first control signal .phi.1 is at the power supply voltage level and the second control signal .phi.2 is at the GND level (0V), the fourth N-type transistor N4 is turned on and the other terminal of the second capacitor C2. The node T2 of is charged to the power supply voltage VCC. In addition, when the level of the node T2 of the other terminal of the first capacitor C1 is equal to (VBOOT + Vt) or higher (Vt: threshold voltage of the transistor), the current is the first N-type transistor N1. The flow from node T1 to the boost voltage output terminal VBOOT causes the boost voltage output terminal VBOOT to rise to a level higher than the power supply voltage VCC.
다음에, 제1 제어 신호 (Φ1)가 접지 전압 레벨로 변경되고 제2 제어 신호 (Φ2)가 전원 전압 레벨로 변경될 때, 노드(T2)에서의 레벨은 2VCC와 근사한 레벨로 상승되고 제3 N형 트랜지스터(N3)는 턴온되므로써 노드(T1)는 전원 전압 VCC로 충전된다. 게다가, 전하는 제2 N형 트랜지스터(N2)를 통해서 부스트 전압 출력 터미널(VBOOT)로 공급된다.Next, when the first control signal .phi.1 is changed to the ground voltage level and the second control signal .phi.2 is changed to the power supply voltage level, the level at the node T2 is raised to a level close to 2VCC and the third The N-type transistor N3 is turned on so that the node T1 is charged to the power supply voltage VCC. In addition, charge is supplied to the boost voltage output terminal VBOOT through the second N-type transistor N2.
다음과 같은 동작이 반복되어 부스트 전압(VBOOT)은 전원 전압(VCC)보다 높은 전압으로 상승된다. 제3 캐패시터(C3)는 부스트 전압(VBOOT)의 변화량을 억제하는 작용을 하는 큰 용량의 캐패시터이다.The following operation is repeated, and the boost voltage VBOOT is raised to a voltage higher than the power supply voltage VCC. The third capacitor C3 is a capacitor having a large capacity that serves to suppress the amount of change in the boost voltage VBOOT.
부스트 전압 발생 회로(4)가 또한 부스트 전압 발생 회로(3)와 유사하게 구성될지라도, 제어 신호(READU)는 링 발진기(2) 이외에 부스트 전압 발생 회로(4)에 공급된다는 것을 주목하자.Note that although the boost voltage generator circuit 4 is also configured similarly to the boost voltage generator circuit 3, the control signal READU is supplied to the boost voltage generator circuit 4 in addition to the ring oscillator 2.
상술된 바와같이, 본 실시예의 반도체 메모리 장치는 두 개의 링 발진기들(1 및 2) 및 두 개의 부스트 전압 발생 회로들(3 및 4)을 구비하고 부스트 전압 발생 회로(3)의 출력 (VBOOT)은 메모리 셀 어레이(5)에 공급된다. 부스트 전압 발생 회로(4)의 출력(VBOOTG)은 출력 회로에 공급된다. 출력 신호들(Φa 및 Φb)은 VCC 레벨 및 GND 레벨간에서 자신들의 레벨들을 소정 사이클에서 변경시키는 펄스 신호들이다. 제어 신호(READU)는 판독 출력 데이터의 시간, 즉 데이터를 출력하는 시간에서만 활성화되는 신호이고 제어 신호(READU)는 링 발진기(2) 및 부스트 전압 발생 회로(4)에 입력된다.As described above, the semiconductor memory device of the present embodiment has two ring oscillators 1 and 2 and two boost voltage generator circuits 3 and 4, and an output VBOOT of the boost voltage generator circuit 3. Is supplied to the memory cell array 5. The output VBOOTG of the boost voltage generator circuit 4 is supplied to the output circuit. The output signals? A and? B are pulse signals that change their levels in a predetermined cycle between the VCC level and the GND level. The control signal READU is a signal that is activated only at the time of the read output data, that is, at the time of outputting the data, and the control signal READU is input to the ring oscillator 2 and the boost voltage generator circuit 4.
다음에, 상술된 바와같이 구성되는 본 실시예의 부스트 회로 동작이 서술될 것이다. 부스트 전압 발생 회로(3)는 링 발진기(1)로부터 주기적으로 공급되는 출력 펄스(Φa)에 의해 구동되고 부스트 전압 발생 회로(3)는 사전에 설정된 부스트 전압(VBOOT)을 발생시킨다. 부스트 전압(VBOOT)은 통상적으로 메모리 셀 어레이(5)의 워드선 구동 신호로서 사용된다. 다른 한편으로, 부스트 전압 발생 회로(4)는 링 발진기(2)로부터 주기적으로 공급되는 출력 펄스(Φb)에 의해 구동되고 부스트 전압 발생 회로(4)는 사전에 설정된 부스트 전압(VBOOTQ)을 발생시킨다. 부스트 전압(VBOOTQ)은 게이트 입력 전압으로서 사용된다.Next, the boost circuit operation of this embodiment configured as described above will be described. The boost voltage generator circuit 3 is driven by an output pulse .phi.a periodically supplied from the ring oscillator 1, and the boost voltage generator circuit 3 generates a preset boost voltage VBOOT. The boost voltage VBOOT is typically used as a word line driving signal of the memory cell array 5. On the other hand, the boost voltage generator circuit 4 is driven by an output pulse Φ b periodically supplied from the ring oscillator 2 and the boost voltage generator circuit 4 generates a preset boost voltage VBOOTQ. . The boost voltage VBOOTQ is used as the gate input voltage.
제어 신호(READU)는 판독 출력 데이터의 시간, 즉 데이터를 출력하는 시간에서만 활성화되는 신호이다. 부스트 전압 (VBOOTQ)이 데이터를 판독 출력하는 시간에서만 필요로되기 때문에, 이 신호가 제어 신호(READU)로 인해 비활성화 상태에 있을 때, 링 발진기 및 부스트 전압 발생 회로(4)는 부스트 전압(VBOOTQ)의 레벨이 강하되도록 동작하는 모드를 취한다. 따라서, 전력 소모 전류는 감소될 수 있다.The control signal READU is a signal that is activated only at the time of the read output data, that is, at the time of outputting the data. Since the boost voltage VBOOTQ is only needed at the time of reading out the data, when this signal is inactive due to the control signal READU, the ring oscillator and the boost voltage generator circuit 4 are connected to the boost voltage VBOOTQ. Take the mode to operate so that the level of is lowered. Thus, power consumption current can be reduced.
상술된 바와같이, 부스트 전압 발생 회로(3)에 의해 발생된 부스트 전압(VBOOT) 및 (VBOOTQ)은 서로 분리된다. 이 때문에, 부스트 전압(VBOOT)의 레벨이 메모리 셀 어레이의 워드선을 구동하므로써 변화될 때 조차도, 부스트 전압(VBOOT)의 변화는 부스트 전압(VBOOTQ)에 영향을 미치지 않으므로 액세스 지연의 문제가 초래되지 않는다. 게다가, 이에 반하여, 데이터가 메모레 셀 장치로부터 판독 출력되고 부스트 전압(VBOOT)이 고주파수로 메모리 셀 장치의 동작 시간에서 변화될 때 조차도, 부스트 전압(VBOOTQ)이 부스트 전압(VBOOT)로부터 분리되기 때문에, 감지 속도의 열화는 결코 초래되지 않는다.As described above, the boost voltages VBOOT and VBOOTQ generated by the boost voltage generation circuit 3 are separated from each other. For this reason, even when the level of the boost voltage VBOOT is changed by driving the word line of the memory cell array, the change of the boost voltage VBOOT does not affect the boost voltage VBOOTQ, thus causing no problem of access delay. Do not. In addition, since the boost voltage VBOOTQ is separated from the boost voltage VBOOT even when data is read out from the memory cell device and the boost voltage VBOOT is changed in the operating time of the memory cell device at a high frequency. In other words, the degradation of the detection speed is never caused.
고속 액세싱이 필요로되거나 출력 전류를 변경시킬 필요성이 있을 때, 출력 회로의 게이트 입력 전압인 부스트 전압 (VBOOT)의 레벨이 변경되므로써, 출력 전류는 매우 효율적으로 변경될 수 있고 고속 액세싱이 손쉽게 이루어질 수 있다. 부스트 전압들(VBOOT 및 BVOOTQ)이 종래의 반도체 메모리처럼 접속되는 경우에, 전압이 한가지 특성을 만족시키기 위하여 변경될 때, 그외 다른 특성은 한가지 특성의 변경에 의해 영향을 받아, 전압 레벨을 자유롭게 설정할 수 없었다. 그러나, 본 발명의 본 실시예의 반도체 메모리 장치처럼, 부스트 전압들(VBOOT 및 VBOOTQ)가 서로 분리될 때, 부스트 전압(VBOOTQ)의 레벨은 메모리 셀 어레이에 영향을 미침이 없이 특성을 향상시키도록 자유롭게 설정될 수 있다.When high speed access is needed or the output current needs to be changed, the output current can be changed very efficiently and the high speed accessing is made easier by changing the level of the boost voltage (VBOOT), the gate input voltage of the output circuit. Can be done. When the boost voltages VBOOT and BVOOTQ are connected like a conventional semiconductor memory, when the voltage is changed to satisfy one characteristic, the other characteristic is affected by the change of one characteristic, so as to freely set the voltage level. Could not. However, like the semiconductor memory device of this embodiment of the present invention, when the boost voltages VBOOT and VBOOTQ are separated from each other, the level of the boost voltage VBOOTQ is free to improve the characteristics without affecting the memory cell array. Can be set.
상술된 바와같이, 내부적으로 발생되는 부스트 전압들(VBOOT 및 VBOOTQ)을 서로 분리하므로써, 메모리 셀 어레이 및 출력 회로간의 잡음 간섭은 방지될 수 있고 부스트 전압들의 레벨들은 특성을 만족시키기 위하여 독립적으로 설정될 수 있다.As described above, by separating the internally generated boost voltages VBOOT and VBOOTQ from each other, noise interference between the memory cell array and the output circuit can be prevented and the levels of the boost voltages can be set independently to satisfy the characteristics. Can be.
다음에, 본 발명의 제2 실시예가 도5를 참조하여 설명될 것이다. 이 내부 CLK 발생 회로(11)는 제어 신호(READU)의 수신시 외부로부터 입력되는 CLK 신호의 고 레벨 및 저 레벨을 전원 전압(VCC) 및 접지 전압(GND)으로 각각 변환시켜 내부에서 사용되는 CLK 신호(ICLK)를 발생시키는 회로이다.Next, a second embodiment of the present invention will be described with reference to FIG. The internal CLK generation circuit 11 converts the high level and low level of the CLK signal input from the outside upon reception of the control signal READU to the power supply voltage VCC and the ground voltage GND, respectively, to be used internally. This circuit generates a signal ICLK.
링 발진기들(8 및 12)의 출력 신호들(Φa 및 Φb)은 VCC 레벨 및 GND 레벨간에서 소정의 레벨에서 변경되고 신호들(Φa 및 Φb)은 링 발진기(2) 및 부스트 전압 발생 회로(4)에 입력된다. 제어 신호(READU)는 데이터를 판독 출력하는 시간, 즉 데이터를 출력하는 시간에서만 활성화되는 신호이고 인버터(INV4)에 의해 제어 신호(READU)를 반전하므로써 얻어지는 반전된 신호는 링 발진기(12)에 입력된다. 부스트 전압 발생 회로(9)의 출력 (VBOOT)은 메모리 셀 어레이(10)에 공급되고 부스트 전압 발생 회로(13)의 출력(VBOOTG)은 출력 회로(14)에 공급된다.The output signals Φa and φb of the ring oscillators 8 and 12 are changed at a predetermined level between the VCC level and the GND level and the signals Φa and Φb are converted into the ring oscillator 2 and the boost voltage generator circuit ( 4) is entered. The control signal READU is a signal that is activated only at the time of reading out data, that is, at the time of outputting data, and the inverted signal obtained by inverting the control signal READU by the inverter INV4 is input to the ring oscillator 12. do. The output VBOOT of the boost voltage generator circuit 9 is supplied to the memory cell array 10 and the output VBOOTG of the boost voltage generator circuit 13 is supplied to the output circuit 14.
동기형 DRAM(동기 DRAM)에서, 데이터는 외부로부터 공급되는 CLK 신호와 동기하여 출력된다. 링 발진기의 출력 펄스(Φb )가 출력 회로에 공급되는 부스트 전압을 발생시키기 위하여 사용되는 부스트 전압 발생 회로(13)의 구동 신호에 대해 사용될 때, 그 부스트 사이클은 항상 일정하게되어, 데이터의 출력 사이클 및 부스트 사이클은 일반적으로 서로다르게 된다. 이 경우에, 부스트 전압(VBOOT)의 레벨의 변화가 비교적 클 때, 각 출력 터미널에 대한 부스트 전압은 다르게되어 액세싱시에 변화가 초래될 수 있다. 이 때문에, 데이터 출력 시간에서, 내부 CLK 발생 회로(11)에 의해 외부 CLK 신호를 토대로 발생되는 내부 CLK 신호(ICLK)는 부스트 전압 발생 회로(13)를 구동하기 위한 신호에 대해 사용되므로써, 데이터 출력 사이클과 동기시에 효율적인 부스트가 가능하게된다. 상술된 바와같이, 내부 CLK 발생 회로(11)를 사용함에 따라서, 효율적인 부스트가 수행될지라도, 링 발진기(12)가 또한 필요로 될 것이다. 외부 CLK 신호가 셀프-리프레싱(self-refreshing) 등에 의해 일정한 레벨의 입력 신호가 될 때, 내부 CLK 발생 회로(11)에 의해 발생된 내부 CLK 신호(ICLK)는 또한 일정한 레벨로 되므로써, 부스트 전압 발생 회로(13)는 구동될 수 없게 된다. 따라서, 부스트 전압(VBOOTQ)의 레벨은 강하된다. 이 상황에서, 셀프-리프레시먼트가 완료되고 데이터 판독 출력 동작이 셀프-리프레시먼트후 즉시 시작될 때, 부스트 전압(VBOOTQ)은 이 시간에서 소정 레벨로 되지 않으므로써, 액세스시에 지연 문제가 초래하게 된다. 이 때문에, 출력 상태이외의 시간에서, 부스트 전압(VBOOTQ)의 레벨을 유지하기 위하여, 링 발진기(12)가 또한 필요로된다.In a synchronous DRAM (synchronous DRAM), data is output in synchronization with a CLK signal supplied from the outside. When the output pulse Φ b of the ring oscillator is used for the drive signal of the boost voltage generator circuit 13 used to generate the boost voltage supplied to the output circuit, the boost cycle is always constant, so that the output cycle of data And boost cycles are generally different. In this case, when the change in the level of the boost voltage VBOOT is relatively large, the boost voltage for each output terminal may be different, resulting in a change in accessing. For this reason, at the data output time, the internal CLK signal ICLK generated based on the external CLK signal by the internal CLK generation circuit 11 is used for the signal for driving the boost voltage generation circuit 13, thereby outputting the data. Efficient boost is possible at the same time as the cycle. As described above, with the use of the internal CLK generation circuit 11, a ring oscillator 12 will also be needed, even if efficient boosting is performed. When the external CLK signal becomes an input signal of a constant level by self-refreshing or the like, the internal CLK signal ICLK generated by the internal CLK generation circuit 11 also becomes a constant level, thereby generating a boost voltage. The circuit 13 cannot be driven. Therefore, the level of the boost voltage VBOOTQ is dropped. In this situation, when the self-refreshment is completed and the data readout output operation starts immediately after the self-refreshment, the boost voltage VBOOTQ does not become a predetermined level at this time, thereby causing a delay problem in access. . For this reason, in order to maintain the level of the boost voltage VBOOTQ at a time other than the output state, the ring oscillator 12 is also required.
상술된 바와같이, 외부 CLK 신호로부터 만들어진 내부 CLK 신호(ICLK)는 출력 회로를 위하여 사용되는 부스트 전압(VBOOTQ)을 발생시키는 부스트 전압 발생 회로(13)의 구동 신호를 위해 사용되므로써, 데이터 출력 사이클과 동기시에 효율적인 부스트를 실행할 수 있는 내부 CLK 발생 회로(11)이외에 링 발진기(12)가 또한 필요로된다.As described above, the internal CLK signal ICLK made from the external CLK signal is used for the drive signal of the boost voltage generation circuit 13 to generate the boost voltage VBOOTQ used for the output circuit, thereby providing a data output cycle. A ring oscillator 12 is also required in addition to the internal CLK generation circuit 11 capable of executing an efficient boost in synchronization.
도6은 본 발명의 제3 실시예를 도시한 블록도이다. 이 실시예는 부스트 전압 발생 회로들(18, 19 및 20)중 하나의 부스트 전압 발생 회로, 예를들어 부스트 전압 발생 회로(20)를 제1 스테이지 회로(23)의 전원으로서 사용한다. 링 발진기들(15, 16 및 17)의 출력들(Φa, Φb, Φc)은 부스트 전압 발생 회로들(18, 19, 및 20) 각각에 입력된다. 부스트 전압 발생 회로(18)에 의해 발생되는 부스트 전압(VBOOT)은 메모리 셀 어레이(21)의 워드선 구동 신호로서 사용된다. 부스트 전압 발생 회로(19)에 의해 발생된 부스트 전압(VBOOTQ)은 출력 회로의 입력 전압을 위하여 사용된다. 부스트 전압 발생 회로(20)에 의해 발생된 부스트 전압은 제1 스테이지 회로(23)의 전원 전압으로 사용된다.6 is a block diagram showing a third embodiment of the present invention. This embodiment uses a boost voltage generator circuit, for example a boost voltage generator circuit 20, of one of the boost voltage generator circuits 18, 19 and 20 as a power source for the first stage circuit 23. The outputs Φa, Φb, Φc of the ring oscillators 15, 16 and 17 are input to each of the boost voltage generator circuits 18, 19, and 20. The boost voltage VBOOT generated by the boost voltage generation circuit 18 is used as a word line driving signal of the memory cell array 21. The boost voltage VBOOTQ generated by the boost voltage generator circuit 19 is used for the input voltage of the output circuit. The boost voltage generated by the boost voltage generator circuit 20 is used as a power supply voltage of the first stage circuit 23.
반도체 메모리 장치에서, 특히, 동기 DRAM에서, 반도체 메모리 장치의 내부 회로들이 저전압 동작의 요청시에 전원 전압 (VCC)보다 낮은 전압으로 동작될 때, 특성들을 만족시킬 수 없는 일부 내부 회로들이 존재할 수 있다. 이와 같은 내부 회로들을 위한 부스트 전압 발생 회로들(18, 19 및 20)에 의해 발생된 부스트 전압들을 사용하므로써, 이들 내부 회로들은 특성들을 만족시킬 수 있게 된다.In a semiconductor memory device, especially in a synchronous DRAM, there may be some internal circuits that cannot satisfy characteristics when the internal circuits of the semiconductor memory device are operated at a voltage lower than the power supply voltage VCC at the request of low voltage operation. . By using the boost voltages generated by the boost voltage generating circuits 18, 19 and 20 for such internal circuits, these internal circuits can satisfy the characteristics.
게다가, 반도체 메모리 장치내에서 발생된 다수의 부스트 전압들을 서로 다른 전압들로 설정하는 것이 가능하지만, 부스트 전압들(VBOOT 및 VBOOTS)은 도6의 점선들로 도시된 바와같은 동일 전압 레벨로 설정될 때, 서로 접속하는 것이 또한 가능하다. 이것은 부스트 전압 발생 회로들(19 및 20)의 구동이 부스트 전압(VBOOTQ 및 VBOOTS)의 레벨들을 안정화시키도록 기여할 때, 뿐만아니라 접속으로 인한 잡음들의 문제가 심각한 영향을 미치지 않도록 할 때 효율적이다.In addition, it is possible to set multiple boost voltages generated in the semiconductor memory device to different voltages, but the boost voltages VBOOT and VBOOTS may be set to the same voltage level as shown by the dotted lines in FIG. When connected to each other, it is also possible. This is efficient when the driving of the boost voltage generating circuits 19 and 20 contributes to stabilize the levels of the boost voltages VBOOTQ and VBOOTS, as well as ensuring that the problem of noises due to the connection does not have a serious effect.
상술된 바와같이, 본 발명을 따르면, 반도체 메모리 장치내에서 발생된 부스트 전압을 사용하는 메모리 셀 어레이 및 출력 회로간의 잡음 간섭을 방지할 수 있다. 게다가, 메모리 셀 어레이 및 출력 회로를 위해 사용되는 부스트 전압들을 자유롭게 설정하여 소망의 특성들을 얻을 수 있다.As described above, according to the present invention, it is possible to prevent noise interference between the memory cell array and the output circuit using the boost voltage generated in the semiconductor memory device. In addition, desired characteristics can be obtained by freely setting the boost voltages used for the memory cell array and the output circuit.
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