KR19990077343A

KR19990077343A - Output buffer circuit

Info

Publication number: KR19990077343A
Application number: KR1019980705490A
Authority: KR
Inventors: 맛드 헤드버그
Original assignee: 에르링 블롬메, 토마스 란다흘; 텔레폰아크티에볼라게트 엘엠 에릭슨
Priority date: 1995-07-27
Filing date: 1996-12-23
Publication date: 1999-10-25
Also published as: SE504636C2; CN1099162C; KR19990035886A; CN1196142A; KR100406246B1; CA2227890A1; DE19601386A1; SE9502715D0; WO1997005701A3; WO1997005701A2; DE19601386C2; BR9609956A; US5994921A; KR100386929B1; JPH11510338A; SE9502715L; AU717718B2; EP0840954A2; MX9800634A; AU6538996A

Abstract

디지털 출력 신호를 생성하는 출력 버퍼 스위칭 회로는 부하를 구동하는 버퍼 증폭부(12), 저임피던스 전송선(9) 및 버퍼 증폭부에 전력을 전달하는 전력 공급부(11)를 포함한다. 전력 공급부(11)는 전압원과의 연결을 위한 한 쌍의 입력 단자(1, 2)와 증폭부(12)에 연결된 한 쌍의 출력 단자(3, 4), 에너지를 일시적으로 저장하는 리액턴스 디바이스, 및 전압원의 에너지가 리액턴스 디바이스에 저장되는 충전 단계 및 리액턴스 디바이스에 저장된 에너지를 출력 연결(3, 4)로 방전하는 방전 단계를 제공하기에 적합한 스위칭 디바이스를 포함한다.The output buffer switching circuit for generating a digital output signal includes a buffer amplifier 12 for driving a load, a low impedance transmission line 9 and a power supply 11 for delivering power to the buffer amplifier. The power supply unit 11 includes a pair of input terminals 1 and 2 for connection with a voltage source and a pair of output terminals 3 and 4 connected to the amplifier 12, a reactance device for temporarily storing energy, And a switching device suitable for providing a charging step in which the energy of the voltage source is stored in the reactance device and a discharging step of discharging the energy stored in the reactance device into the output connection 3, 4.

Description

Output buffer circuit

디지털 논리 회로에 대한 개념(concept)의 다양성과 회로들 간의 디지털 시그널링은 공지되어 있다. 회로 또는 회로 기판들 간의 디지털 시그널링뿐만 아니라 디지털 논리 회로로 사용되는 개념에는 DTL(Diode-Transistor Logic), TTL(Transistor-Transistor Logic), 및 ECL(Emitter Coupled Logic)이 있다.A variety of concepts for digital logic circuits and digital signaling between circuits are known. Concepts used as digital logic circuits as well as digital signaling between circuits or circuit boards include DTL (Diode-Transistor Logic), TTL (Transistor-Transistor Logic), and ECL (Emitter Coupled Logic).

높은 데이터율을 가진 디지털 데이터의 송신을 위해 설계된 개념들은 한 쌍의 시그널링 와이어 사용하는 디지털 데이터의 차동 송수신을 이용한다. DPECL(Differential Positive Emitter Coupled Logic), LVDS(Low Voltage Differential Signalling), GLVDS(Grounded Low Voltage Differential Signalling)는 차동 시그널링을 이용하는 시그널링 개념의 예이다. 차동 시그널링은 송신기와 수신기를 연결하는 접지선 양단의 차동 개념 스퓨리어스 전압 강하가 데이터 전송 품질에 불리하게 영향을 미치지 않을 것이므로 시그널링 와이어 양단의 차동 전압을 낮게 유지하는 것을 가능케 한다. 낮은 차동 시그널링 전압은 낮은 임피던스 전송선을 통해 전송된 전력을 차례로 유지한다.Concepts designed for the transmission of digital data with high data rates utilize differential transmission and reception of digital data using a pair of signaling wires. Differential Positive Emitter Coupled Logic (DPECL), Low Voltage Differential Signaling (LVDS), and Grounded Low Voltage Differential Signaling (GLVDS) are examples of signaling concepts using differential signaling. Differential signaling makes it possible to keep the differential voltage across the signaling wire low because the differential concept spurious voltage drop across the ground wire connecting the transmitter and receiver will not adversely affect the data transmission quality. The low differential signaling voltage in turn maintains the power transmitted through the low impedance transmission line.

집적 규모의 빠른 증가와 더불어 디지털 회로의 복잡성이 증가하므로 인해 특정 회로 설계에 대한 전력 효율이 더욱 더 중요하게 되었다. 전력 소비 정도(단위 면적당 전력 소비)에 대한 특정 한계, 각 회로 소자의 최대 허용 전력 소비는 집적 밀도가 높아질수록 낮아진다. 역으로, 반도체 칩에서 이러한 구성 요소가 차지하는 면적이 클수록, 특수 구성 요소의 전력 소비가 커진다.The increasing complexity of digital circuits, coupled with the rapid increase in integrated scale, has made power efficiency even more important for specific circuit designs. Specific limits on the degree of power consumption (power consumption per unit area), the maximum allowable power consumption of each circuit element are lower with higher integration density. Conversely, the larger the area occupied by these components in the semiconductor chip, the greater the power consumption of the special components.

전력 소비는, 공급 전압이 출력 버퍼 회로의 출력 단자에서의 차동 전력 증폭보다 더 높은 시스템 환경에서 작동하는 저임피던스 출력 버퍼 스테이지를 설계할 때 특히 문제가 된다. 이러한 경우, 버퍼 회로에 의한 상대적으로 큰 전류 출력은 결국 버퍼의 출력 스테이지에서 대량의 전력 소비를 야기한다.Power consumption is particularly problematic when designing low impedance output buffer stages that operate in a system environment where the supply voltage is higher than the differential power amplification at the output terminals of the output buffer circuit. In this case, the relatively large current output by the buffer circuit eventually causes a large amount of power consumption at the output stage of the buffer.

상기에서 언급된 모든 차동 시그널링 개념은 접지에 관련된 고정 소전압으로 작동한다. 각 와이어는 각각 저전압 레벨 및 고전압 레벨로 칭하는 두 개의 전압 레벨로 작동한다. 일례로, DPECL은 3.3볼트의 저전압 레벨 및 4.1볼트의 고전압 레벨로 작동한다. 한편, LVDS는 1.0볼트의 저전압 레벨과 1.4볼트의 고전압 레벨을 이용한다. GLVDS는 접지에 가까운 신호 레벨, 예를 들어 0볼트 및 0.2볼트 또는 약 0.2볼트 진폭의 접지에 관하여 대강 일치하는 전압 레벨로 작동한다.All of the differential signaling concepts mentioned above operate with a fixed small voltage relative to ground. Each wire operates at two voltage levels, referred to as the low voltage level and the high voltage level, respectively. In one example, the DPECL operates at a low voltage level of 3.3 volts and a high voltage level of 4.1 volts. LVDS, on the other hand, uses a low voltage level of 1.0 volts and a high voltage level of 1.4 volts. GLVDS operates at roughly coincident voltage levels with respect to signal levels close to ground, for example 0 volts and 0.2 volts or about 0.2 volts ground.

현재 이용 가능한 모든 차동 시그널링 개념을 고려해 볼 때, 시그널링 전압은 0볼트 미만에서 4볼트 이상까지 확대된다. 결과적으로 하나의 차동 시그널링 개념에 순응하는 출력 버퍼 회로와 다른 시그널링 개념에 순응하는 입력과 접속하는 것은 가능하지 않다. 따라서, 복잡한 회로 설계는 특정 시그널링 개념으로 고정시키거나 또는 다른 시그털링 레벨들 간을 전환하는 수단을 포함해야만 한다. 첫 번째 대안은 후의 개발에 대한 유연성이 부족한 한편 나중의 대안은 부수적인 공간과 시스템의 코어 기능에 관련되지 않은 전력이 필요하다는 결점이 있다.Given all the differential signaling concepts currently available, the signaling voltage extends from less than zero volts to more than four volts. As a result, it is not possible to connect an output buffer circuit that conforms to one differential signaling concept and an input that conforms to another signaling concept. Thus, complex circuit designs must include means to lock to a particular signaling concept or to switch between different signaling levels. The first alternative lacks flexibility for later development, while the latter alternative requires additional space and power not related to the core function of the system.

본 발명은 디지털 신호 출력용 출력 버퍼 회로 및 출력 버퍼 회로의 작동 방법에 관한 것이다.The present invention relates to an output buffer circuit for digital signal output and a method of operating the output buffer circuit.

도 1은 본 발명에 따른 출력 버퍼 회로의 간략한 블록도.1 is a simplified block diagram of an output buffer circuit according to the present invention.

도 2a 내지 2c는 본 발명의 제1실시예와 그것의 변형에 따른 출력 버퍼 회로에서 전력 공급부(power supply section)의 기본 작동 원리를 보여주는 간략도.2A to 2C are schematic views showing the basic principle of operation of a power supply section in an output buffer circuit according to the first embodiment of the present invention and variations thereof.

도 3은 타이밍도.3 is a timing diagram.

도 4는 본 발명에 따른 출력 버퍼 회로의 증폭부의 기본 구조를 간단하게 나타낸 블록도.4 is a block diagram schematically showing the basic structure of an amplifier of the output buffer circuit according to the present invention;

도 5는 본 발명의 제2실시예에 따른 출력 버퍼 회로의 전력 공급부를 나타낸 도면.5 is a diagram showing a power supply of an output buffer circuit according to a second embodiment of the present invention;

도 6은 본 발명의 제3실시예에 따른 GLVDS 출력 버퍼 회로의 전력 공급부를 나타내는 도면.6 is a diagram showing a power supply unit of a GLVDS output buffer circuit according to a third embodiment of the present invention;

도 7은 전력 공급부와 증폭부 사이의 상호 연결을 나타낸 블록도.7 is a block diagram showing an interconnection between a power supply and an amplifier.

도 8은 본 발명의 제4실시예에 따른 출력 버퍼 회로의 전력 공급부를 나타낸 도면.8 is a diagram showing a power supply of an output buffer circuit according to a fourth embodiment of the present invention;

도 9는 본 발명에 따른 출력 버퍼 회로의 버퍼 증폭부의 실시예를 나타낸 도면.9 illustrates an embodiment of a buffer amplifier of an output buffer circuit according to the present invention.

도 10은 제1 내지 제3실시예에 따른 전력부 스위치의 스위칭 상태를 제어하는 제어 수단의 실시예를 나타낸다.10 shows an embodiment of control means for controlling the switching state of the power unit switch according to the first to third embodiments.

도 11은 제4실시예에 따른 전력 공급부 스위치의 스위칭 상태를 제어하는 제어 수단의 실시예를 나타낸 도면.FIG. 11 shows an embodiment of control means for controlling the switching state of the power supply switch according to the fourth embodiment; FIG.

도 12는 도 2a 내지 2c, 4, 6, 및 8 각각의 스위치 작동을 나타내는 표.FIG. 12 is a table showing switch operation of FIGS. 2A to 2C, 4, 6, and 8, respectively.

본 발명은 상기에 언급된 문제점들을 해결하기 위해 개발되었다. 본 발명의 목적은 출력 버퍼 회로에 효율적인 전력을 제공하고 높은 데이터율로 저임피던스 전송선을 구동하고 반도체 칩상에서 효율적인 실행 공간을 갖는 출력 버퍼 회로의 작동 방법을 제공하는 것이다.The present invention was developed to solve the above-mentioned problems. It is an object of the present invention to provide a method of operating an output buffer circuit that provides efficient power to the output buffer circuit, drives low impedance transmission lines at high data rates, and has an efficient execution space on a semiconductor chip.

본 발명의 또 다른 목적은 칩 표면상에서의 전력 효율 또는 공간 손실 없이 다른 전압 레벨로 다양한 차동 시그널링 개념과 상호 작용하기 적합한 출력 버퍼 회로를 제공하는 것이다.It is another object of the present invention to provide an output buffer circuit suitable for interacting with various differential signaling concepts at different voltage levels without power efficiency or space loss on the chip surface.

이러한 목적은 청구항 1 및 청구항 24에서 각각 정의한 바와 같이 해결될 수 있다.This object can be solved as defined in claims 1 and 24, respectively.

본 발명에 따라 디지털 신호를 출력하는 출력 버퍼 회로는 부하를 구동하는 증폭부, 예를 들어, 대칭 저임피던스 전송선 또는 두 개의 대칭 저임피던스 전송선, 및 또한 증폭부에 전력을 공급하는 전력 공급부를 포함한다. 전력 공급부는 전원과의 연결을 위한 한 쌍의 입력 단자와 상기 증폭부와 연결하는 한 쌍의 출력 단자; 에너지를 일시적으로 저장하는 리액턴스 수단; 및 상기 전원의 에너지를 상기 리액턴스 수단에 충전하기 위한 충전 단계와 상기 리액턴스 수단에 저장된 에너지의 적어도 일부를 상기 출력 단자로 방전하는 방전 단계를 제공하는데 이용되는 스위칭 수단을 포함한다.According to the present invention, an output buffer circuit for outputting a digital signal includes an amplifier for driving a load, for example, a symmetric low impedance transmission line or two symmetric low impedance transmission lines, and also a power supply for supplying power to the amplifier. The power supply unit includes a pair of input terminals for connecting to a power source and a pair of output terminals for connecting to the amplifier; Reactance means for temporarily storing energy; And switching means for providing a charging step for charging the reactance means with energy of the power supply and a discharging step for discharging at least a portion of the energy stored in the reactance means to the output terminal.

입력 단자, 에너지를 일시적으로 저장하는 리액턴스 수단, 및 상기 증폭부에 연결된 출력 단자가 있는 전력 공급부 및 전력 증폭부를 포함하는, 본 발명에 따른 출력 버퍼 회로를 작동하는 방법에는, 입력 단자를 전압원에 연결하는 단계; 상기 리액턴스 수단을 상기 리액턴스 수단에 에너지를 충전하기 위해 상기 입력 단자에 연결하는 단계; 및 상기 리액턴스 수단을 상기 증폭부로 상기 에너지의 적어도 일부를 방전하기 위한 상기 출력 단자에 연결하는 단계가 포함된다.In a method of operating an output buffer circuit according to the invention comprising an input terminal, reactance means for temporarily storing energy, and a power supply and a power amplifier having an output terminal connected to the amplifier, the method of operating an output buffer circuit according to the invention comprises: connecting an input terminal to a voltage source Doing; Connecting said reactance means to said input terminal for charging energy to said reactance means; And connecting the reactance means to the output terminal for discharging at least a portion of the energy with the amplifier.

본 발명에 따라서, 리액턴스 수단, 예를 들어 인덕터 또는 커패시터는 충전 단계 동안 전압원에서 에너지를 수신하고 방전 단계 동안 이러한 에너지를 증폭부에 전달한다. 충전 단계의 지속 기간 및 방전 단계의 지속 기간을 적당히 설정하므로서, 대량의 전력 소비 없이, 따라서 많은 열을 발생시키지 않고서도 효율적인 작동을 촉진시키는데 적합한 공급 전압을 가진 증폭부를 제공할 수 있다. 이것은 방전 단계의 지속 기간에 관련된 충전 단계의 지속 기간을 적당하게 설정하면, 전력 공급부 또는 증폭부에서 과도하게 전력을 낭비하지 않고, 증폭부에 대해 전력을 정상 작동을 위해 필요한 것만큼만 전송하는 것을 가능케 하기 때문에 가능하다.According to the invention, reactance means, for example an inductor or a capacitor, receives energy from the voltage source during the charging phase and delivers this energy to the amplifier during the discharge phase. By appropriately setting the duration of the charging step and the duration of the discharging step, it is possible to provide an amplifier having a supply voltage suitable for promoting efficient operation without consuming a large amount of power, and thus without generating a great deal of heat. This means that if you set the duration of the charging phase in relation to the duration of the discharging phase, it will not waste too much power at the power supply or amplifier and only transfer power to the amplifier as necessary for normal operation. It is possible because it is possible.

본 발명의 구체적인 실시예에 따라서 충전 단계 및 방전 단계, 각각을 제공하기에 적합한 스위칭 수단은 입력 단자 쌍의 한 입력 단자와 상기 임피던스 수단의 제1단자 사이에 연결된, 충전 단계의 실행을 위한 제1반도체 스위치를 포함한다. 또한, 상기 스위칭 수단은 상기 리액턴스 수단의 제1단자 및 상기 출력 단자 쌍의 한 출력 단자 사이에 연결된, 방전 단계의 실행을 위한 제2반도체 스위치를 포함한다. 상기 리액턴스 수단의 제2출력 단자는 상기 출력 단자 쌍의 다른 출력 단자에 연결된다. 이러한 방법으로, 충전 단계 동안 제1스위치는 전력 공급부의 입력 단자에 연결된 전원 및 리액턴스 수단을 포함하는 루프를 형성한다. 이러한 루프는 또한 부하, 즉 증폭부를 포함할 수 있다. 방전 단계 동안 제2스위치는 리액턴스 수단과 부하를 포함하는 루프를 형성한다. 이러한 실시예는 LVDS(low voltage differential signalling) 응용, GLVDS(grounded low voltage differential signalling) 및 DPECL(differential positive emitter coupled logic) 응용에 유리하다.Switching means suitable for providing each of the charging and discharging steps, according to a specific embodiment of the invention, is connected between an input terminal of a pair of input terminals and a first terminal of the impedance means; And a semiconductor switch. The switching means further comprises a second semiconductor switch for the execution of the discharging step, connected between the first terminal of the reactance means and one output terminal of the output terminal pair. The second output terminal of the reactance means is connected to the other output terminal of the pair of output terminals. In this way, during the charging step, the first switch forms a loop comprising a power supply and reactance means connected to the input terminal of the power supply. This loop may also include a load, i.e. an amplifier. During the discharging phase, the second switch forms a loop comprising reactance means and a load. This embodiment is advantageous for low voltage differential signaling (LVDS) applications, grounded low voltage differential signaling (GLVDS) and differential positive emitter coupled logic (DPECL) applications.

본 발명의 구체적인 실시예에 따라서, 충방전 단계, 각각을 제공하기 위한 스위칭 수단은 충전 단계 및 방전 단계 동안 전력 공급부의 두 출력 단자에서 전력 공급부의 두 입력 단자 사이의 접속을 끊는다. 여기서 출력 단자 양단의 전압은 전력 공급부의 입력 단자 양단의 전압에 관하여 부동 전압이다. 이러한 견지에서 부동이라 함은 전력 공급부의 입력 단자 중 임의의 한 단자와 출력 단자 중 임의의 한 단자를 가로지르는 전압이 각 입력 단자에서 각 출력 단자로 흐르는 전류를 발생시키지 않을 것이라는 것을 의미한다. 다시 말해, 전력 공급부의 작동은 이러한 전압의 응용과는 전혀 관계가 없다. 이러한 전력 공급부의 특성은 출력 버퍼 회로를 변경시키지 않고, 다른 시그널링 개념에 따르는 매우 다양한 입력 스테이지를 구동하는 것을 가능케 한다. 임의의 기준점에 관한 증폭기 출력의 공통 모드 전압 레벨, 예컨데 전력 공급부의 입력 단자 중 하나는, 전력 공급부 또는 증폭부의 작동에 과하게 영향을 미치지 않고, 증폭부의 출력에 연결된 입력 스테이지에 의해 전적으로 결정될 수 있다. 이러한 기회를 제공하여, 레벨 변환을 요하는 전력과 스페이스를 필요로 하지 않고서도 다른 시그널링 기법을 융통성있게 이용할 수 있다.According to a specific embodiment of the invention, the switching means for providing the charging and discharging step, respectively, disconnect the connection between the two input terminals of the power supply at the two output terminals of the power supply during the charging and discharging steps. Here, the voltage across the output terminal is a floating voltage with respect to the voltage across the input terminal of the power supply. Floating in this sense means that the voltage across any one of the input terminals of the power supply and any one of the output terminals will not generate a current flowing from each input terminal to each output terminal. In other words, the operation of the power supply has nothing to do with the application of this voltage. This characteristic of the power supply makes it possible to drive a wide variety of input stages according to different signaling concepts without changing the output buffer circuit. The common mode voltage level of the amplifier output with respect to any reference point, for example one of the input terminals of the power supply, can be entirely determined by the input stage connected to the output of the amplifier without excessively affecting the operation of the power supply or the amplifier. By providing this opportunity, other signaling techniques can be flexibly used without the need for power and space requiring level translation.

증폭부는 넓은 공통 모드 작동 범위를 제공하는 차동 입력을 갖는다. 필요하다면, 이러한 차동 입력은 상기에서 설명한 "부동" 전원이 아닌 시스템 접지에 대한 기준을 가진 전원으로부터 그것의 전력을 수신하는 전치 증폭기에 의해 구동될 수 있다. 이러한 전치 증폭부는 접지에 관한 단일 선로 시그널링과 부동 차동 신호, 즉, 원칙적으로 접지에 대하여 임의의 공통 모드 전압 레벨을 갖는 차동 신호를 출력하는 부동 증폭부 사이의 인터페이스로 작동할 수 있다.The amplifier has a differential input that provides a wide common-mode operating range. If desired, this differential input can be driven by a preamplifier that receives its power from a power source having a reference to system ground rather than the "floating" power source described above. This preamplifier can act as an interface between a single line signaling on ground and a floating differential signal, i.e., a floating amplifier that in principle outputs a differential signal having any common mode voltage level with respect to ground.

그것은 다수의 차동 증폭부 및 신호 채널들을 위해 하나의 전력 공급부를 제공하는데 이득이될 것이다. 또한, 전력 공급부 및 증폭부 또는 증폭부들은 같은 기판의 집적 회로에 제공될 수 있다. 즉, 단일 집적 회로를 구성하도록 집적될 수 있다.It would be beneficial to provide one power supply for multiple differential amplifiers and signal channels. Also, the power supply unit and the amplifying unit or the amplifying units may be provided in an integrated circuit of the same substrate. That is, it can be integrated to constitute a single integrated circuit.

본 발명은 첨부한 도면을 참고하여 더 자세히 설명될 것이다.The invention will be explained in more detail with reference to the accompanying drawings.

도 1은 본 발명에 따른 출력 버퍼 회로의 전체 블록도이다. 이러한 출력 버퍼 회로(10)는 전치증폭부(12-1) 및 증폭부(12-2)로 구성된 증폭기(12)를 포함한다. 전치증폭부(12-1)의 입력(7)은 입력 신호(U_signal)를 수신하여 전송선로(9)를 통해 RT1, RT2 및 U_C로 간단하게 표현된 입력 버퍼로 송신한다. 도시된 바와 같은 전송선(9)은 대칭 전송선 또는 한쌍의 비대칭 전송선의 신호 와이어를 나타낸다. 다음부터, "전송선"은 대칭 전송선, 예컨데 트위스티트 페어, 또는 두 개의 비대칭 전송선, 예컨데 차폐 접지된 와이어를 가진 두 동축 선로로 사용된다. 두 대안은 일반적으로 차동 신호를 전송하기 위해 다음에 적용가능하다. 전송선(9)은 증폭부(12-2)의 차동 출력(5, 6)에 연결되는데, 이러한 출력(5, 6)은 출력 버퍼 회로(10)의 출력 단자를 구성한다. 전송선(9)이 입력 스테이지로 정확히 종료된다는 가정하에, 출력 버퍼 회로는 선로 특성 임피던스 Z_L를 나타낸다. U_C는 전송선(9)의 공통 모드 전압을 간략하게 나타낸 전압원이다. 전압원은 그것이 공통 모드 전압 레벨을 결정하는 출력 버퍼인지 또는 입력 버퍼인지에 따라서 출력 버퍼 회로(10) 측 또는 입력 버퍼 회로 측에 배치된다(도면에 나타낸 바와 같이). 그것은 0볼트이거나 현재 아무 것도 나타내지 않을 수 있다. 이러한 응용 가능한 경우들이 실시예를 참고로 하여 아래에서 설명된다.1 is an overall block diagram of an output buffer circuit according to the present invention. This output buffer circuit 10 includes an amplifier 12 composed of a preamplifier 12-1 and an amplifier 12-2. The input 7 of the preamplifier 12-1 receives the input signal U _signal and transmits it via the transmission line 9 to the input buffer simply expressed as RT1, RT2 and U _C. Transmission line 9 as shown represents a signal wire of a symmetric transmission line or a pair of asymmetric transmission lines. In the following, a "transmission line" is used as a symmetric transmission line, for example a twisted pair, or two coaxial lines with two asymmetric transmission lines, for example shielded grounded wires. Both alternatives are generally applicable to the following for transmitting differential signals. The transmission line 9 is connected to the differential outputs 5, 6 of the amplifier 12-2, which constitutes the output terminal of the output buffer circuit 10. Assuming that the transmission line 9 ends exactly at the input stage, the output buffer circuit exhibits a line characteristic impedance Z _L. U _C is a voltage source briefly showing the common mode voltage of the transmission line 9. The voltage source is disposed on the output buffer circuit 10 side or on the input buffer circuit side, as shown in the figure, depending on whether it is an output buffer or an input buffer that determines the common mode voltage level. It may be zero volts or indicate nothing at present. These applicable cases are described below with reference to the embodiments.

참조 번호(11)는 증폭부(12-2)에 전력을 공급하는 전력 공급부를 나타낸다. 이러한 전력 공급부(11)는 전원 전압(V_CC)을 제공하는 전원(power source)(나타내지 않음)과 연결되는 한 쌍의 입력 단자(1, 2)를 포함한다. 또한, 전력 공급부(11)는 증폭부(12-2)와 연결되는 출력 단자(3, 4)를 포함한다. 이러한 증폭부(12-2)는 전력 공급부(11)의 출력 단자(3, 4)로부터 전력을 공급받고 전력 공급부(11)의 출력 단자(3, 4)를 가로질러 연결된 부하를 구성한다. 전치증폭부(12-1)는 접지(2)에 관하여 그것의 전원을 수용한다. 이러한 방법으로 전치증폭부(12-1)는 접지에 대한 단일 선로 시그널링과 차동 시그널링 사이에서 변환을 행한다. 만약 단일 선로 시그널링과 차동 시그널링 사이의 변환이 필요없다면, 전치증폭 스테이지(12-1)는 무시해도 좋다. 이것은 예를 들어, 가령 입력 신호(U_Signal)가 2선식 차동 입력 신호인 경우일 수 있다.Reference numeral 11 denotes a power supply unit for supplying power to the amplifier 12-2. The power supply 11 includes a pair of input terminals 1 and 2 that are connected to a power source (not shown) that provides a power supply voltage V _CC . In addition, the power supply unit 11 includes output terminals 3 and 4 connected to the amplifier 12-2. The amplifier 12-2 is configured to receive power from the output terminals 3 and 4 of the power supply unit 11 and connect the load across the output terminals 3 and 4 of the power supply unit 11. The preamplifier 12-1 receives its power supply with respect to the ground 2. In this way, the preamplifier 12-1 converts between single line signaling to ground and differential signaling. If no conversion between single line signaling and differential signaling is needed, the preamplification stage 12-1 can be ignored. This may be the case, for example, when the input signal U _signal is a two-wire differential input signal.

작동시, 증폭부(12-2)는 입력 신호(U_Signal)에 상응하는 차동 신호로 저임피던스 전송선(Z_L)을 구동시킨다. 차동 출력 신호의 증폭은, 즉, 출력 단자(5, 6) 양단간의 전압 증폭은, 전송선(9)을 통해 전송된 전력을 가능한 낮게 유지하기 위하여, 실제 데이터 전송을 위해 필요한 만큼만 유지한다. 출력 단자(5, 6) 양단간의 차동 전압 증폭의 통상적인 값은 100mV와 500mV 사이의 범위에 있다.In operation, the amplifier 12-2 drives the low impedance transmission line Z _L with a differential signal corresponding to the input signal U _Signal . Amplification of the differential output signal, i.e. voltage amplification across the output terminals 5, 6, is maintained only as necessary for the actual data transmission, in order to keep the power transmitted via the transmission line 9 as low as possible. Typical values of differential voltage amplification across output terminals 5, 6 are in the range between 100 mV and 500 mV.

전력 공급부(11)는 증폭부(12-2)의 출력 스테이지에 전송선(9)으로 되먹임되는 것 이상의 전력은 공급하지 않는 것이 이상적이다. 이렇게 하여, 증폭부(12-2)의 출력 스테이지에서 불필요한 전력 소비를 피할 수 있으며, 출력 스테이지는 소형으로 유지될 수 있다. 물론, 증폭부(12-2)의 출력 스테이지에 사용된 반도체 신호 스위치의 형태에 따라서, 실제 출력 스테이지 설계는 최소의 전력양만을 소비할 것이다. 만약 출력 스테이지가 소스 임피던스 매칭을 위해 제공될 필요가 있다면, 전술한 것이 유효하다. 그러나, 본 발명에 따라서, 전송선(9)을 구성하는 증폭부(12-2)는 전송 전력을 제한하기 위해 꼭 필요한 것은 아니지만, 전력 공급부(11)에서 전력을 제한하는 한편 주로 전송된 전기 신호의 부호를 결정하도록 설계될 수 있다. 또한 전력 공급부(11)는 시그널링과 관련하여 꼭 필요한 것은 아니며, 최대 전력 효율을 제공하도록 설계될 수 있다.Ideally, the power supply 11 does not supply more power than the feedback line 9 to the output stage of the amplifier 12-2. In this way, unnecessary power consumption can be avoided in the output stage of the amplifier 12-2, and the output stage can be kept small. Of course, depending on the type of semiconductor signal switch used in the output stage of the amplifier 12-2, the actual output stage design will consume only a minimal amount of power. If the output stage needs to be provided for source impedance matching, the above is valid. However, according to the present invention, the amplifier 12-2 constituting the transmission line 9 is not necessary to limit the transmission power, but the power supply 11 restricts the power and mainly the power of the transmitted electrical signal. It can be designed to determine the sign. In addition, the power supply 11 is not necessary in relation to signaling, and may be designed to provide maximum power efficiency.

도 2a는 본 발명의 제1실시예에 따른 전력 공급부(11)의 기본 작동 원리를 설명하기 위한 간략도이다.2A is a simplified diagram for explaining the basic operating principle of the power supply unit 11 according to the first embodiment of the present invention.

이 도면에는 에너지를 일시적으로 저장하는 수단으로 작동되는 인덕터(L)가 도시되어 있고 또한 단자(1, 2)에 연결된 전원(나타내지 않음)에서 인덕터(L)로의 에너지 충전 및 간략하게 레지스터(R)로 표현된, 단자(3, 4)에 연결된 증폭부(12-2)로 인덕터(L)에 저장된 에너지를 방전하는 것을 제어하는 스위치(SW1, SW2)를 포함한다. 이러한 실시예에서, 스위치(SW1)는 인덕터(L) 및 전원 전압(V_CC)을 공급하는 전력 공급 단자(1) 사이에 연결되고 충전 단계를 제어하는 반면에, 스위치(SW2)는 방전 단계를 제어한다. 이를 위해, 이러한 실시예에서, 스위치(SW2)는 다른 전력 공급 단자(2) 및 스위치(SW1)에 연결된 인덕터(L)의 단자 사이에 연결된다. 커패시터(C)는 부하(R)에 공급되는 전압을 평활화하기 위해 제공된다. 다이오드(D)는 회복 다이오드(recovery diode)로 작동하도록 스위치(SW2)를 가로질러 연결될 수 있고 또는 스위치 자체로 작동하도록 스위치(SW2)를 대신할 수 있다. 다이오드(D) 및 커패시터(C)는 모두 유용하기는 하지만 이러한 회로의 기본 작동을 위해 반드시 필요한 것은 아니다.This figure shows an inductor L which acts as a means of temporarily storing energy and also charges energy from the power supply (not shown) connected to the terminals 1 and 2 to the inductor L and briefly the resistor R. It includes a switch (SW1, SW2) for controlling the discharge of the energy stored in the inductor (L) with an amplifier (12-2) connected to the terminals (3, 4), represented by. In this embodiment, the switch SW1 is connected between the inductor L and the power supply terminal 1 which supplies the power supply voltage V _CC and controls the charging step, while the switch SW2 performs the discharge step. To control. To this end, in this embodiment, the switch SW2 is connected between the other power supply terminal 2 and the terminal of the inductor L connected to the switch SW1. The capacitor C is provided to smooth the voltage supplied to the load R. The diode D can be connected across the switch SW2 to act as a recovery diode or can replace the switch SW2 to act as the switch itself. Diodes (D) and capacitors (C) are both useful but not necessary for the basic operation of such circuits.

도 3은 도 2a의 기본 작동을 설명하기 위한 타이밍도이다. 이 도면은 인덕터(L)에 저장된 에너지가 증가되는 충전 단계를 나타내는 제1단계(A), 뿐만 아니라 인덕터(L)에 저장된 에너지가 증폭부(12-2)로 방전되는 것을 나타내는 방전 단계(B) 간의 단계 변화를 보여준다. 충전 단계(A)의 지속 기간(duration)은 ta로 표시되고 방전 단계(B)의 지속 기간은 tb로 표시된다.3 is a timing diagram illustrating the basic operation of FIG. 2A. This figure shows the first step A which represents the charging step in which the energy stored in the inductor L is increased, as well as the discharge step B which indicates that the energy stored in the inductor L is discharged to the amplifier 12-2. Show a step change between The duration of the charging step A is indicated by ta and the duration of the discharging step B is indicated by tb.

스위치(SW1, SW2)의 이러한 상태는 단계(A, B)에 따라 달라진다. 충전 단계에서 스위치(SW1)는 전도 상태에 있는 반면 스위치(SW2)는 비전도 상태에 있게 된다. 충전시 전원 전압(V_CC)은 인덕터(L) 및 부하(R)의 직렬 연결을 가로질러 나타나는 전원 입력 단자(1, 2) 양단에 접속되고, 최종적으로 스위치(SW1), 인덕터(L)를 통해 출력 단자(4)로 흐르는 전류(I)는 R로 표현되는 증폭부(12-2), 출력 단자(3)를 통해 전원 입력 단자(2)로 귀환된다. 이러한 충전 단계에서, 전원으로부터 공급된 전력은 단자(1, 2)에서 부분적으로 부하(R)로 공급되고, 인덕터(L)에 저장된 에너지는 일부 증가한다. 이상적인 부품이라면, 이러한 단계에서 전력 낭비는 없다.This state of the switches SW1 and SW2 depends on the steps A and B. In the charging phase, the switch SW1 is in the conducting state while the switch SW2 is in the nonconductive state. During charging, the power supply voltage V _CC is connected across the power supply input terminals 1 and 2 appearing across the series connection of the inductor L and the load R, and finally the switch SW1 and the inductor L The current I flowing through the output terminal 4 is fed back to the power supply input terminal 2 through the amplifier 12-2, the output terminal 3, represented by R. In this charging step, the power supplied from the power supply is partially supplied to the load R at the terminals 1 and 2, and the energy stored in the inductor L is partially increased. If it is an ideal component, there is no power waste at this stage.

시간 ta의 종료 후, 스위치(SW1)는 충전 단계(A)를 끝내기 위해 비전도 상태로 변하고 스위치(SW2)는 방전 단계(B)를 시작하기 위해 전도 상태로 변한다. 이러한 단계에서 전류(I)는 인덕터(L), 부하(R), 및 스위치(SW2)를 통해 흘러서 인덕터(L)로 귀환된다. 이러한 단계동안 인덕터(L)는 단계(A) 동안 충전된 에너지의 적어도 일부를 부하(R)로 방전하고 증폭부(12-2)에 전력을 공급한다. 또한 이러한 단계에서, 부품이 이상적이라 가정하에 전력 낭비는 발생하지 않는다. 또한, 충전 단계(A) 동안 인덕터로 입력되는 에너지의 양은 방전 단계(B) 동안 부하(R)로 방전되는 에너지의 양에 상당한다. 또한, 충전 단계 및 방전 단계의 전체 지속 기간 ta + tb에 대해 충전 단계가 짧을수록, 입력 단자(1, 2) 양단의 전원 Vcc에서 출력 단자(3, 4)로, 그리고 부하(R)로 전해지는 에너지는 더 적다. 따라서, 듀티 사이클 ta/(ta + tb)을 적당히 정하면 전력 공급부(11)에서 전력을 낭비하지 않고도 부하(R), 즉 중폭부(12-2)로 흐르는 전력을 정하는 것이 가능하다.After the end of time ta, the switch SW1 changes to the non-conductive state to end the charging step A and the switch SW2 changes to the conducting state to start the discharging step B. In this step, current I flows through inductor L, load R, and switch SW2 and returns to inductor L. During this step, the inductor L discharges at least a portion of the energy charged during step A to the load R and supplies power to the amplifier 12-2. Also at this stage, no waste of power occurs assuming the component is ideal. In addition, the amount of energy input to the inductor during the charging step A corresponds to the amount of energy discharged to the load R during the discharging step B. FIG. In addition, the shorter the charging phase for the entire duration ta + tb of the charging and discharging phases, the more it is transferred from the power supply Vcc across the input terminals (1, 2) to the output terminals (3, 4) and to the load (R). Is less energy. Therefore, if the duty cycle ta / (ta + tb) is appropriately determined, it is possible to determine the power flowing to the load R, that is, the heavy portion 12-2, without wasting power in the power supply unit 11.

전력 공급 단자(1, 2) 사이의 회로 단락을 피하기 위해서, 스위치(SW1, SW2)의 전도 상태가 시간적으로 중복되지 않는 것이 좋다. 이러한 상황에서, 회복 다이오드(D)는 인덕터(L)에 의해 흐름이 촉진된 전류(I)를 위해 회로를 접속시키는 스위치(SW2)를 가로질러 연결된다. 만약 이러하 단계에서 다이오드 양단의 순방향(forward) 바이어스 전압으로 인한 다이오드(D)의 전력 소비가 무시할 정도의 것이라면, 스위치(SW2)는 그대로 유지될 수 있다. 스위치(SW2)의 주요 기능은 다이오드(D)와 유사한다.In order to avoid a short circuit between the power supply terminals 1 and 2, it is preferable that the conduction states of the switches SW1 and SW2 do not overlap in time. In this situation, the recovery diode D is connected across a switch SW2 which connects the circuit for the current I which is promoted by the inductor L. If at this stage the power consumption of the diode D due to the forward bias voltage across the diode is negligible, the switch SW2 can be kept intact. The main function of the switch SW2 is similar to the diode D.

도 2b는 만약 출력 버퍼 회로가 있어서 단지 전원 전압 전위(supply voltage potential)(Vcc) 미만의 낮은 그리고 높은 신호 전압 레벨을 발생시킨다면 유리하게 이용될 수 있는 도 2a에 도시된 전력 공급부(11)의 제1변형을 나타낸 도면이다. 이러한 변형예의 특징과 기능은, 도 2b 회로의 단자(1)는 접지에 연결되고, 단자(2)는, Vcc 및 도 2a와는 방향이 반대인 다이오드(D)에 연결된다는 것을 제외하면 도 2a의 실시예와 같다. 단자(3)는 접지에 대해 전위(Vcc)를 갖는 반면에 단자(4)는 접지에 대한 부하(R) 양단의 전압으로 인해 Vcc보다 낮은 전위를 갖게 된다.FIG. 2B shows the power supply 11 shown in FIG. 2A which may advantageously be used if there is an output buffer circuit to generate a low and high signal voltage level below only the supply voltage potential Vcc. It is a figure which shows one deformation | transformation. The feature and function of this variant is that the terminal 1 of the circuit of FIG. 2B is connected to ground and the terminal 2 is connected to the diode D which is opposite in direction to Vcc and FIG. 2A. Same as the example. Terminal 3 has a potential Vcc relative to ground, while terminal 4 has a potential lower than Vcc due to the voltage across load R to ground.

도 2c는 만약 단지 전원 전압 전위를 초과하는 낮고 그리고 높은 신호 전압을 발생시키는 출력 버퍼 회로가 있다면 더 유용하게 이용될 수 있는, 도 2a에 도시된 전력 공급부(11)의 제2실시예를 보여준다. 이러한 변형예의 특징과 기능은, 도 2c 회로의 단자(1)가 접지에 연결되고, 단자(2)는 Vcc 및 도 2a의 다이오드와는 반대 방향으로 연결된 다이오드(D)에 연결된다는 것을 제외하면 도 2a의 실시예와 같다. 또한, 충전 단계(A) 동안 전체 전원 전압 Vcc는 인덕터(L)를 가로지르는 전력 공급 단자(1, 2) 양단에 연결되도록, 입력 단자(2)는 단자(3)에 직접 연결되지는 않지만 단자(4)와 연결된다. 이러한 단계(A) 동안 커패시터(C)는 부하(R) 양단의 전압을 그대로 유지한다. 이러한 변형예에 따라서 출력 단자(4)는 Vcc 전위를 유지할 것이며 반면에 단자(3)의 전위는 부하(R) 양단 전압에 의한 단자(4)의 전위보다 높다. 이러한 변형예는 예를 들어, 3.3볼트의 전원 전압으로 작동하는 출력 버퍼 회로로 5볼트 DPECL 표준에 따른 수신기를 구동하는데 특히 적합하다.FIG. 2C shows a second embodiment of the power supply 11 shown in FIG. 2A, which may be more useful if there is an output buffer circuit that generates a low and high signal voltage that merely exceeds the supply voltage potential. The feature and function of this variant is that the terminal 1 of the circuit of FIG. 2C is connected to ground and the terminal 2 is connected to a diode D connected in the opposite direction to the diodes of Vcc and FIG. 2A. Same as the embodiment of 2a. In addition, the input terminal 2 is not directly connected to the terminal 3 so that the entire supply voltage Vcc is connected across the power supply terminals 1 and 2 across the inductor L during the charging step A. Connected with (4). During this step A, the capacitor C maintains the voltage across the load R as it is. According to this variant the output terminal 4 will maintain the Vcc potential, while the potential of the terminal 3 is higher than the potential of the terminal 4 by the voltage across the load R. This variant is particularly suitable for driving receivers according to the 5 volt DPECL standard, for example with an output buffer circuit operating at a supply voltage of 3.3 volts.

도 4는 본 발명에 따른 실시예의 증폭부(12-2) 기본 구조를 간략하게 나타낸 도면이다. 이러한 증폭부(12-2)는 전력 공급부(11)와 연결된 전력 공급 단자(3, 4)를 포함하고, 예를 들어 전송선(9)을 매개로 종단 저항(R_T)과 연결되는 신호 출력 단자(5, 6)를 포함한다. 또한 증폭부(12-2)는 전력 공급부(11)와 연결된 전원 출력 단자(3, 4) 중 각 하나와 신호 출력 단자(5, 6)를 선택적으로 연결하는 신호 출력 단자(5)에 연결된 전환 스위치(TS1) 및 신호 출력 단자(6)에 연결된 전환 스위치(TS2)를 더 포함한다. 임피던스(Z_S1∼Z_S4)는 전력 공급부(11)의 각 출력 단자(3, 4) 및 각 전환 스위치 사이에 연결된 분기 임피던스이다. 점선으로 나타낸 바와 같이, 전환 스위치(TS1, TS2)의 위치는 수신단(나타내지 않음)으로 전송되는 입력 신호(U_Signal)에 따라서 결정된다. 신호(U_Signal)의 논리 레벨에 따라서 전력 공급부(11)의 단자(4)와 신호 출력 단자(5)를, 그리고 전력 공급부(11)의 단자(3)와 신호 출력 단자(6)를, 또는 역으로 연결하기 위하여 전환 스위치(TS1, TS2)가 제공된다. 분기 임피던스(Z_S1∼Z_S4)는 전환 스위치(TS1, TS2)를 작동시키는데 사용된 반도체 스위치, 예컨데, MOSFETS의 ON 저항에 의해서만 결정된 매우 낮은 값을 취할 수 있다. 만약 필요하다면, 이러한 분기 임피던스(Z_S1∼Z_S4)의 값은 출력 단자(5, 6)에 연결된 전송선(9)의 소스 임피던스 매칭을 위해 증가될 수 있다. 이러한 경우, 적당한 소스 임피던스 매칭을 위해서는, 예를 들어 도 2에 도시된 바와 같이, 전력 공급 단자(3, 4) 양단에 커패시터를 연결하는 것이 좋다.4 is a diagram schematically showing the basic structure of the amplifier 12-2 according to the embodiment of the present invention. The amplifier 12-2 includes power supply terminals 3 and 4 connected to the power supply unit 11, for example, a signal output terminal connected to the termination resistor R _T via the transmission line 9. (5, 6). In addition, the amplifier 12-2 is switched to be connected to the signal output terminal 5 selectively connecting each one of the power output terminals 3 and 4 connected to the power supply unit 11 and the signal output terminals 5 and 6. It further comprises a switching switch TS2 connected to the switch TS1 and the signal output terminal 6. Impedances Z _{S1 to} Z _S4 are branch impedances connected between the respective output terminals 3 and 4 of the power supply unit 11 and each changeover switch. As indicated by the dotted line, the positions of the changeover switches TS1 and TS2 are determined in accordance with the input signal U _Signal transmitted to the receiving end (not shown). The terminal 4 and the signal output terminal 5 of the power supply unit 11 and the terminal 3 and the signal output terminal 6 of the power supply unit 11 according to the logic level of the signal U _Signal , or Switching switches TS1 and TS2 are provided for reverse connection. The branch impedances Z _{S1 to} Z _S4 can take on very low values determined only by the ON resistance of the semiconductor switch used to operate the switching switches TS1 and TS2, for example MOSFETS. If necessary, the value of these branch impedances Z _{S1 to} Z _S4 can be increased for source impedance matching of the transmission line 9 connected to the output terminals 5, 6. In this case, for proper source impedance matching, it is preferable to connect a capacitor across the power supply terminals 3, 4, for example, as shown in FIG.

만약 한 분기의 분기 임피던스가 다른 분기의 각 분기 임피던스와 같다면, 입력 신호(U_Signal)의 논리 레벨에 관계 없이 증폭부(12-2)는 전력 공급부(11)의 출력 단자(3, 4) 양단에 연결된 부하 레지스터(R)로 작동한다는 것을 알 수 있다. R 값은 상위 분기 임피던스(Z_S1또는 Z_S2) 및 하위 분기 임피던스(Z_S3또는 Z_S4)의 신호 출력 단자(5, 6) 양단에 연결된 임피던스의 합과 같다. 만약 분기 임피던스(Z_S1∼Z_S4)가 0이거나 거의 0이라면, 전력 공급부(11)에 의해 증폭부(12-2)에 공급된 모든 전력은 출력 단자(5, 6)에 연결된 전송선(9)으로 출력된다. 이러한 방법으로 증폭부(12)의 전력 소비를 최소화할 수 있고 동시에 저임피던스 전송선을 통해 전송된 전력은 전원부에 의해 고효율로 제어될 있다. 또한 단자(3, 4)를 통해 전력 공급부에 의해 공급된 전력을 적당히 조절하면 전력 소비를 최소화할 수 있다.If the branch impedance of one branch is equal to each branch impedance of another branch, the amplifying unit 12-2 may output the output terminals 3 and 4 of the power supply unit 11 regardless of the logic level of the input signal U _signal . It can be seen that it operates with a load resistor (R) connected at both ends. The R value is equal to the sum of the impedances connected across the signal output terminals 5 and 6 of the upper branch impedance Z _S1 or Z _S2 and the lower branch impedance Z _S3 or Z _S4 . If the branch impedances Z _{S1 to} Z _S4 are zero or almost zero, all power supplied to the amplifier 12-2 by the power supply unit 11 is transmitted to the transmission line 9 connected to the output terminals 5, 6. Is output. In this way, power consumption of the amplifier 12 can be minimized, and at the same time, power transmitted through the low impedance transmission line can be controlled with high efficiency by the power supply. In addition, by properly adjusting the power supplied by the power supply through the terminals (3, 4) it is possible to minimize the power consumption.

도 5는 LVDS 표준에 따른 수신기로 디지털 신호를 송신하기 위해 사용될 수 있는 출력 버퍼 회로의 전력 공급부(11)에 대한 제2실시예를 나타낸 도면이다. 이러한 표준에 따라서, 출력 버퍼(10)는 출력 버퍼(10)의 신호 출력 단자(5, 6)에 연결된 전송선(9)의 공통 모드 전압 레벨(V_C)을 결정한다. 도 1에서 레지스터(RT1, RT2)로 간략히 표현되는 수신기는 공통 모드 전압 레벨(U_C)을 제공하지 않는다. 바꿔 말해서, LVDS 표준 수신기는 도 1에 도시된 전압원(U_C)을 포함하지 않는다. 이 표준에 따른 수신기에서 전송선(9)의 각 신호선상의 전압은 특정 간격, 즉 접지에 대하여 특정 간격 내의 모든 전압값이 양인 간격에 있을 것이다.FIG. 5 shows a second embodiment of a power supply 11 of an output buffer circuit that can be used to transmit a digital signal to a receiver in accordance with the LVDS standard. According to this standard, the output buffer 10 determines the common mode voltage level V _C of the transmission line 9 connected to the signal output terminals 5, 6 of the output buffer 10. The receiver, briefly represented by resistors RT1 and RT2 in FIG. 1, does not provide a common mode voltage level U _C. In other words, the LVDS standard receiver does not include the voltage source U _C shown in FIG. 1. In a receiver according to this standard, the voltage on each signal line of the transmission line 9 will be at a certain interval, i.

도 5에 도시된 전력 공급부(11)는 전력 공급부(11)의 출력 단자(3, 4)에 연결된 증폭부(12-2)에 전력을 공급하고 또한 증폭부(12-2)의 신호 출력 단자(5, 6)에 연결된 전송선(9)의 적당한 공통 모드 전압 레벨을 위해 전력을 제공한다.The power supply 11 shown in FIG. 5 supplies power to the amplifier 12-2 connected to the output terminals 3, 4 of the power supply 11 and also outputs a signal output terminal of the amplifier 12-2. Power is provided for an appropriate common mode voltage level of transmission line 9 connected to (5, 6).

전력 공급부(11)의 제1실시예와 마찬가지로, 전력 공급부의 제2실시예는 에너지를 일시적으로 저장하는 수단으로서 작동하는 인덕터(L)를 포함한다. 또한, 스위치(SW1, SW2)는 단자(1, 2)에 연결된 전원(나타내지 않음)에서 인덕터(L)로의 에너지 충전과 레지스터(R)로 간단히 표현되는 단자(3, 4)에 연결된 증폭부(12-2)로의, 인덕터(L)에 저장된 에너지 방전을 제어하기 위해 제공된다. 전력 공급부(11)의 제1실시예와 마찬가지로, 스위치(SW1)는 전원 전압(V_CC)을 제공하는 전력 공급 단자(1)와 인덕터(L) 사이에 연결되고 충전 단계를 제어하는 반면에 스위치(SW2)는 방전 단계를 제어한다.Like the first embodiment of the power supply 11, the second embodiment of the power supply 11 includes an inductor L which acts as a means for temporarily storing energy. In addition, the switches SW1 and SW2 have an energy supply to the inductor L from a power supply (not shown) connected to the terminals 1 and 2 and an amplifier part connected to the terminals 3 and 4, which are simply represented by a resistor R. 12-2), to control the energy discharge stored in the inductor (L). Like the first embodiment of the power supply 11, the switch SW1 is connected between the power supply terminal 1 providing the power supply voltage V _CC and the inductor L and controlling the charging step, while (SW2) controls the discharge step.

이러한 실시예에서, 스위치(SW2)는 오프셋 전압원(V_off)의 제1단자와 스위치(SW1)와 연결된 인덕터(L)의 단자 사이에 연결된다. 오프셋 전압원(V_off)의 제2단자는 접지(GND)에 접속된 전력 공급 단자(2)와 연결된다. 단자(4)는 인덕터(L)의 타단과 연결되고 한편 단자(3)는 오프셋 전압원(V_off)의 상기 제1단자와 연결된다. 다이오드(D)는 스위치(SW2) 양단에 연결되어 회복 다이오드로 사용될 수 있으며 스위치(SW2)를 대신하여 스위치 자체로 작동될 수 있다. 단자(4)와 접지 사이의 전압을 평활화하기 위해서 전력 출력 단자(4)와 접지 사이에 커패시터(C1)가 연결될 수 있다. 마찬가지로, 단자(3)와 접지 사이의 전압을 평활화하기 위하여 단자(3)와 접지 사이에 커패시터(C2)가 연결될 수 있다. 커패시터(C1, C2) 및 다이오드(D)는 회로에 유익하게 작용하지만 이러한 회로의 기본 작동을 위해 꼭 필요한 것은 아니다. 그러나 다이오드(D)의 기능은 도 2a의 실시예와 같은 중요성을 지니며 또한 이러한 실시예에도 적합하다.In this embodiment, the switch SW2 is connected between the first terminal of the offset voltage source V _off and the terminal of the inductor L connected to the switch SW1. The second terminal of the offset voltage source V _off is connected to the power supply terminal 2 connected to the ground GND. The terminal 4 is connected to the other end of the inductor L, while the terminal 3 is connected to the first terminal of the offset voltage source V _off . The diode D may be connected to both ends of the switch SW2 and used as a recovery diode, and may operate as the switch itself in place of the switch SW2. Capacitor C1 may be connected between power output terminal 4 and ground to smooth the voltage between terminal 4 and ground. Likewise, a capacitor C2 can be connected between the terminal 3 and the ground to smooth the voltage between the terminal 3 and the ground. Capacitors C1, C2 and diode D serve beneficially to the circuit but are not necessary for the basic operation of such a circuit. However, the function of the diode D is of the same importance as the embodiment of FIG. 2A and is also suitable for this embodiment.

도 3의 타이밍도를 참조해 보면, 충전 단계(A) 동안 스위치(SW1)는 전도 상태이며 반면에 스위치(SW2)는 비전도 상태이다. 이러한 단계 동안 전원 전압(V_CC)은 인덕터(L), 부하(R), 및 오스펫 전압원(V_off)의 직렬 연결을 가로질러 나타나는 전원 입력 단자(1, 2) 양단에 연결되고, 결과적으로 전원 입력 단자(1)에서 스위치(SW1), 인덕터(L)를 통해 출력 단자(4)로 흐르는 전류(I)는 R로 표현되는 증폭부(12-2), 단자(3), 및 오프셋 전압원(V_off)을 통해 전원 입력 단자(2)로 흐른다. 이러한 충전 단계(A)에서 전원의 전력은 단자(1, 2)에서 부하(R)로 일부 공급되고 인덕터(L)에 저장된 에너지는 일부 증가한다. 또한, 이러한 단계(A)에 공급된 일부 전력은 오프셋 전압원(V_off)으로 전해진다. 실제 실시예에서 오프셋 전압원(V_off)은 커패시터(C2)와 다이오드의 병렬 연결일 수 있으며, 애노드는 오프셋 전압원의 상기 제1단자이고 캐소드는 오프셋 전압원의 상기 제2단자이다. 이러한 실시예에서 다이오드를 통해 흐르는 전류(I)는 전류(I)로 인한 전진 바이어스 전압을 이용하는 오프셋 전압 유지용으로 이용될 수 있다. 물론, 만약 더 높은 오프셋 전압이 필요하다면, 다이오드는 제너 다이오드로 대체될 수 있으며 제너 다이오드의 캐소드는 상기 오프셋 전압원의 상기 제1단자이고 한편 그것의 애노드는 오프셋 전압원의 제2단자이다.Referring to the timing diagram of FIG. 3, during the charging phase A, the switch SW1 is in the conducting state while the switch SW2 is in the nonconductive state. During this step, the supply voltage V _CC is connected across the power input terminals 1, 2, which appear across the series connection of the inductor L, the load R, and the oppet voltage source V _off . The current I flowing from the power supply input terminal 1 through the switch SW1, the inductor L, to the output terminal 4 is the amplification part 12-2, the terminal 3, and the offset voltage source represented by R. (V _off ) flows to the power input terminal (2). In this charging step A, the power of the power source is partially supplied from the terminals 1 and 2 to the load R and the energy stored in the inductor L is partially increased. In addition, some of the power supplied in this step A is transferred to the offset voltage source V _off . In a practical embodiment the offset voltage source V _off may be a parallel connection of a capacitor C2 with a diode, with the anode being said first terminal of an offset voltage source and the cathode being said second terminal of an offset voltage source. In this embodiment, the current I flowing through the diode can be used to maintain the offset voltage using the forward bias voltage due to the current I. Of course, if a higher offset voltage is needed, the diode can be replaced with a zener diode and the cathode of the zener diode is the first terminal of the offset voltage source while its anode is the second terminal of the offset voltage source.

시간 ta 종료 후 스위치(SW1)는 충전 단계(A)의 종료를 위해 비전도 상태로 전환되고 스위치(SW2)는 방전 단계(B)의 개시를 위해 전도 상태로 변하며 방전 단계에서 인덕터(L)에 저장된 에너지는 단자(3, 4)에 연결된 증폭부(12-2)로 방전된다. 이러한 경우, 인덕터(L)를 통해 흐르는 전류(I)는 증폭부(12-2)를 나타내는 부하(R), 및 스위치(SW2)를 통해 다시 인덕터(L)로 귀환한다. 이러한 단계 동안 인덕터(L)는 단계(A) 동안 누적된 에너지의 적어도 일부를 부하로 방전하고 그 후 증폭부(12-2)에 전력을 공급한다. 부품이 이상적인 것이라 가정하면, 이러한 단계에서 발생하는 전력 낭비는 없다. 또한, 출력 단자(3, 4) 중 어느 것이든지 또는 이 모두와 접지로의 실제적인 전류 경로가 존재하지 않는 한, 오프셋 전압원(V_off)을 통해 흐르는 실제 전류는 없다. 만약 오프셋 전압원(V_off)이 상기에서 설명된 바와 같은 다이오드와 커패시터(C2)의 병렬 연결에 의해 실행된다면, 커패시터(C2)는 단계(B) 동안 오프셋 전압(V_off)을 유지할 것이다.After the end of time ta, the switch SW1 is switched to the non-conductive state for the end of the charging step A, and the switch SW2 is changed to the conducting state for the start of the discharging step B, and to the inductor L at the discharging step. The stored energy is discharged to the amplifier 12-2 connected to the terminals 3, 4. In this case, the current I flowing through the inductor L is fed back to the inductor L through the load R representing the amplifier 12-2 and the switch SW2. During this step, the inductor L discharges at least a portion of the energy accumulated during step A to the load and then supplies power to the amplifier 12-2. Assuming the component is ideal, there is no power waste at this stage. In addition, there is no actual current flowing through the offset voltage source V _off unless there is an actual current path to either or both of the output terminals 3, 4 and to ground. If the offset voltage source V _off is implemented by the parallel connection of the diode and capacitor C2 as described above, the capacitor C2 will maintain the offset voltage V _off during step B.

도 2a의 실시예와 마찬가지로, 듀티 사이클 ta/(ta + tb)을 적당히 설정하면 전력 공급부(11)에서 실제 전력을 낭비하지 않고서도 증폭부(12-2)로 전달되는 전력을 조절할 수 있다.As in the embodiment of FIG. 2A, if the duty cycle ta / (ta + tb) is appropriately set, the power delivered to the amplifier 12-2 may be adjusted without wasting the actual power from the power supply 11.

도 5의 실시예의 변형 실시예는 DPECL 표준에 따르는 수신기에 디지털 신호를 전송하는 이점이 있다. 이러한 변형 실시예에 따라서 이 도면의 회로에서 단자(1)는 접지에 연결되고 단자(2)는 V_CC에 연결되며, 오프셋 전압원(V_off)의 극성이 바뀌고, 만약 다이오드가 있다면, 다이오드도 전환된다. 다음에 단자(3)는 V_CC보다 낮은 V_off정도의 전위를 가지며 한편 단자(4)는 단자(3)의 전위보다 R 양단의 전압만큼 낮은 전위를 갖는다.A variant of the embodiment of FIG. 5 has the advantage of transmitting a digital signal to a receiver conforming to the DPECL standard. According to this variant embodiment, in the circuit of this figure, terminal 1 is connected to ground and terminal 2 is connected to V _CC , the polarity of the offset voltage source V _off is changed, and if there is a diode, the diode is also switched do. The terminal 3 then has a potential on the order of V _off lower than V _CC , while the terminal 4 has a potential lower by a voltage across R than the potential of the terminal 3.

도 6은 GLVDS 표준에 따른 수신기에 디지털 신호를 전송하기 위해 사용될 수 있는 전력 공급부(11)의 제3실시예를 나타낸다. 이러한 표준에 따른 수신기에서 입력 신호의 전위는 접지선의 전위를 포함하는 영역내에 있을 것으로 예상된다. 예를 들어, 수신기는 접지 전위와 상칭하는 차동 신호를 예상한다. 이러한 목적을 위해 GLVDS 수신기는 한 쌍의 전송 레지스터(RT1, RT2), 전송선(9)의 한 컨덕터를 접지에 연결하는 각각의 레지스터를 포함한다. 도 1에서 나타낸 바와 같이 만약 도 1에 도시된 전압원(U_C)이 0볼트라면, 즉 접지에 대한 단락 회로를 의미한다. 도 6에 나타낸 전력 공급부(11)는 전력 공급부(11)의 출력 단자(3, 4)에 연결된 증폭부(12-2)에 전력을 공급하고 또한 전송선(9)의 컨덕터중 하나가 접지에 대해 양이고 전송선(9)의 다른 컨덕터는 접지에 대해 음이라는 점에서 접지에 대한 전송선상의 대칭 시그널링에 대비한다. 이러한 실시예에 따라서, 이것은 접지에 대하여 적어도 거의 대칭인 전력 공급부(11) 출력 단자(3, 4) 양단의 공급 전압을 제공함으로써 이루어질 수 있다. 이것은 전력 공급부(11)의 출력 단자(4)를 접지에 연결하는 제1임피던스(R1)는 충전 단계 동안 리액턴스 수단(L)을 충전하는 전류 루프에 포함되고, 한편 전력 공급부의 출력 단자(3)를 접지에 연결하는 제2임피던스(R2)는 방전 단계 동안 리액턴스 수단(L)을 방전하는 회로 루프에 포함되도록 전력 공급부(11)를 설계하므로서 이루어질 수 있다. 임피던스(R1, R2)는 전력 공급부(11)의 단자(3, 4)에 대한 그것의 연결에 관한 증폭부(12-2)의 전기적 작동의 개략적인 표현일 수 있다.6 shows a third embodiment of a power supply 11 which can be used for transmitting a digital signal to a receiver in accordance with the GLVDS standard. The potential of the input signal in the receiver according to this standard is expected to be in the region containing the potential of the ground line. For example, the receiver expects a differential signal that is equal to ground potential. For this purpose, the GLVDS receiver includes a pair of transfer registers RT1 and RT2, each register connecting one conductor of the transmission line 9 to ground. As shown in FIG. 1, if the voltage source U _C shown in FIG. 1 is zero volts, that is, it means a short circuit to ground. The power supply 11 shown in FIG. 6 supplies power to the amplifiers 12-2 connected to the output terminals 3, 4 of the power supply 11, and one of the conductors of the transmission line 9 is connected to ground. The other conductor of the transmission line 9 is positive and negative to ground to provide for symmetrical signaling on the transmission line to ground. According to this embodiment, this can be done by providing a supply voltage across the power supply 11 output terminals 3, 4 which is at least nearly symmetrical with respect to ground. This is the first impedance R1 connecting the output terminal 4 of the power supply 11 to ground is included in the current loop which charges the reactance means L during the charging phase, while the output terminal 3 of the power supply is Can be achieved by designing the power supply 11 to be included in a circuit loop that discharges the reactance means L during the discharging step. Impedances R1, R2 may be a schematic representation of the electrical operation of amplifier 12-2 with respect to its connection to terminals 3, 4 of power supply 11.

정확히 말하면, 전력 공급부(11)의 제1 및 제2실시예와 마찬가지로 전력 공급부(11)의 제3실시예는 에너지를 일시적으로 저장하는 수단으로서 작동하는 인덕터(L)를 포함한다. 또한, 스위치(SW1, SW2)가 제공되어 단자(1, 2)에 연결된 전원(나타내지 않음)에서 인덕터(L)로의 에너지 충전 및 인덕터(L)에 저장된 에너지를 단자(3, 4)에 연결되고 전력 공급부(11)의 출력 단자(3, 4)중 하나와 각각 연결되는 레지스터(R1, R2)로 간략히 표현되는 증폭부(12-2)로의 방전을 제어한다. 레지스터 모두는 전력 공급부(11)의 접지된 입력 단자(2)에 연결된다. 스위치(SW1)는 전력 공급 단자(2)에 관하여 전원 전압(V_CC)을 제공하는 전력 공급 단자(1) 및 인덕터(L) 사이에 연결되고 충전 단계를 제어한다. 인덕터(L)의 다른 단자는 전력 공급부(11)의 출력 단자(4)와 연결된다.To be precise, the third embodiment of the power supply 11, like the first and second embodiments of the power supply 11, includes an inductor L which acts as a means for temporarily storing energy. In addition, switches SW1 and SW2 are provided to connect the energy charging from the power supply (not shown) connected to the terminals 1 and 2 to the inductor L and the energy stored in the inductor L to the terminals 3 and 4. The discharge to the amplifier 12-2, which is briefly represented by resistors R1 and R2 connected to one of the output terminals 3 and 4 of the power supply 11, respectively, is controlled. Both resistors are connected to the grounded input terminal 2 of the power supply 11. The switch SW1 is connected between the power supply terminal 1 and the inductor L which provide the power supply voltage V _CC with respect to the power supply terminal 2 and control the charging step. The other terminal of the inductor L is connected to the output terminal 4 of the power supply 11.

스위치(SW2)는 전력 공급부의 출력 단자(3)와 스위치(SW1)와 연결된 인덕터(L)의 단자 사이에 연결된다. 다이오드(D)는 회복 다이오드로 작동하도록 스위치(SW2)를 가로질러 연결되거나 스위치(SW2)를 대신하여 스위치로 사용될 수도 있다. 커패시터(C1)는 단자(4)와 접지 사이의 전압을 평활화하기 위해서 전력 출력 단자와 접지 사이에 연결될 수 있다. 마찬가지로, 커패시터(C2)는 단자(3)와 접지 간의 전압을 평활화하기 위해 단자(3)와 접지 사이에 연결될 수 있다. 커패시터(C1, C2) 및 다이오드(D)는 회로에 유익하게 작용하지만 이러한 회로의 기본 작동을 위해 꼭 필요한 것은 아니다. 그러나 다이오드(D)의 기능은 도 2a의 실시예와 같은 중요성을 지니며 또한 이러한 실시예에도 적합하다.The switch SW2 is connected between the output terminal 3 of the power supply unit and the terminal of the inductor L connected to the switch SW1. Diode D may be connected across switch SW2 to act as a recovery diode or used as a switch in place of switch SW2. Capacitor C1 may be connected between the power output terminal and ground to smooth the voltage between terminal 4 and ground. Likewise, capacitor C2 may be connected between terminal 3 and ground to smooth the voltage between terminal 3 and ground. Capacitors C1, C2 and diode D serve beneficially to the circuit but are not necessary for the basic operation of such a circuit. However, the function of the diode D is of the same importance as the embodiment of FIG. 2A and is also suitable for this embodiment.

도 3의 타이밍도를 참조해 보면, 충전 단계(A) 동안 스위치(SW1)는 전도 상태에 있으며 반면에 스위치(SW2)는 비전도 상태에 있다. 이러한 단계 동안 전원 전압(V_CC)은 인덕터(L), 부하(R), 및 오스펫 전압원(V_off)의 직렬 연결을 가로질러 나타나는 전원 입력 단자(1, 2) 양단에 연결되고, 결과적으로 전원 입력 단자(1)에서 스위치(SW1), 인덕터(L)를 통해 출력 단자(4)로 흐르는 전류(I)는 증폭부(12-2)를 한 부분을 표현하는 R1을 통해 전원 입력 단자(2)와 연결된 접지로 흐른다. 이러한 충전 단계(A)에서 전원의 전력은 단자(1, 2)에서 부하(R)에 공급되고 인덕터(L)에 저장된 에너지를 부분적으로 증가시킨다. 이러한 단계 동안 부하 임피던스(R1) 양단에서 발생하는 전압 강하는 접지에 연결된 단자(2)에 대하여 출력 단자(4)가 양이 되게 한다.Referring to the timing diagram of FIG. 3, during the charging phase A, the switch SW1 is in the conducting state while the switch SW2 is in the nonconductive state. During this step, the supply voltage V _CC is connected across the power input terminals 1, 2, which appear across the series connection of the inductor L, the load R, and the oppet voltage source V _off . The current I flowing from the power input terminal 1 to the output terminal 4 through the switch SW1 and the inductor L is connected to the power input terminal (R1) representing a portion of the amplifier 12-2. To ground connected to 2). In this charging step A, the power of the power source is supplied to the load R at the terminals 1, 2 and partially increases the energy stored in the inductor L. During this step, the voltage drop across the load impedance R1 causes the output terminal 4 to be positive relative to the terminal 2 connected to ground.

시간 ta의 종료 후 스위치(SW1)는 충전 단계(A)의 종료를 위해 비전도 상태로 전환되고 스위치(SW2)는 방전 단계(B)의 개시를 위해 전도 상태로 변하며 방전 단계에서 인덕터(L)에 저장된 에너지는 단자(3, 4)에 연결된 증폭부(12-2)로 방전된다. 이러한 단계에서, 인덕터(L)를 통해 흐르는 전류(I)는 증폭부(12-2)를 나타내는 부하 임피던스(R1, R2), 및 스위치(SW2)를 통해 다시 인덕터(L)로 귀환한다. 이러한 단계 동안 인덕터(L)는 단계(A) 동안 누적된 에너지의 적어도 일부를 부하 임피던스(R1, R2)로 방전하고 그 후 증폭부(12-2)에 전력을 공급한다. 방전 단계(B) 동안 부하 임피던스(R1) 양단간의 전압 강하는 단자(4)에서 접지에 관하여 양전위를 유지한다. 이러한 단계에서 부하 임피던스(R2) 양단간에 발생하는 전압 강하는 출력 단자(3)가 접지에 연결된 단자(2)에 대하여 음이되게 한다. 커패시터(C2)가 제공되면 충전 단계(A)가 계속되는 동안 단자(3)에서 음전압을 유지하기가 특히 유리하다.After the end of time ta the switch SW1 is switched to the non-conductive state for the end of the charging step A and the switch SW2 is changed to the conducting state for the start of the discharging step B and the inductor L at the discharging step The energy stored in the discharge is discharged to the amplifier 12-2 connected to the terminals 3 and 4. In this step, the current I flowing through the inductor L is fed back to the inductor L through the load impedances R1 and R2 representing the amplifier 12-2 and the switch SW2. During this step, the inductor L discharges at least a portion of the energy accumulated during step A to the load impedances R1 and R2 and then supplies power to the amplifier 12-2. During the discharging phase B, the voltage drop across the load impedance R1 maintains a positive potential with respect to ground at the terminal 4. In this step, the voltage drop across the load impedance R2 causes the output terminal 3 to become negative with respect to the terminal 2 connected to ground. If a capacitor C2 is provided, it is particularly advantageous to maintain a negative voltage at the terminal 3 while the charging step A continues.

이상적인 부품이 사용되었다고 가정하면, 충전 단계(A) 및 방전 단계(B)시 이러한 실시예의 전력 공급부(11)에서 발생하는 전력 낭비는 없다.Assuming that the ideal component is used, there is no waste of power in the power supply 11 of this embodiment during the charging step (A) and the discharging step (B).

도 7은 실시예 또는 이 명세서에서 개시된 그것의 변형 실시예들 중의 어느 하나에 따른 전력 공급부(11), 예를 들어 도 4에 나타낸 증폭부(12-2), 및 전송선(9) 사이 그리고 수신기로의 상호 연결을 나타낸 블록도이다. 이 도면은 종단 임피던스(RT1)는 전송선(9)의 한 컨덕터를 접지에 연결하고, 종단 임피던스(RT2)는 전송선(9)의 다른 컨덕터를 접지에 연결하는 것을 나타내는 GLVDS 예를 나타낸다. (Z_S1)는 (Z_S2)이고 (Z_S2)는 (Z1)이며 (Z_S3)는 (Z_S4)이고 (Z_S4)는 (Z2)라는 가정하에, 즉, 증폭부(12-2)가 대칭이라는 가정하에, 임피던스(Z1 및 Z2)를 포함하는 증폭부(12-2)의 점선은 도 4에 관하여 더 자세히 설명한 회로를 나타낸다. 블록(12-2)에서 교차 점선은, 입력 신호 (U_signal)의 논리 레벨에 따라서 단자(4)는 임피던스(Z1)를 통해 단자(5)와 연결되고 단자(3)는 임피던스(Z2)를 통해 단자(6)와 연결되며 또는 단자(4)는 임피던스(Z1)를 통해 단자(6)와 연결되고 단자(3)는 임피던스(Z2)를 통해 단자(5)와 연결된다는 것을 의미한다. 수신 증폭기(15)는 전송선(9)의 수신기 단에서 차동 신호를 감지하고 이들 신호를 수신 증폭부(15)에 의해 작동된 회로로 더 처리하기에 적합한 적당한 논리 레벨로 전환한다. 이러한 증폭기는 어떤 적당한 종류의 차동 증폭기일 수 있으며, 이러한 차동 증폭기의 선택은 본 발명에서는 중요하지 않다.7 shows a power supply 11 according to one of the embodiments or its variant embodiments disclosed herein, for example between the amplifier 12-2 shown in FIG. 4 and the transmission line 9 and between the receiver Is a block diagram illustrating the interconnection of multiple furnaces. This figure shows an example GLVDS showing that the terminating impedance RT1 connects one conductor of the transmission line 9 to ground and the terminating impedance RT2 connects the other conductor of the transmission line 9 to ground. Under the assumption that (Z _S1 ) is (Z _S2 ), (Z _S2 ) is (Z1), (Z _S3 ) is (Z _S4 ) and (Z _S4 ) is (Z2), that is, the amplification part 12-2 Assuming that is a symmetry, the dotted line of the amplifier 12-2 including the impedances Z1 and Z2 represents the circuit described in more detail with respect to FIG. In block 12-2, the intersecting dotted line indicates that terminal 4 is connected to terminal 5 via impedance Z1 and terminal 3 is impedance Z2 depending on the logic level of the input signal U _signal . Means that it is connected to terminal 6 via or terminal 4 is connected to terminal 6 via impedance Z1 and terminal 3 is connected to terminal 5 via impedance Z2. The receive amplifier 15 senses the differential signals at the receiver end of the transmission line 9 and converts these signals to a suitable logic level suitable for further processing with the circuit operated by the receive amplifier 15. Such an amplifier may be any suitable kind of differential amplifier, and the choice of such a differential amplifier is not critical to the present invention.

GLVDS의 특수 경우는 도 7의 간략 블록도를 참조하면 잘 알 수 있다. Z1 = Z2이고 RT1 = RT2라는 가정하에, 증폭부(12-2)와 전력 공급부(11)의 출력 단자(4, 3)의 연결, 전송선(9)의 컨덕터와 증폭부(12-2)의 신호 출력 단자(5, 6)와의 연결, 및 전송선(9)과 접지 사이에 종단 임피던스(RT1, RT2)의 연결은 전력 공급부(11)의 출력 단자(4) 및 접지 사이의 제1임피던스(R1)와 전력 공급부의 출력 단자(3) 및 접지 사이의 제2임피던스(R2) 사이의 연결과 같으며, 도 6에 간략히 나타낸 바와 같은 (R1)뿐만 아니라 (R2)의 값은 각각 (Z1)과 (RT1)의 합이다. 또한, 이 도면 전체에 잘 나타낸 바와 같이, 본 발명에 따른 전력 공급부(11)의 단자(3, 4) 양단의 부하 임피던스는 증폭부의 출력 단자(5, 6)에 연결된 전송선(9)을 갖는 증폭부(12-2)에 의해 구성된다. 만약 증폭부(12-2)가 상기의 관점에 반하여 제공된다면, 부하 임피던스는 증폭부(12-2)의 스위칭 상태와는 관계가 없을 것이다.The special case of the GLVDS can be seen with reference to the simplified block diagram of FIG. Under the assumption that Z1 = Z2 and RT1 = RT2, the amplification section 12-2 is connected to the output terminals 4, 3 of the power supply section 11, the conductor of the transmission line 9 and the amplification section 12-2. The connection of the signal output terminals 5 and 6, and the connection of the terminal impedances RT1 and RT2 between the transmission line 9 and the ground, are connected to the first impedance R1 between the output terminal 4 of the power supply 11 and the ground. Is equal to the connection between the output terminal 3 of the power supply and the second impedance R2 between ground and the values of (R1) as well as (R1) as shown briefly in FIG. It is the sum of (RT1). As well shown throughout this figure, the load impedance across the terminals 3, 4 of the power supply 11 according to the invention is amplified with a transmission line 9 connected to the output terminals 5, 6 of the amplifier. It is comprised by the part 12-2. If the amplifier 12-2 is provided against the above point of view, the load impedance will not be related to the switching state of the amplifier 12-2.

도 8은 본 발명에 따른 전력 공급부(11)의 제4실시예를 나타낸다. 전력 공급부(11)의 이러한 실시예는 출력 단자(4, 3)의 양단에 전력 공급부(11)의 입력 단자(1, 2)의 양단에 인가된 입력 전압(V_CC)에 따라서 변하는(floating, 浮動) 출력 전압(U_out)을 제공한다. 이러한 견지에서 부동(floating)이라는 것은 입력 단자(1, 2) 중 어느 것에 대하여 출력 단자(3, 4) 중 어느 것의 전위가 정해지지 않았다는 것을 의미한다. 만약 입력 단자(1, 2)의 어느 것이든지 또는 출력 단자(3, 4)의 어느 것 양단에 적당 범위 내의 전압이 인가된다면, 이러한 전압은 결과적으로 입력측과 출력측 사이를 흐르는 전류를 발생시키지 않을 것이다. 또한 이러한 전압은 이러한 실시예의 전력 공급부(11) 작동에 영향을 주지 않는다.8 shows a fourth embodiment of the power supply unit 11 according to the present invention. This embodiment of the power supply 11 changes in accordance with the input voltage V _CC applied to both ends of the input terminals 1, 2 of the power supply 11 at both ends of the output terminals 4, 3. Provide the output voltage (U _out ). In this sense, floating means that the potential of either of the output terminals 3, 4 is not defined for any of the input terminals 1, 2. If a voltage within a suitable range is applied to either of the input terminals 1, 2 or both of the output terminals 3, 4, this voltage will result in no current flowing between the input side and the output side. . This voltage also does not affect the operation of the power supply 11 of this embodiment.

출력 전압 플로팅을 제공하기 위한 목적을 위해서, 이러한 실시예는 한 쌍의 제1스위치(SW1a, SW1b) 및 제2스위치(SW2a, SW2b)를 포함한다. 직렬로 연결된 (SW1a)과 (SW2b)는 입력 단자 중 한 단자(1)와 출력 단자 중 한 단자(3) 사이에 직렬 연결된다. (SW1b)와 (SW2a)는 입력 단자 중의 다른 한 단자(2)와 출력 단자 중의 다른 한 단자(4) 사이에 직렬로 연결된다. 참조 번호(110)는 스위치(SW1a)와 스위치(SW2b) 사이의 연결점을 나타내고 한편 참조 번호(22)는 스위치(SW1b)와 스위치(SW2a) 사이의 연결점이다. 인덕터(L)는 연결점(110)과 연결점(22) 사이에 연결된다. R은 전력 공급부(11)의 출력 단자(3, 4)에 연결된 증폭부(12-2)에 의해 구성된 부하 임피던스를 나타낸다. C는 단자(3, 4) 양단의 출력 전압(U_out)을 평활화하기 위해 출력 단자(3, 4) 양단에 연결될 수 있는 커패시터를 의미한다. 또한, 커패시터(나타내지 않음)는 출력 단자(3, 4) 각각과 접지 사이에 연결될 수 있다. D1과 D2는 스위치(SW2a, SW2b) 양단에 연결될 수 있는 회복 다이오드를 나타낸다.For the purpose of providing output voltage floating, this embodiment comprises a pair of first switches SW1a and SW1b and second switches SW2a and SW2b. (SW1a) and (SW2b) connected in series are connected in series between one terminal 1 of the input terminal and one terminal 3 of the output terminal. (SW1b) and (SW2a) are connected in series between the other terminal 2 of the input terminal and the other terminal 4 of the output terminal. Reference numeral 110 denotes a connection point between switch SW1a and switch SW2b, while reference numeral 22 is a connection point between switch SW1b and switch SW2a. The inductor L is connected between the connection point 110 and the connection point 22. R denotes the load impedance constituted by the amplifier 12-2 connected to the output terminals 3, 4 of the power supply 11. C means a capacitor that can be connected across the output terminals 3, 4 to smooth the output voltage U _out across the terminals 3, 4. In addition, a capacitor (not shown) may be connected between each of the output terminals 3, 4 and ground. D1 and D2 represent recovery diodes that may be connected across the switches SW2a and SW2b.

이러한 실시예에서 한 쌍의 제1스위치(SW1a, SW1b)는 단자(1, 2)에 연결된 전원(나타내지 않음)에서 인덕터(L)로의 충전을 제어한다. 한 쌍의 제2스위치는 인덕터(L)에 저장된 에너지를 임피던스(R)로 간략히 나타낸 증폭부(12-2)로 방전하기 위해 제공된다. 타이밍 도 3을 보면, 충전 단계(A) 동안 스위치(SW1a, SW1b)는 전도 상태에 있고 한편 스위치(SW2a, SW2b)는 비전도 상태에 있다. 이러한 상태가 지속되는 동안 전원 전압(V_CC)은 인덕터(L) 전원 입력 단자(1, 2) 양단에 연결되고, 결과적으로 리액턴스 수단으로서 작동하는 인덕터(L)에 저장되는 에너지가 증가하게 된다. 사용된 부품이 이상적인 부품이라 가정하면 단계(A)에서 발생하는 전력 낭비는 없다.In this embodiment, the pair of first switches SW1a and SW1b controls the charging to the inductor L from a power source (not shown) connected to the terminals 1 and 2. The pair of second switches are provided for discharging the energy stored in the inductor L to the amplifier 12-2, which is briefly represented by the impedance R. Timing 3, during the charging phase A, the switches SW1a and SW1b are in the conducting state while the switches SW2a and SW2b are in the nonconductive state. While this condition persists, the power supply voltage V _CC is connected across the inductor L power input terminals 1, 2, resulting in an increase in the energy stored in the inductor L acting as a reactance means. Assuming that the part used is an ideal part, there is no waste of power in step (A).

시간(ta)이 종료된 후, 충전 단계(A)를 종료하기 위해 스위치(SW1a, SW1b)는 비전도 상태로 전환되고 한편 방전 단계(B)를 시작하기 위해 (SW2a, SW2b)는 전도 상태로 전환되는데, 여기서 인덕터(L)에 저장된 에너지는 전력 공급부(11)의 단자(3, 4)로 방전된다. 출력 단자(3, 4) 양단에 커패시터(C)를 연결하면 다음의 충전 단계(A) 동안 출력 단자(3, 4) 양단의 출력 전압을 유지하는데 특히 유리하다.After the time ta ends, the switches SW1a and SW1b are switched to the non-conductive state to end the charging step A while the (SW2a and SW2b) are brought into the conducting state to start the discharge step B. In this case, the energy stored in the inductor L is discharged to the terminals 3, 4 of the power supply 11. The connection of the capacitor C across the output terminals 3, 4 is particularly advantageous for maintaining the output voltage across the output terminals 3, 4 during the next charging step (A).

스위치(SW1a, SW1b)와 스위치(SW2a, SW2b)를 이런식으로 배열하면 입력 단자에서 출력 단자로 전해지는 에너지를 제어하면서 모든 출력 단자(3, 4)와 접속이 끊긴 모든 입력 단자(1, 2)를 유지하는 것이 가능하다. 즉, 상기 두 쌍의 스위치와 상기 리액턴스 수단을 통해, 입력 단자(1, 2)중 어느 것과 출력 단자(3, 4) 중 어느 것 사이가 전기적으로 연결되지 않도록 충전 단계(A) 동안 스위치(SW1a, SW1b)는 전도되지만 스위치(SW2a, SW2b)는 전도되지 않는다. 마찬가지로 방전 단계동안 스위치(SW1a, SW1b)는 비전도 상태가 되고 스위치(SW2a, SW2b)는 전도 상태에 있다. 출력 단자(3, 4)에서 입력 단자(1, 2)가 계속 단선됨에 따라 출력 단자(3, 4) 양단에는 부동 출력 전압, 즉, 입력 단자(1, 2)의 전위에 대해 결정된 것이 아닌 출력 전압이 나타난다.By arranging the switches SW1a and SW1b and the switches SW2a and SW2b in this manner, all the input terminals 1 and 2 disconnected from all the output terminals 3 and 4 while controlling the energy transferred from the input terminals to the output terminals. It is possible to keep). That is, through the two pairs of switches and the reactance means, the switch SW1a during the charging step A such that neither of the input terminals 1, 2 and any of the output terminals 3, 4 are electrically connected. , SW1b is inverted, but switches SW2a and SW2b are not inverted. Similarly, during the discharging phase, the switches SW1a, SW1b are in a non-conductive state and the switches SW2a, SW2b are in a conducting state. As the input terminals 1 and 2 are continuously disconnected at the output terminals 3 and 4, the output terminals 3 and 4 are not connected to the floating output voltage, i.e., not determined for the potential of the input terminals 1 and 2, respectively. Voltage appears.

전력 공급부(11)의 전력 공급 단자(1, 2) 및 출력 단자(3, 4) 사이의 회로 단락을 피하기 위해서, 한 쌍의 제1스위치(SW1a, SW1b)와 한 쌍의 제2스위치(SW2a, SW2b)가 시간적으로 중복되지 않는 것이 좋다. 이것은 두 쌍의 스위치에 대한 비전도 상태의 시간 중복을 일으킬 수도 있다. 이러한 상황에서 스위치(SW2a)와 스위치(SW2b) 양단에 각각 연결된 회복 다이오드(D1, D2)는 방전 단계(B) 동안 인덕터(L)에 의한 전류 흐름을 촉진시키기 위하여 회로를 접속한다. 만약 이들 회복 다이오드의 전력 소비가 허용할 수 있는 정도의 것이라면, 한 쌍의 제2스위치(SW2a, SW2b)는 고려치 않고 그대로 유지된다.In order to avoid a short circuit between the power supply terminals 1 and 2 and the output terminals 3 and 4 of the power supply unit 11, the pair of first switches SW1a and SW1b and the pair of second switches SW2a. , SW2b) is preferably not overlapped in time. This may cause time overlap of non-conducting states for two pairs of switches. In this situation, the recovery diodes D1 and D2 respectively connected between the switch SW2a and the switch SW2b respectively connect a circuit to promote the current flow by the inductor L during the discharging step B. If the power consumption of these recovery diodes is tolerable, the pair of second switches SW2a and SW2b are retained without consideration.

사용된 부품이 이상적인 것이라면, 충전 단계(A) 및 방전 단계(B) 동안 이러한 실시예의 전력 공급부(11)에서 발생하는 전력 낭비는 없다.If the parts used are ideal, there is no waste of power in the power supply 11 of this embodiment during the charging step (A) and the discharging step (B).

도 2a의 실시예와 마찬가지로, 듀티 사이클 ta/(ta + tb)을 적당히 설정하면 전력 공급부에서 많은 전력을 낭비하지 않으면서 증폭부(12-2)로 전해지는 전력을 조절할 수 있다.As in the embodiment of FIG. 2A, if the duty cycle ta / (ta + tb) is appropriately set, the power delivered to the amplifier 12-2 can be adjusted without wasting a lot of power from the power supply.

이 실시예는 예를 들어 도 1에 나타낸 것과 같은, 전송선(9)을 구동하는 증폭부(12-2)가 전원 공급 단자(1, 2)의 전위에 관하여 부동 상태를 유지할 수 있고 또한 전송선(9)의 신호 컨덕터 각각의 전위는 입력 단자(1, 2)에 대해 부동이라는 점에서 특히 유리하다. 이러한 특징은 제4실시예에 따른 출력 버퍼 회로가 레벨 변화 없이 다른 시그널링 표준에 따르는 입력 회로와 상호 작용하는 것을 가능케 한다. 다시 말해, 제4실시예에 따른 전력 공급부(11)를 포함하는 출력 버퍼 회로는 수신기에 의해 결정된 전송선(9) 상의 공통 모드 전압 레벨에 관하여 매우 적응력이 좋다. 특히, 이러한 출력 버퍼 회로는 도 1에 보인 전송선(9)의 종료에 대하여 모든 가능한 대안을 구동할 수 있다. 출력 버퍼는, 만약 도 1에 나타낸 공통 모드 전압(U_C)이 적당한 범위 내의 양 또는 음값을 갖고, 따라서 LVDS, GLVDS, DPECL 및 그와 유사한 유형의 수신기들을 구동하는데 적합하다면, 바르게 작동할 것이다. 또한, 이러한 실시예에 따른 출력 버퍼 회로는 도 1의 전압원(U_C) 대신에 대개 소정의 임의의 전위를 갖는 전송선(9)의 컨덕터 중 하나를 연결하는 수신기와 상호 작동한다. 상기 출력 버퍼는 또한 전압원(U_C)이 없는 경우에 해당하는 플로팅 차동 입력를 가진 수신기와 상호 작동한다. 전송선(9) 상에서 공통 모드 전압 레벨을 정하는 능력을 가진 출력 버퍼를 제공하기 위해서, 입력 단자(1, 2) 중 하나와 출력 단자(3, 4) 중 하나 사이에 전압원(나타내지 않음)이 제공될 수 있다. 이러한 전압원은 제4실시예에 따른 전력 공급부(11)에 의한 유연성을 위해 프로그램 가능하고 또는 단선 가능하다.In this embodiment, for example, the amplifier 12-2 for driving the transmission line 9, as shown in Fig. 1, can maintain a floating state with respect to the electric potential of the power supply terminals 1, 2, and also the transmission line ( The potential of each of the signal conductors of 9) is particularly advantageous in that it is floating relative to the input terminals 1, 2. This feature enables the output buffer circuit according to the fourth embodiment to interact with input circuits according to other signaling standards without changing the level. In other words, the output buffer circuit including the power supply 11 according to the fourth embodiment is very adaptable with respect to the common mode voltage level on the transmission line 9 determined by the receiver. In particular, this output buffer circuit can drive all possible alternatives to the termination of the transmission line 9 shown in FIG. 1. The output buffer will work correctly if the common mode voltage U _C shown in FIG. 1 has a positive or negative value within an appropriate range and is therefore suitable for driving LVDS, GLVDS, DPECL and similar types of receivers. The output buffer circuit according to this embodiment also interacts with a receiver which connects one of the conductors of the transmission line 9 with a certain arbitrary potential instead of the voltage source U _C of FIG. 1. The output buffer also interacts with a receiver with a floating differential input corresponding to the absence of voltage source U _C. In order to provide an output buffer with the ability to set a common mode voltage level on the transmission line 9, a voltage source (not shown) may be provided between one of the input terminals 1, 2 and one of the output terminals 3, 4. Can be. This voltage source is programmable or disconnectable for flexibility by the power supply 11 according to the fourth embodiment.

도 9는 전치 증폭부(12-1)와 증폭부(12-2)를 포함하는 버퍼 증폭부(12)의 실시예를 나타낸다. 여기서 버퍼 증폭부(12)는 도 8에 나타낸 제4실시예에 따른 전력 공급부(11)와 결합하는 것이 이로우나 전술한 전력 공급부의 실시예중 어느 것과도 상호 작동할 수 있다. 버퍼 증폭부(12)의 전치 증폭부(12-1)와 증폭부(12-2)는 한 쌍의 상보적 신호 선로(S1, S2)를 통해 서로 연결된다. 이러한 선로의 차동 전위는 전치 증폭부(12-1)의 접지 단자(2)와 전치 증폭부(12-1)의 신호 입력 단자(7) 사이에 인가된 입력 신호(U_signal)의 논리 레벨에 달려 있다. 단자(1, 2)는 전압원(V_CC)(나타내지 않음)과의 접속을 위한 전력 공급 단자이다.9 shows an embodiment of a buffer amplifier 12 including a preamplifier 12-1 and an amplifier 12-2. In this case, the buffer amplifier 12 may be combined with the power supply 11 according to the fourth embodiment shown in FIG. 8, but may operate with any of the above-described embodiments of the power supply. The preamplifier 12-1 and the amplifier 12-2 of the buffer amplifier 12 are connected to each other through a pair of complementary signal lines S1 and S2. The differential potential of this line is at the logic level of the input signal U _signal applied between the ground terminal 2 of the preamplifier 12-1 and the signal input terminal 7 of the preamplifier 12-1. Depends Terminals 1 and 2 are power supply terminals for connection with a voltage source V _CC (not shown).

증폭부(12-2)는 예를 들어 제4실시예에 따른 전력 공급부(11)의 출력과 연결하기 위한 전력 공급 단자(3, 4)를 포함한다. 증폭부(12-2)는 또한 전송선(9)을 수신기에 연결하기 위해 신호 출력 단자(5, 6)를 포함한다.The amplifier 12-2 includes, for example, power supply terminals 3 and 4 for connecting with the output of the power supply 11 according to the fourth embodiment. The amplifier 12-2 also includes signal output terminals 5 and 6 for connecting the transmission line 9 to the receiver.

도 4에 대략 나타낸 바와 같이, 도 8의 증폭부(12-2)는 두 개의 전환 스위치(TS1, TS2), 한 쌍의 스위치로 실시된 각각, 즉 신호 출력 단자(5)와 결합된 한 쌍의 제1스위치와 신호 출력 단자(6)와 결합된 한 쌍의 제2스위치를 포함한다. 증폭부(12-2)의 상기 스위치들이 전력 공급부(11)의 스위치들과 혼동될 때에는 증폭부의 스위치를 신호 스위치라 칭한다. 한 쌍의 제1스위치는 증폭부(12-2)의 전력 공급 단자(3, 4) 사이에 직렬로 연결된다. 이들 스위치 쌍 사이의 연결점은 신호 출력 단자(5)에 연결된다. 제2스위치 쌍은 증폭부(12-2)의 전력 공급 단자(3, 4) 사이에 직렬로 연결되고, 스위치들 사이의 연결점은 신호 출력 단자(6)에 연결된다.As shown in Fig. 4, the amplifier 12-2 of Fig. 8 is composed of two changeover switches TS1 and TS2, each pair of switches, that is, a pair combined with the signal output terminal 5; And a pair of second switches coupled to the first switch and the signal output terminal 6. When the switches of the amplifier 12-2 are confused with the switches of the power supply 11, the switch of the amplifier is called a signal switch. The pair of first switches are connected in series between the power supply terminals 3, 4 of the amplifier 12-2. The connection point between these switch pairs is connected to the signal output terminal 5. The second switch pair is connected in series between the power supply terminals 3, 4 of the amplifier 12-2, and the connection point between the switches is connected to the signal output terminal 6.

이러한 실시예에 따라서, 스위치 각각은 병렬로 연결되는 n-채널 MOSFET과 p-채널 MOSFET을 포함한다. 특히, 도 9에서, n-채널 MOSFET(27)과 p-채널 MOSFET(33)을 포함하는 제1스위치 쌍의 전력 공급 단자(4)와 신호 출력 단자(5) 사이에는 제1스위치가 연결된다. 제2스위치는 n-채널 MOSFET(32)과 p-채널 MOSFET(30)을 포함하는 전력 공급 단자(3)와 신호 출력 단자(5) 사이에 연결된다. 제2스위치 쌍의 제1스위치는 n-채널 MOSFET(31)과 p-채널 MOSFET(29)을 포함하고 전력 공급 단자(4)와 신호 출력 단자(6) 사이에 연결된다. 제2스위치 쌍의 제2스위치는 n-채널 MOSFET(28)과 p-채널 MOSFET(34)을 포함하고 신호 출력 단자(6) 및 전력 공급 단자(3) 사이에 연결된다.According to this embodiment, each switch comprises an n-channel MOSFET and a p-channel MOSFET connected in parallel. In particular, in FIG. 9, a first switch is connected between the power supply terminal 4 and the signal output terminal 5 of a first switch pair comprising an n-channel MOSFET 27 and a p-channel MOSFET 33. . The second switch is connected between a signal supply terminal 5 and a power supply terminal 3 comprising an n-channel MOSFET 32 and a p-channel MOSFET 30. The first switch of the second switch pair comprises an n-channel MOSFET 31 and a p-channel MOSFET 29 and is connected between the power supply terminal 4 and the signal output terminal 6. The second switch of the second switch pair comprises an n-channel MOSFET 28 and a p-channel MOSFET 34 and is connected between the signal output terminal 6 and the power supply terminal 3.

각 스위치의 n-채널 MOSFET 트랜지스터와 p-채널 MOSFET 트랜지스터의 게이트이트들은 상보적 입력 신호들을 수신한다. 즉, n-채널 MOSFET 트랜지스터의 게이트가 고레벨 상태일 때, p-채널 MOSFET 트랜지스터의 게이트는 저레벨 상태가 되도록 각 스위치의 n-채널 MOSFET 트랜지스터와 p-채널 MOSFET 트랜지스터의 게이트들은 상보적 신호 선로(S1, S2)와 연결된다. 또한, 신호 출력 단자(5, 6) 중 하나와 전력 공급 단자(4)를 연결하는 스위치와 신호 출력 단자(5, 6) 중 다른 하나와 전력 공급 단자(3)를 연결하는 스위치는 같은 전도 상태를 갖고, 나머지 두 스위치는 다른 전도 상태, 즉 전도 또는 비전도 상태가 되도록, 전치 증폭부(12-1)의 상보적 신호 선로(S1, S2)를 사용하여 8개 MOSFET의 8개 게이트들 간을 접속한다. 각 스위치 쌍의 한 스위치만이 전도되고, 다른 이외의 것은 비전도 된다. 특히, 도 9의 실시예에 따라서, 신호선(S1)은 트랜지스터(27, 28, 29 및 30)의 게이트와 연결되는 한편 신호선(S2)은 트랜지스터(31, 32, 33 및 34)의 게이트와 연결된다.Gates of the n-channel MOSFET transistor and the p-channel MOSFET transistor of each switch receive complementary input signals. That is, when the gate of the n-channel MOSFET transistor is in the high level state, the gates of the n-channel MOSFET transistor and the p-channel MOSFET transistor of each switch are complementary signal lines (S1) such that the gate of the p-channel MOSFET transistor is in the low level state. , S2). In addition, a switch connecting one of the signal output terminals 5 and 6 and the power supply terminal 4 and a switch connecting the other one of the signal output terminals 5 and 6 and the power supply terminal 3 have the same conduction state. And the other two switches are connected to eight gates of eight MOSFETs using complementary signal lines S1 and S2 of the preamplifier 12-1 so that the other two switches are in a different conduction state, that is, a conduction or nonconductance state. Connect Only one switch of each switch pair is inverted, and the other is vision. In particular, according to the embodiment of FIG. 9, the signal line S1 is connected to the gates of the transistors 27, 28, 29 and 30 while the signal line S2 is connected to the gates of the transistors 31, 32, 33 and 34. do.

도 4에 나타낸 임피던스(Z_s1~Z_s4)는 도 9 각 스위치의 ON 저항을 나타낸다.Impedances Z _s1 to Z _s4 shown in FIG. 4 represent ON resistances of the switches in FIG. 9.

이러한 실시예에 따라서 4개 스위치의 각각은 n-채널 MOSFET 트랜지스터와 p-채널 MOSFET 트랜지스터를 포함한다는 사실 때문에, 증폭부(12-2)의 공통 모드 작동 범위는 증가될 수 있다. 특히, 단자(2, 3) 사이 및/또는 단자(1, 4) 사이에 전위차가 발생할지라도 증폭부는 바르게 작동되는 것이 바람직하다. 이러한 전위차는 공통 모드 전압 레벨이 접지에 관하여 전송선(9)상에 있는지, 즉, 도 1의 전압원(U_C)이 있는지 없는지에 따라 발생한다.According to this embodiment, due to the fact that each of the four switches includes an n-channel MOSFET transistor and a p-channel MOSFET transistor, the common mode operating range of the amplifier 12-2 can be increased. In particular, even if a potential difference occurs between the terminals 2 and 3 and / or between the terminals 1 and 4, it is preferable that the amplification unit be operated correctly. This potential difference occurs depending on whether the common mode voltage level is on the transmission line 9 with respect to ground, that is, whether or not there is a voltage source U _{C of} FIG.

만약 4개의 스위치 각각에 n-채널 MOSFET만 있다면, 단자(2)의 전위 이상으로 단자(3)의 전위를 높이는 단자(3)와 단자(2) 사이의 전위차가 증가하여 결국 신호선(S1 또는 S2)상의 전압이 n-채널 MOSFET을 작동시키는데 더 이상 충분하지 않게 된다. 그러나, p-채널 MOSFET이 있으면 p-채널 MOSFET에 의해 스위치가 제대로 기능하므로 증폭부(12-2)의 작동은 지속될 수 있다. 단자(2)에 대하여 단자(3)의 전위가 증가함에 따라 작동은 이러한 전위차가 너무 커서 p-채널 MOSFET도 제 기능을 더 이상 하지 못하게 될 때까지 계속된다.If only four n-channel MOSFETs exist in each of the four switches, the potential difference between terminal 3 and terminal 2, which raises the potential of terminal 3 above the potential of terminal 2, increases, resulting in signal lines S1 or S2. Phase voltage is no longer sufficient to operate the n-channel MOSFET. However, if there is a p-channel MOSFET, the switch functions properly by the p-channel MOSFET, so that the operation of the amplifier 12-2 can be continued. As the potential of terminal 3 increases with respect to terminal 2, operation continues until this potential difference is so large that the p-channel MOSFET is no longer functioning.

이에 따라, 증폭부(12-2)의 4개 스위치 각각에 n-채널 MOSFET과 병렬로 p-채널 MOSFET을 제공하는 것은 증폭부(12-2)의 공통 모드 작동 범위를 확장하는 결과를 가져온다. 도 1에서 U_C로 표현된 전송선 상의 공통 모드 전압 레벨이 증폭부(12-2)의 n-채널 MOSFET을 적당하게 작동시키기에 너무 클 때, n-채널 MOSFET 각각에 대해 병렬인 p-채널 MOSFET이 스위칭 작동을 양도 받고 출력 버퍼(10)가 처리할 수 있는 전송선상의 공통 모드 전압 범위(9)가 확장된다.Accordingly, providing the p-channel MOSFET in parallel with the n-channel MOSFET to each of the four switches of the amplifier 12-2 results in extending the common mode operating range of the amplifier 12-2. P-channel MOSFETs parallel to each of the n-channel MOSFETs when the common mode voltage level on the transmission line, denoted U _C in FIG. This switching operation is transferred and the common mode voltage range 9 on the transmission line which the output buffer 10 can process is expanded.

물론, 만약 증폭부(12-2)가 전송선(9) 상에서 실제 일정한 공통 모드 전압 레벨로 작동한다면, p-채널 MOSFET 또는 n-채널 MOSFET의 공통 모드 레벨에 따라서 그대로 유지된다. 특히, 증폭부(12-2)가 도 2b 또는 2c의 전력 공급부와 상호 작동한다면, n-채널 MOSFET은 그대로 유지될 수 있다. 만약 증폭부가 도 2 또는 도 6의 전력 공급부와 상호 작동한다면, p-채널 MOSFET이 그대로 남아 있게 된다.Of course, if the amplification part 12-2 operates at the actual constant common mode voltage level on the transmission line 9, it remains in accordance with the common mode level of the p-channel MOSFET or the n-channel MOSFET. In particular, if the amplifier 12-2 cooperates with the power supply of FIG. 2B or 2C, the n-channel MOSFET can be kept intact. If the amplifier works with the power supply of Figs. 2 or 6, the p-channel MOSFET remains intact.

도 9의 전치 증폭부(12-1)는 선택적인 것이며 신호선(S1, S2) 중 하나가 낮은 전압을 갖는 한편 다른 신호선이 단자(2)에 대해 높은 전압 레벨상에 있도록 신호 입력 단자(7) 및 전력 공급 단자(2) 사이에 인가된 불균형 입력 신호를 증폭부(12-2)를 다르게 구동시키는 신호선(S1, S2)상의 차동 신호로 전환한다.The preamplifier 12-1 of FIG. 9 is optional and the signal input terminal 7 so that one of the signal lines S1 and S2 has a low voltage while the other signal line is on a high voltage level with respect to the terminal 2. And an unbalanced input signal applied between the power supply terminals 2 into a differential signal on the signal lines S1 and S2 for differently driving the amplifier 12-2.

신호(S1) 및 (S2) 사이의 적당한 위상 관계를 유지하기 위해서, 전치 증폭부(12-1)는 단자(7)에서 신호선(S1)으로의 신호 지연을 위해 제공되는 일련의 제1인버터(22, 24) 뿐만 아니라 전치 증폭부(12-1)의 단자(7)의 입력 신호를 반전시키는 일련의 제2인버터(23, 25 및 26)를 포함한다. 두 일련의 인버터의 지연 시간을 거의 같게 하기 위해서는 인버터(24)의 입력과 접지 사이에 커패시터(C3)를 연결하는 것이 좋다.In order to maintain a proper phase relationship between the signals S1 and S2, the preamplifier 12-1 is provided with a series of first inverters provided for the signal delay from the terminal 7 to the signal line S1. 22, 24 as well as a series of second inverters 23, 25, and 26 for inverting the input signal of the terminal 7 of the preamplifier 12-1. In order to make the delay times of the two series inverters approximately equal, it is preferable to connect a capacitor C3 between the input of the inverter 24 and the ground.

도 9에서 점선은 증폭부(12-2)가 전치 증폭부(12-1)에 대하여 부동으로 설계된다는 것을 나타내기 위한 것이다. 한 쌍의 차동 신호선(S1, S2) 이외에 전치 증폭부(12-1)와 증폭부(12-2) 간의 연결은 필요하지 않다.The dashed line in FIG. 9 is for indicating that the amplifier 12-2 is designed to be floating with respect to the preamplifier 12-1. In addition to the pair of differential signal lines S1 and S2, a connection between the preamplifier 12-1 and the amplifier 12-2 is not necessary.

도 10은 제1 내지 제3실시예 또는 변형예 중 어느 하나에 따른 전력 공급부(11)의 스위치(SW1, SW2)의 스위칭 상태를 제어하는 제어 수단의 실시예이다. 재설명을 하지 않기 위해서 이 도면은 전력 공급부의 다른 부분과 스위치들 사이의 상호 연결 관계는 나타내지 않았다.FIG. 10 is an embodiment of control means for controlling the switching states of the switches SW1 and SW2 of the power supply unit 11 according to any one of the first to third embodiments or modifications. For the sake of brevity, this figure does not show the interconnection relationship between the switches and the other parts of the power supply.

도 10에서 나타낸 제어 수단의 실시예에 따라서, 스위치(SW1, SW2) 각각은 다수의 반도체 스위치를 포함한다. 각 스위치의 모든 반도체 스위치들은 병렬로 연결된다. 도 10에서, 스위치(SW1)는 서로 병렬로 연결된 스위치(SW11, SW12, 및 SW13)를 포함하는 한편 스위치(SW2)는 반도체 스위치(SW21, SW22, 및 SW23)를 포함한다. (SW1)의 임피던스(R10∼R13) 및 (SW2)의 (R40∼R60)는 각 반도체 스위치의 각각의 ON 임피던스를 의미한다.According to the embodiment of the control means shown in FIG. 10, each of the switches SW1 and SW2 includes a plurality of semiconductor switches. All semiconductor switches in each switch are connected in parallel. In FIG. 10, the switch SW1 includes switches SW11, SW12, and SW13 connected in parallel with each other, while the switch SW2 includes semiconductor switches SW21, SW22, and SW23. Impedances R10 to R13 of SW1 and R40 to R60 of SW2 mean respective ON impedances of the respective semiconductor switches.

각 스위치의 스위칭 상태를 제어하기 위해, 스위치(SW1, SW2) 각각에 대한 제어 신호를 지연시키는 일련의 지연 회로가 제공된다. 도 10에서 스위치(SW1)를 위한 일련의 지연 회로는 지연 소자(T1, T2), 지연 소자(T2)의 입력과 연결되는 지연 소자(T1)의 출력을 포함한다. 이러한 소자들이 그것들의 스위칭 상태를 동시에 변화시키는 것이 아니라 순차적으로 변화시키도록 지연 소자(T1, T2)는 반도체 스위치(SW11∼SW13)의 스위칭 상태를 제어하여, 스위치(SW1)가 그것의 전도 상태를 비전도 상태에서 전도 상태로 또는 전도 상태에서 비전도 상태로 순차적으로 변하게 한다. 이를 위해, 스위치(SW11)의 제어 단자에 인가된 제어 신호는 지연 소자(T1)에 의해 지연되고 지연된 제어 신호는 스위치(SW12)의 제어 단자에 인가된다. 이렇게 지연된 신호는 지연 소자(T2)에 인가되고, 그로서 더 지연되어 다음에 스위치(SW13)의 제어 단자에 인가된다.In order to control the switching state of each switch, a series of delay circuits for delaying the control signal for each of the switches SW1 and SW2 are provided. In FIG. 10, a series of delay circuits for the switch SW1 include delay elements T1 and T2 and an output of the delay element T1 connected to the input of the delay element T2. The delay elements T1 and T2 control the switching states of the semiconductor switches SW11 to SW13 so that these elements change their switching states sequentially rather than simultaneously, so that the switch SW1 controls its conduction state. It sequentially changes from non-conductive state to conducting state or from conducting state to non-conductive state. For this purpose, the control signal applied to the control terminal of the switch SW11 is delayed by the delay element T1 and the delayed control signal is applied to the control terminal of the switch SW12. The delayed signal is applied to the delay element T2, which is further delayed and then applied to the control terminal of the switch SW13.

반도체 스위치(SW21∼SW23)을 포함하는 스위치(SW2)에 대해서 각각의 ON 저항은 임피던스(R40∼R60)로 표현된다. 스위치(SW2)의 반도체 스위치들은 일련의 제2지연 회로(T4, T5)에 의해 작동된다. 일련의 제2지연 소자(T4, T5)와 제2스위치(SW2)의 반도체 스위치(SW21∼SW23)의 기능과 작동은 스위치(SW1)의 해당 구성 소자와 일치한다.For the switch SW2 including the semiconductor switches SW21 to SW23, each ON resistance is represented by an impedance R40 to R60. The semiconductor switches of the switch SW2 are operated by a series of second delay circuits T4 and T5. The functions and operations of the series of second delay elements T4 and T5 and the semiconductor switches SW21 to SW23 of the second switch SW2 coincide with the corresponding components of the switch SW1.

그것의 입력, 즉, 지연 소자(T1)의 입력을 갖는 일련의 제1지연 소자(T1, T2)는 두 개의 AND 게이트(14)의 출력에 연결된다. 일련의 제1지연 소자(T1, T2)의 출력, 즉 지연 소자(T2)의 출력은 지연 소자(T3)의 입력과 연결되고, 지연 소자(T3)의 출력은 두 개의 입력 NOR 게이트(13)의 한 입력(31)과 연결된다. NOR 게이트(13)의 출력은 일련의 제2지연 소자, 즉 지연 소자(T4)의 입력과 연결된다. 일련의 제2지연 소자의 출력, 즉 지연 소자(T5)의 출력은 지연 소자(T6)의 입력과 연결되고, 이것의 반전된 출력은 AND 게이트(14)의 한 입력(41)과 연결된다. AND 게이트(14)의 제2입력 및 NOR 게이트(13)의 제2입력이 서로 연결되고 제어 입력(Tin)으로 제어 신호 발생기(나타내지 않음)의 제어 신호를 수신한다.A series of first delay elements T1, T2 having its input, that is, the input of the delay element T1, is connected to the outputs of the two AND gates 14. The output of the series of first delay elements T1, T2, that is, the output of the delay element T2, is connected to the input of the delay element T3, and the output of the delay element T3 is two input NOR gates 13. Is connected to one input 31 of. The output of the NOR gate 13 is connected to the input of a series of second delay elements, ie delay elements T4. The output of the series of second delay elements, ie the output of the delay element T5, is connected to the input of the delay element T6, and its inverted output is connected to one input 41 of the AND gate 14. A second input of the AND gate 14 and a second input of the NOR gate 13 are connected to each other and receive a control signal of a control signal generator (not shown) to the control input Tin.

제어 신호 발생기는, 도 3에서 보인 바와 같이, 번갈아 일어나는 충전 단계(A) 및 방전 단계(B)에 상응하는 두 논리 상태간을 교대하는 제어 신호를 발생시킨다.As shown in FIG. 3, the control signal generator generates a control signal which alternates between two logic states corresponding to the alternating charging phase (A) and the discharging phase (B).

도 12는 도 10 회로의 제어 단자(Tin)에 인가된 제어 신호의 논리 상태에 따라서 스위치(SW1)의 반도체 스위치(SW11∼SW13)와 스위치(SW2)의 반도체 스위치(SW21∼SW23)의 작동을 나타내기 위한 표이다.FIG. 12 illustrates the operation of the semiconductor switches SW11 to SW13 of the switch SW1 and the semiconductor switches SW21 to SW23 of the switch SW2 according to the logic state of the control signal applied to the control terminal Tin of the circuit of FIG. 10. Table to show.

도 12에서, 표의 왼쪽 칸(Tin)은 제어 신호(Tin)의 논리 상태를 나타낸다. 다음 칸(Cyc)에는 스위치(SW1, SW2)의 스위칭 상태에 따라서 충전 단계(A)인지 또는 방전 단계(B)인지가 나타나 있다.In Fig. 12, the left column Tin of the table indicates the logic state of the control signal Tin. The next column Cyc shows whether the charging step A or the discharging step B is in accordance with the switching states of the switches SW1 and SW2.

다음 칸(Stat)은 회로 도 10의 반도체 스위치(SW11~SW13) 및 (SW21~SW23) 6개 모두의 상태를 나타낸다. 이 칸으로부터 12가지의 다른 스위칭 상태로 분류될 수 있음을 알 수 있다.The next column Stat shows the states of all six semiconductor switches SW11 to SW13 and SW21 to SW23 in the circuit of FIG. From this column it can be seen that it can be classified into 12 different switching states.

최종적으로, 마지막 칸(SW1, SW2)은 각 반도체 스위치의 스위칭 상태를 나타낸다. 이를 위해, (SW1) 칸은 다시 세 칸, 즉, (SW11)와 관련된 왼쪽 칸, (SW12)에 관련된 중간 칸, 그리고 (SW13)에 관련된 오른쪽 칸으로 나뉜다. 마찬가지로, (SW2) 칸도 또한 (SW21), (SW22), (SW23)에 대한 것을 각각 나타내는 세 개의 칸으로 나뉜다. (SW1), (SW2)의 부수적인 세 개의 칸 각각은 전도 상태가 되는 각각의 반도체 스위치를 표시하는 기입 항목 C든지, 또는 각각의 반도체 스위치가 비전도 상태에 있다는 것을 나타내는 기입 항목 0이든지를 취할 수 있다. 다음 설명은 스위치(SW1)가 완전 폐쇄 상태, 즉 (SW1)의 모든 반도체 스위치가 전도되고, 한편 스위치(SW2)는 완전 개방 상태, 즉 (SW2)의 모든 반도체 스위치가 비전도된 상태로 시작한다. 이러한 상태는 (1)로 분류된 상태이며 전력 공급부(11)의 방전 단계(A)에 해당하는 상태이다.Finally, the last cells SW1 and SW2 represent the switching states of each semiconductor switch. To this end, the (SW1) cell is further divided into three cells, that is, the left cell associated with (SW11), the middle cell associated with (SW12), and the right column associated with (SW13). Similarly, the (SW2) column is also divided into three columns, each representing one for (SW21), (SW22), and (SW23). Each of the three additional columns of (SW1), (SW2) can take either write item C indicating each semiconductor switch to be in a conductive state, or write item 0 indicating that each semiconductor switch is in a non-conductive state. Can be. The following description shows that switch SW1 is in a fully closed state, that is, all semiconductor switches of SW1 are inverted, while switch SW2 is in a fully open state, that is, all semiconductor switches of SW2 are nonconductive. . This state is classified as (1) and corresponds to the discharge step A of the power supply unit 11.

1에서 0으로의 제어 신호(Tin) 변이로 인해 스위치(SW1, SW2)의 반도체 스위치는 상태(2∼6)에 해당하는 단계(A)에서 (B)로의 변이를 행한다. Tin이 1에서 0으로 변하므로서 AND 게이트(14)의 출력은 실제적인 지연 없이 논리 상태 0을 나타내며, 이 결과 스위치(SW11)는 비전도 상태로 변한다(상태 2). T1으로 정해진 지연 시간의 종료 후 스위치(SW12) 또한 비전도 상태로 변한다(상태 3). T2에 의해 결정된 지연 시간이 더 지난 후 스위치(SW13)도 비전도 상태로 변하게 된다(상태 4). 이러한 상태(4)는 6개의 모든 반도체 스위치가 비전도되고, (SW1, SW2)의 전도 상태가 시간적으로 중복됨으로써 전력 공급부(11)의 전원 공급 단자(1, 2)간 회로가 단락되는 것을 피하기 위한 상태이다.Due to the control signal Tin transition from 1 to 0, the semiconductor switches of the switches SW1 and SW2 perform the transition from step A to step B corresponding to states 2 to 6. As Tin changes from 1 to 0, the output of AND gate 14 represents logic state 0 with no actual delay, resulting in switch SW11 to a non-conductive state (state 2). After the end of the delay time set by T1, the switch SW12 also changes to the non-conductive state (state 3). After a delay time determined by T2, the switch SW13 also changes to the non-conductive state (state 4). This state 4 avoids short circuits between the power supply terminals 1 and 2 of the power supply unit 11 because all six semiconductor switches are nonconductive and the conduction states of (SW1, SW2) overlap in time. It is for the state.

(T3)으로 정해진 지연 시간의 종료 후에만 NOR 게이트(13)의 입력(31)은 0(low)이 되고 결과적으로 NOR 게이트(13)의 출력은 1(high)이 되며 (SW2)의 스위치(SW21)는 전도된다(상태 5). 따라서, 그것은 상태(4)의 기간을 결정하는 (T3)의 지연 시간이 된다. 만약 지연 소자(T3)가 없다면, 상태(5)는 곧 스위치(SW13, SW21)의 전도 상태의 중복을 일으킬 수 있는 상태(3)가 될 것이다.Only after the end of the delay time set by T3, the input 31 of the NOR gate 13 becomes 0 (low), and as a result, the output of the NOR gate 13 becomes 1 (high) and the switch (SW2) of ( SW21) is inverted (state 5). Thus, it becomes the delay time of T3 which determines the duration of the state 4. If the delay element T3 is absent, the state 5 will soon be a state 3 which can cause overlap of the conducting states of the switches SW13, SW21.

지연 소자(T4)는 (SW21)의 스위칭 상태를 제어하는 제어 신호를 지연시키고 (T4)에 의해 정해진 지연 시간이 지난 후 스위치(SW22)는 전도 상태가 된다(상태 6). (T5)에 의해 정해진 지연 시간 후 스위치(SW23)는 충전 단계(A) 및 방전 단계(B) 간의 변이를 끝내는 전도 상태(상태 7)가 된다. 충전 단계(B)에 해당하는 상태(7)는 단자(Tin)에서 제어 신호가 논리 0인 동안 유지된다.The delay element T4 delays the control signal for controlling the switching state of the SW21 and after the delay time defined by the T4 has passed, the switch SW22 enters the conduction state (state 6). After the delay time defined by T5, the switch SW23 is brought into a conducting state (state 7) which completes the transition between the charging step A and the discharging step B. FIG. The state 7 corresponding to the charging step B is maintained while the control signal is logic 0 at the terminal Tin.

반도체 스위치(SW21)가 실제적인 지연 없이 비전도되도록 (Tin)에서 논리 0에서 논리 1로의 제어 신호 변이로 NOR 게이트(13)의 출력은 논리 0을 기입한다. (Tin)이 0에서 1로 변하면, 상태(8∼12)에 해당하는 방전 단계(B)에서 충전 단계(A)로의 변이가 시작된다. 0에서 1로의 Tin변이는 스위치(SW21)의 상태에 즉시 영향을 주는 반면에, T6의 출력이 반도체 스위치(SW23)가 전도상태로 변한 후 지연 소자(T6)에 의해 결정된 지연 시간의 종료후 논리 0으로 변하고, 따라서 AND 게이트(14)의 출력은 논리 0으로 고정되기 때문에 AND 게이트(14)의 출력은 Tin의 논리 상태에 관계없이 논리 0이므로 스위치(SW11)는 당분간 비전도 상태로 남아 있게 된다. (T4)에 의해 정해진 지연 시간 종료 후 스위치(SW22) 비전도 상태로 변하고(상태 9), 스위치(SW23)는 (T5)에 의해 정해진 지연 후 비전도 상태로 변한다(상태 10). 상태(10)는 모든 반도체 스위치가 비전도 상태에 있는 상태(4)에 해당한다.The output of the NOR gate 13 writes a logic 0 with a control signal transition from logic 0 to logic 1 at Tin so that the semiconductor switch SW21 is non-conducting without actual delay. When (Tin) changes from 0 to 1, the transition from the discharge step B corresponding to the states 8 to 12 to the charge step A starts. Tin transition from 0 to 1 immediately affects the state of the switch SW21, while the output of T6 is the logic after the end of the delay time determined by the delay element T6 after the semiconductor switch SW23 has changed to the conducting state. Since the output of AND gate 14 is fixed to logic 0, the output of AND gate 14 is logical 0 regardless of the logic state of Tin, so switch SW11 remains in a non-conductive state for the time being. . After the delay time defined by T4 ends, the switch SW22 changes to the nonconductive state (state 9), and the switch SW23 changes to the nonconductive state after the delay defined by T5 (state 10). State 10 corresponds to state 4 in which all semiconductor switches are in a nonconductive state.

(T6)에 의해 정해진 지연 시간 종료 후 AND 게이트(14)의 입력(41)은 논리 1을 입력하고 결과적으로 AND 게이트(14)의 출력은 논리 1로 변하고 스위치(SW11)는 전도된다(상태 11). 따라서, (T6)으로 인한 지연은 상태(10)의 지속 기간을 결정하며 여기서 모든 반도체 스위치(SW11∼SW13) 및 (SW21∼SW23)는 비전도 상태가 된다. 이러한 방법으로 지연 소자(T6)는 (SW23)과 (SW11)의 전도 상태 중복을 피한다.After the delay time defined by T6, the input 41 of the AND gate 14 enters logic 1 and consequently the output of the AND gate 14 turns to logic 1 and the switch SW11 is inverted (state 11 ). Thus, the delay due to T6 determines the duration of state 10, where all of the semiconductor switches SW11 to SW13 and SW21 to SW23 are in a nonconductive state. In this way, the delay element T6 avoids overlapping conduction states of (SW23) and (SW11).

지연 소자(T1)는 스위치(SW11)를 전도 상태로 변하게 하는 제어 신호를 소정의 지연 시간으로 지연시키고 다음에 반도체 스위치(SW12)는 전도 상태로 변한다(상태 12). (T2)에 의해 정해진 지연 시간이 더 지난 후 반도체 스위치(SW13)는 전도된다. 방전 단계(B)에서 충전 단계(A)로의 변이가 완료되면 반도체 스위치들은 1에서 0으로의 Tin의 다음 변화까지 완전한 충전 및 방전 사이클을 완료하는 상태 1을 유지한다.The delay element T1 delays the control signal for changing the switch SW11 into the conduction state by a predetermined delay time, and then the semiconductor switch SW12 changes to the conduction state (state 12). After the delay time defined by T2 passes further, the semiconductor switch SW13 is conducted. When the transition from discharge step B to charge step A is complete, the semiconductor switches remain in state 1 completing the complete charge and discharge cycle until the next change in Tin from 1 to 0.

다수의 반도체 스위치를 포함하는 각 스위치(SW1, SW2)를 병렬로 연결하므로서 충전 단계 및 방전 단계 간 또는 역으로의 변이 동안 전류파 형성 형태를 제어하는 것이 가능하다. 이러한 방법으로, 전원 시스템의 스퓨리어스 잡음을 야기하는 전류 스파이크를 억제할 수 있다. 스위치(SW1, SW2)로 스위치된 전류의 파형은 스위치(SW1)의 임피던스(R10, R20, R30) 및 스위치(SW2)의 (R40, R50, R60) 각각에 대한 값을 적당히 선택함으로써 형성될 수 있다. 또한 지연 소자(T3, T6)로 인해 스위치(SW1, SW2) 전도 상태의 중복 시간을 피할 수 있고 이들 소자는 적당히 제어될 수 있는 지속 기간의 스위치(SW1, SW2) 비전도 상태의 중복 시간을 제공한다.By connecting each switch SW1 and SW2 including a plurality of semiconductor switches in parallel, it is possible to control the current wave formation pattern during the transition between the charging and discharging phases or vice versa. In this way, it is possible to suppress current spikes that cause spurious noise in the power supply system. The waveform of the current switched by the switches SW1 and SW2 can be formed by appropriately selecting the values for each of the impedances R10, R20 and R30 of the switch SW1 and (R40, R50 and R60) of the switch SW2. have. The delay elements T3 and T6 also avoid the overlapping time of the switch SW1 and SW2 conduction states, and these devices provide a redundant time of non-conductive state of the switch SW1 and SW2 durations that can be controlled appropriately. do.

도 11은 본 발명의 제4실시예에 따른 전력 공급부(11) 스위치(SW1a, SW1b, SW2a, 및 SW2b)의 스위칭 상태를 제어하는 제어 수단의 실시예를 나타낸다. 도 10의 실시예와 마찬가지로 스위치(SW1a, SW1b, SW2a, 및 SW2b)의 각각은 병렬로 연결된 다수의 반도체 스위치를 포함한다. 특히, 스위치(SW1a)는 반도체 스위치(SW14, SW15, 및 SW16)를 포함한다. 스위치(SW1b)는 반도체 스위치(SW17, SW18, 및 SW19)를 포함한다. 그리고, 스위치(SW2a)는 반도체 스위치(SW24, SW25, 및 SW26)를 포함하며, 스위치(SW2b)는 반도체 스위치(SW27, SW28, 및 SW29)를 포함한다. 임피던스(R11, R21, R31, R41, R51, R61, R71, R81, R91, R101, R111, 및 R121)는 각 반도체 스위치들의 ON 임피던스를 나타낸다.11 shows an embodiment of control means for controlling the switching states of the power supply unit 11 switches SW1a, SW1b, SW2a, and SW2b according to the fourth embodiment of the present invention. Like the embodiment of FIG. 10, each of the switches SW1a, SW1b, SW2a, and SW2b includes a plurality of semiconductor switches connected in parallel. In particular, switch SW1a includes semiconductor switches SW14, SW15, and SW16. The switch SW1b includes semiconductor switches SW17, SW18, and SW19. The switch SW2a includes semiconductor switches SW24, SW25, and SW26, and the switch SW2b includes semiconductor switches SW27, SW28, and SW29. Impedances R11, R21, R31, R41, R51, R61, R71, R81, R91, R101, R111, and R121 represent ON impedances of the respective semiconductor switches.

도 10의 실시예와 마찬가지로 도 12는 지연 소자(T1∼T3 ; T4∼T6), NOR 게이트(13) 및 AND 게이트(14)를 포함하는 제어 회로를 나타낸다. 이러한 소자들의 상호 연결은 도 10을 참조하여 설명되어진 것과 동일하다. 도 11에서, AND 게이트(14)의 출력은 스위치(SW14, SW17)의 스위칭 상태를 제어하고, 지연 소자(T1)의 출력은 스위치(SW15, SW18)를 제어하는 한편 지연 소자(T2)의 출력은 (SW16, SW19)의 스위칭 상태를 제어한다. NOR 게이트(13)의 출력은 스위치(SW24, SW27)의 스위칭 상태를 제어하고, 지연 소자(T4)의 출력은 스위치(SW25, SW28)의 스위칭 상태를 제어하는 한편 지연 소자(T5)의 출력은 스위치(SW26, SW29)의 스위칭 상태를 제어한다. 스위치(SW17)의 화살표는 스위치(SW14, SW17)의 스위칭 상태가 항상 일치하도록 (SW14)를 제어하는 같은 제어 신호가 또한 (SW17)을 제어한다는 것을 나타낸다. 상기 (SW18)의 화살표는 (SW15, SW18)의 스위칭 상태가 항상 일치하도록 (SW15)를 제어하는 같은 제어 신호가 또한 (SW18)을 제어한다는 것을 나타낸다. 준용하여, 반도체 스위치(SW19) 및 스위치(SW27∼SW29)에 대해서도 마찬가지이다.Like the embodiment of FIG. 10, FIG. 12 shows a control circuit including delay elements T1 to T3; T4 to T6, a NOR gate 13, and an AND gate 14. The interconnection of these elements is the same as described with reference to FIG. In FIG. 11, the output of the AND gate 14 controls the switching states of the switches SW14 and SW17, and the output of the delay element T1 controls the switches SW15 and SW18 while the output of the delay element T2. Controls the switching states of (SW16, SW19). The output of the NOR gate 13 controls the switching states of the switches SW24 and SW27, the output of the delay element T4 controls the switching states of the switches SW25 and SW28 while the output of the delay element T5 The switching states of the switches SW26 and SW29 are controlled. The arrow of the switch SW17 indicates that the same control signal that controls the SW14 also controls the SW17 so that the switching states of the switches SW14 and SW17 always coincide. The arrow of SW18 indicates that the same control signal that controls SW15 also controls SW18 so that the switching states of SW15 and SW18 always coincide. The same applies to the semiconductor switches SW19 and the switches SW27 to SW29.

스위치(SW1a, SW1b, SW2a, 및 SW2b)의 제어에 관하여, 참조 부호는 도 12의 표로 작성된다. 도 11의 실시예를 위해 주어진 도 12에 관한 설명은, 도 12의 (SW1)칸의 부수적인 세 칸중 왼쪽의 칸은 (SW14) 뿐만 아니라 (SW17)의 스위칭 상태를 나타내고, 중간 칸은 (SW15 및 SW18)의 스위칭 상태를 나타내며, 오른 쪽 칸은 (SW16) 뿐만 아니라 (SW19)의 스위칭 상태를 나타낸다를 것을 제외하고는 도 10의 실시예에 대한 도 12의 설명을 적용한다. 마찬가지로, (SW2)의 왼쪽 칸은 (SW24, SW27)의 스위칭 상태를 나타낸다. 중간 칸은 (SW25, SW28)의 스위칭 상태를 나타내며 오른쪽 칸은 (SW26, SW29)의 스위칭 상태를 나타낸다. 상태(1)에서 상태(12)로, 그리고 다시 상태(1)로 돌아가는 상태의 순서는 도 10이 실시예에 관하여 설명되어진 것과 완전히 같다. 도 11에서, 지연 소자(T3, T67)는 충전 단계(A) 및 방전 단계(B) 사이에 시간적 중복이 일어나지 않게 한다. 다시 말해, 지연 소자(T3, T6)는 스위치(SW1a, SW1b, SW2a, 및 SW2b)를 제어하여 스위치(SW1a, SW1b, SW2a, 및 SW2b)가 제4실시예의 전력 공급부(11)의 출력 단자(3, 4)와 언제나 단선시킨다. 도 10의 실시예와 마찬가지로, 도 11의 반도체 스위치의 ON 임피던스 값을 적당히 선택하면 전원 시스템에서 잡음 전류 스파이크를 피하기 위해서 공급 전류 파형을 형성하는 것을 가능케한다.Regarding the control of the switches SW1a, SW1b, SW2a, and SW2b, reference numerals are created in the table of FIG. The description of FIG. 12 given for the embodiment of FIG. 11 shows that the left column of the three additional columns of the (SW1) column of FIG. 12 indicates the switching state of (SW14) as well as (SW15), and the middle column (SW15). And the description of the switching state of SW18, and the right column indicates the switching state of (SW16) as well as (SW19). Similarly, the left column of (SW2) indicates the switching state of (SW24, SW27). The middle column represents the switching state of (SW25, SW28) and the right column represents the switching state of (SW26, SW29). The order of the states from state 1 to state 12 and back to state 1 is exactly the same as that illustrated in FIG. 10 with respect to the embodiment. In Fig. 11, the delay elements T3 and T67 prevent temporal overlap between the charging step A and the discharging step B. In other words, the delay elements T3 and T6 control the switches SW1a, SW1b, SW2a, and SW2b so that the switches SW1a, SW1b, SW2a, and SW2b are output terminals of the power supply unit 11 of the fourth embodiment. Always disconnect with 3, 4). Similarly to the embodiment of FIG. 10, the proper selection of the ON impedance value of the semiconductor switch of FIG. 11 makes it possible to form supply current waveforms in order to avoid noise current spikes in the power supply system.

도 10에서 스위치(SW1, SW2)를 구성하는 또는 도 11에서 (SW1a, SW1b, SW2a, 및 SW2b)를 구성하는 반도체 스위치들은 MOSFET일 수 있으며, MOSFET의 게이트는 각 제어 단자로 작동하고 채널은 스위치로 작동한다.The semiconductor switches constituting the switches SW1, SW2 in FIG. 10 or (SW1a, SW1b, SW2a, and SW2b) in FIG. 11 may be MOSFETs, the gate of the MOSFET acting as its respective control terminal and the channel being switched Works.

지연 소자(T1∼T6)는 인버터, 그것의 출력과 전력 공급 단자(1) 중 하나 사이에 연결된 커패시터를 구동하는 인버터로 실시될 수 있다.The delay elements T1 to T6 can be embodied as inverters, inverters which drive a capacitor connected between one of its output and the power supply terminal 1.

Claims

In the output buffer circuit for digital signal output,

The output buffer circuit includes a buffer amplification unit 12 for driving a load and a power supply unit 11 for supplying power to the buffer amplification unit 12. The power supply unit 11 includes:

A pair of input terminals 1 and 2 connected to the power supply V _CC and a pair of output terminals 3 and 4 connected to the amplifier 12;

Reactance means (L) for temporarily storing energy;

A charging step A of charging the energy of the power supply V _CC to the reactance means, and a discharge step B of discharging at least a portion of the energy stored in the reactance means L to the output terminals 3 and 4; An output buffer circuit comprising a switching means (SW) suitable to

The method of claim 1,

The switching means (SW) disconnecting between the output terminals (3, 4) and the input terminals (1, 2) during the charging and discharging phases.

The method of claim 2,

The switching means (SW),

A pair of first switches connecting the reactance means (L) and the input terminals (1, 2) in the charging step and disconnecting the input terminals (1, 2) and the reactance means (L) in the discharging step (SW1a, SW1b); And

A pair of second switches connecting the reactance means (L) and the output terminals (3, 4) in the discharging step and disconnecting the output terminals (3, 4) and the reactance means (L) in the discharging step And (SW2a, SW2b).

The method of claim 3,

A first switch SW1a of the pair of first switches SW1 and a first switch SW2b of the pair of second switches are connected in series with a first tap 1 therebetween;

The second switch SW1b of the pair of first switches SW1 and the first switch SW2a of the pair of second switches SW2 are connected in series with a second tab 22 therebetween. Become; And

Output buffer circuit, characterized in that each of the first and second terminals of the reactance means (L) is connected to the first and second taps, respectively.

The method according to claim 3 or 4,

Some or all of the switches (SW) comprise a semiconductor switch.

The method of claim 5,

And the switches of the second switch pair (SW) are diodes which are forward-biased in a discharging stage and connected in a reverse bias in a charging stage.

The method of claim 5,

Each semiconductor switch (SW1a, SW1b, SW2a, SW2b) comprises a field effect transistor with channels connected in parallel.

The method of claim 7, wherein

Each pair of semiconductor switches SW1 and SW2 includes a control signal delay delay circuit T1, T2; T3, T4 for controlling the switching state of the semiconductor switch;

And a control gate of the field effect transistor of each pair of semiconductor switches is connected to each of a series of delay circuits.

The method of claim 1,

The switching means (SW) comprises a semiconductor switch (SW1) for executing the charging step and a semiconductor switch (SW2) for executing the discharge step;

The first switch SW1 is connected between a pair of the input terminals 1 and 2 and a first terminal of the reactance means L;

The second switch SW2 is connected between a first terminal of the reactance means (L) and a pair of the output terminals (3, 4);

Output buffer circuit, characterized in that the second terminal of the reactance means (L) is connected to the other output terminal (4) of the pair of output terminals (3, 4).

The method of claim 9,

The output buffer circuit, characterized in that said one output terminal (3) is connected to the other input terminal (2) of said pair of input terminals (1, 2).

The method of claim 9,

The one output terminal 3 is connected with the first terminal of the voltage source V _off , where the second output terminal is connected with the other input terminal 2 of the pair of input terminals 1, 2. Output buffer circuit.

The method of claim 11,

The voltage source V _off comprises a capacitor C2 and a diode connected in parallel, wherein an anode is connected to the one output terminal 3 and a cathode is connected to the other input terminal 2. Circuit.

The method of claim 9,

A first load impedance R1 is connected between the one output terminal 3 and the other input terminal 2;

Output buffer circuit, characterized in that the second load impedance (R2) is connected between the other output terminal (4) and the other input terminal (2).

The method of claim 13,

The amplifying part (12) comprising a transmission line (9) connected to the signal output terminals (5, 6) of the buffer amplifying part (12) provides the first and second load impedances (R1, R2);

An output buffer circuit characterized in that the termination of said transmission line is suitable for connecting said other input terminal and said first and second load impedances (R1, R2).

The method according to any one of claims 9 to 14,

Each of the semiconductor switches SW1 and SW2 includes a plurality of field effect transistors of channels connected in parallel.

The method of claim 15,

The series of first delay circuits T1 and T2 and the series of second delay circuits T4 and T5 delay the control signal Tin controlling the switching states of the switches;

The gate of the field effect transistor of the first switch SW1 is connected to the series of first delay circuits T1 and T2, and the gate of the field effect transistor of the second switch SW2 is connected to the series of second delays. Output buffer circuit characterized in that it is connected to circuits (T4, T5).

The method according to claim 8 or 16,

The outputs of the series of first delay circuits T1 and T2 are connected to the first input 31 of the two input NOR gates 13;

The output of the NOR gate 13 is connected to the input of the series of second delay circuits T4 and T5;

The inverted outputs of the series of second delay circuits T4 and T5 are connected to the first input 41 of the two input AND gates 14, and the output of the AND gate 14 is connected to the series of first delay circuits T1. Is connected to the input of T2); And

And a second input of the NOR gate (13) and a second input of the AND gate (14) are coupled together and suitable for receiving the control signal (Tin).

The method of claim 17,

A first delay circuit T3 is connected between an input of a series of first delay circuits T1 and T2 and a first input 31 of the NOR circuit 3; And

And a second delay circuit (T6) is connected between the output of the series of second delay circuits and the first input (41) of the AND gate (4).

The method according to any of the preceding claims,

And a recovery diode (D) is connected across at least one of the switches (SW1, SW2, SW1a, SW1b, SW2a, SW2b).

The method according to any of the preceding claims,

The buffer amplifier 12 includes a pair of first signal switches 27, 33; 30 connected in series between the first output terminal 4 and the second output terminal 3 of the power supply 11. 32 and a switch (29, 31; 28, 34) connected in series between the first output terminal (4) and the second output terminal (3) of the power supply;

Here, a first connection point between the signal pairs 27, 33; 30, 32 of the first pair is connected to the first signal output terminal 5 of the buffer amplifier 12 and the second switch 29, A second connection point between the pairs 31 and 28 and 34 is connected to the second signal output terminal 6 of the buffer amplifier 12;

If the input signal U _signal of the buffer amplifier 12 maintains the first logic level, the first signal output terminal 5 is connected to the first output terminal 4 of the power supply 11. The second signal output terminal (6) is connected to the second output terminal (3) of the power supply unit; And

If the input signal U _signal of the buffer amplifier 12 maintains the second logic level, the first signal output terminal 5 is the second output terminal 3 of the power supply 11. And the second signal output terminal 6 is connected to the first output terminal 4 of the power supply 11.

And a control terminal of the signal switches of the first and second pairs.

The method of claim 20,

Each of the signal switches comprises an n-channel MOSFET and a p-channel MOSFET, the channels of the MOSFETs being connected in parallel and the gate receiving a complementary input signal.

The method of claim 21,

The gates of the p-channel MOSFETs 29 and 30 of the first switches 29 and 31 of the second signal switch pair and the second switches 30 and 32 of the first signal switch pair, The gates of the n-channel MOSFETs 27 and 28 of the first switch 27 and 33 of the one signal switch pair and the second switches 28 and 34 of the second signal switch pair are used to provide an input signal S1. Receiving;

The gates of the p-channel MOSFETs 33 and 34 of the second switches 28 and 34 of the second signal switch pair and the second switches 27 and 34 of the first signal switch pair, Gates of the n-channel MOSFETs 31 and 32 of the second switch 30 and 32 of the two signal switch pair and the first switches 29 and 31 of the second signal switch pair are inverted input signals S2. And an output buffer circuit.

The method according to any of the preceding claims,

An output buffer circuit, characterized in that the smooth reactance (C) is connected across the output terminals (3, 4).

The method according to any of the preceding claims,

At least said switch means (SW) and said amplifier (12) of said power supply (11) are integrated on a common semiconductor chip.

The method according to any of the preceding claims,

And said reactance means (L) is an inductor.

The method according to any of the preceding claims,

The output buffer circuit comprises a plurality of amplifiers (12) for the plurality of signal channels.

The method according to any of the preceding claims,

Control means for controlling the switching operation of the switches (SW1, SW2, SW1a, SW1b, SW2a, SW2b).

Power supply 11 comprising an amplifier 12 and input terminals 1, 2, reactance means L for temporarily storing energy, and output terminals 3, 4 connected to the amplifier 12. In a method of operating an output buffer circuit consisting of:

Connecting the input terminals 1 and 2 to the voltage source V _CC ;

Connecting said reactance means (L) to said input terminals (1, 2) for charging energy in said reactance means (L); And

Connecting said reactance means (L) to said output terminal (3, 4) for discharging at least a portion of said energy with said amplifier (12).

The method of claim 28,

Before connecting the reactance means (L) to the output terminals (3, 4), all input terminals are disconnected from the reactance means (L), and the reactance means (L) is connected to the input terminals (1, 2). All output terminals are disconnected from the reactance means (L) before this.