KR19990072327A - 전계효과트랜지스터및그제조방법 - Google Patents

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Abstract

본 발명에 따르면, 채널 영역에 인접한 드레인 영역 및 소스 영역을 포함하는 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor: MOSFET)가 제공된다. 상기 MOSFET에 있어서, 게이트 산화물은 상기 채널 영역 상에 위치하고, 수직 측벽을 구비한 게이트 전도체는 상기 게이트 산화물 상에 위치한다. 상기 MOSFET는 문턱 조절 주입물 영역 및/또는 펀치 쓰루(punch through) 주입물 영역 ― 상기 문턱 조절 주입물 영역 및/또는 펀치 쓰루 주입물 영역은 상기 게이트 전도체에 대해 배열되고 상기 게이트 전도체의 하부의 범위에 국한됨 ― 을 더 포함한다. 그와 같은 MOSFET를 제조하는 방법은 반도체 구조체 상에 유전체 스택을 형성하는 단계와, 형성될 게이트 홀의 측면 크기 및 형상을 갖는 상기 유전체 스택 상에 에칭 윈도우를 정의하는 단계와, 반응성 이온 에칭(reactive ion etching: RIE)을 이용하여 상기 에칭 윈도우를 상기 유전체 스택 내에 전사함으로써 상기 유전체 스택 내에 상기 게이트 홀을 정의하는 단계와, 상기 게이트 홀을 통해 문턱 조절 도펀트 및/또는 펀치 쓰루 도펀트를 주입하는 단계와, 상기 게이트 홀을 충진하는 게이트 전도체를 증착하는 단계와, 상기 게이트 홀을 둘러싸는 상기 반도체 구조체의 일부를 덮는 상기 게이트 전도체를 제거하는 단계와, 상기 유전체 스택의 적어도 일부를 제거하는 단계를 포함한다.
또한, 본 발명은 MOSFET을 형성하는 방법에 관한 것으로서, 반도체 구조체 상에 유전체 스택을 형성하는 단계와, 유전체 스택 상에 에칭 윈도우를 정의하는 단계와, 반응성 이온 에칭(reactive ion etching: RIE) 공정을 사용하여 에칭 윈도우를 유전체 스택 내부로 전사하여 유전체 스택 내에 게이트 홀을 정의하는 단계와, 측벽층을 증착하는 단계와, 게이트 홀과 유전체 스택의 수평 표면에서 측벽층을 제거하므로써 측벽 스페이서를 잔류시켜 게이트 홀의 측면 크기를 줄이는 단계와, 게이트 전도체를 증착하여 게이트 전도체로 게이트 홀을 충진시키는 단계와, 게이트 홀을 둘러싸는 반도체 구조체 일부분을 덮는 게이트 전도체를 제거하는 단계와, 유전체 스택의 적어도 일부를 제거하는 단계와, 측벽 스페이서를 제거하는 단계를 포함한다.
또한, 본 발명은 채널 영역을 둘러싸는 드레인 영역과 소스 영역을 포함하는 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor : MOSFET)에 관한 것이다. 얇은 게이트 산화물은 채널 영역 위에 위치하고, 수직 측벽(vertical side wall)을 구비하는 게이트 전도체는 이 게이트 산화물 위에 위치한다. 소스 영역과 채널 영역, 드레인 영역과 채널 영역 사이의 계면은 계단상(abrupt)이다. 이러한 FET은, 적어도 하나의 패드 산화물층(pad oxide layer)을 포함하는 반도체 구조체 상에 유전체 스택을 형성하는 단계와, 형성될 게이트 기둥의 측면 크기, 형상과 동일한 크기, 형상을 갖는 에칭 윈도우를 정의하는 단계와, 반응성 이온 에칭(RIE) 공정을 이용하여 에칭 윈도우를 유전체 스택 안으로 전사함으로써 유전체 스택 내에 게이트 홀을 정의하는 단계와, 게이트 전도체가 게이트 홀을 채우도록 게이트 전도체를 증착하는 단계와, 게이트 홀을 둘러싸는 유전체 스택의 일부분을 덮는 게이트 전도체를 제거하는 단계와, 수직 측벽을 구비하는 게이트 기둥이 드러나도록(set free) 유전체 스택의 적어도 일부분을 제거하는 단계를 포함하는 방법에 의해 제작할 수 있다.

Description

전계 효과 트랜지스터 및 그 제조 방법{FIELD EFFECT TRANSISTORS WITH IMPROVED IMPLANTS AND METHOD FOR MAKING SUCH TRANSISTORS}
본 발명은 전반적으로 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor: MOSFET) 및 그 제조 방법에 관한 것으로, 특히, 개선된 주입물을 갖는 MOSFET와, 서브리소그래피(sub-lithographic) 길이의 게이트들과 수직 측벽들을 갖는 MOSFET 제조 방법과, 개선된 게이트 산화물과 수직 측벽(vertical side wall)을 구비하는 MOSFET에 관한 것이다.
전계 효과 트랜지스터(field effect transistor: FET)는 오늘날의 집적 회로를 구성하는 기본적인 블록이다. 그와 같은 트랜지스터는 (실리콘 기판과 같은)통상적인 기판 또는 실리콘-온-절연체(silicon-on-insulator : SOI) 기판 내에 형성될 수 있다. 이 두 가지 경우에 이른 바 심층 주입물(deep implants)이 상기 기판 내에 도입되는 데 심층 주입물을 사용되는 이유를 몇가지만 언급 해보면, 상기 트랜지스터의 기능을 개선하고 상보형 금속-산화물(complementary metal-oxide: CMOS) 집적 회로에 대해 강 도핑 절연(heavy doping isolation)을 제공하며 기생 수직 트랜지스터(parastic vertical transistors)의 전류 이득을 줄이고 기생 래치-업(latch-up) 효과를 줄이기 위한 것이다.
CMOS 기술에 있어서, 이 심층 주입물은 p-웰 주입물 또는 n-웰 주입물로 지칭된다. 이 p-웰 심층 주입물 또는 n-웰 심층 주입물은 하나의 동일한 기판 내에 NMOS-트랜지스터(p-웰)와 PMOS-트랜지스터(n-웰)를 형성할 경우에 필요하다.
이들 심층 주입물뿐만 아니라, 각 트랜지스터에 대해 적절한 문턱 전압(VT)을 설정하고 펀치 쓰루(punch through)을 방지하기 위해 보통 문턱 조절 주입물(VT조절 주입물)과 펀치 쓰루 주입물이 또한 사용된다.
도 1a에는 통상적인 MOSFET(10)가 도시된다. 그와 같은 MOSFET는 전형적으로 실리콘 기판(11) 내에 형성되며 게이트 전도체(13)의 왼쪽과 오른쪽에 각각 배열된 도핑된 소스 영역(14)과 도핑된 드레인 영역(12)을 포함한다. 이 게이트 전도체(13)는 게이트 산화물층(15)에 의해 채널(17) ― 이 채널(17)은 상기 소스 영역(14)과 상기 드레인(12)영역 사이에 위치한다 ―과 분리된다. 보통, 얕은 트렌치 절연(shallow trench isolation: STI) 또는 실리콘의 국부 산화(local oxidation of silicon: LOCOS) 또는 폴리-버퍼(poly-buffered) LOCOS 절연(도시하지 않음)이 인접한 트랜지스터간의 절연을 제공하기 위해 사용된다.
상기 도펀트 농도가 (HPA-HPA단면에 따른)거리의 함수로서 도 1b에 도시된다. 이것은 개략적인 것으로서 단지 본 발명에 따른 MOSFET와 통상적인 MOSFET사이의 기본적인 차이를 예시하기 위한 것이다. 상기 소스 영역(14) 및 드레인 영역(12)을 정의하기 위해, As 주입물이 사용되었다. 이 도펀트의 농도는 약 1x1021/cm3다. 채널(17)에 대한 계면(18)은 상기 게이트 기둥(13)의 경사진 측벽(16)때문에 잘 정의되지 않는다. 따라서, 상기 As 농도는 거리의 함수로서 감소한다(상기 계면(18)에서 구배진(graded) 농도). 통상적인 MOSFET에 있어서, 심층 주입물(예를 들면, 붕소: p형) 및 문턱 조절 주입물(예를 들면 인듐; p형)은 상기 트랜지스터의 전체 길이에 걸쳐 확장된다. 상기 심층 주입물은 통상적인 기술을 사용하여 제조될 수 있다. 이들 주입물은 보통 실제의 FET가 형성되기 이전에 상기 기판을 준비함으로써 제조된다. 붕소+인듐의 결합된 농도는 약 2x1017/cm3이다.
통상적인 공정으로서는 상기 채널(17)밑에 국한된 문턱 조절 주입물 및 펀치 쓰루 주입물을 제공할 수 없음에 주목할 필요가 있다.
상기 채널 밑에만 위치한 잘 정의된 문턱 조절 주입물 및/또는 펀치 쓰루 주입물을 구비하는 FET를 구현할 수 있는 FET 제조 기법은 현재 알려져 있지 않다.
도펀트를 주입하는 여러 국면에 관계된 배경 기술이 알려져 있다. 미국 특허 제 4, 471, 523 호 및 제 5, 547, 894 호가 그 두가지 예인데 이 둘은 현재 본 출원의 양수인에게 양도되어 있다.
한편, MOSFET의 폴리실리콘 게이트의 크기, 형상, 질은 장래의 크기가 작아진 MOSFET는 물론 통상적인 MOSFET 분야에서 특별한 관심 분야이다.
현재 가능한 집적 밀도보다 큰 집적 밀도를 갖는 논리 소자들과 메모리 칩들을 제조하기 위해서는, 이러한 소자 및 칩에서 사용되는 게이트의 크기를 보다 줄이면서 이러한 게이트를 보다 정밀하게 제조하기 위한 방법을 찾아야 한다.
도 4를 참조하면, 통상적인 MOSFET(10) 기본 요소들이 개략적으로 도시되어 있다. 이러한 FET(10)는 전형적으로 실리콘 기판(11) 내에 형성되며, 각각 폴리실리콘 게이트 기둥(13)의 왼쪽과 오른쪽에 배열된 도핑된 소스 영역(14)과 도핑된 드레인 영역(12)으로 이루어진다. 이 게이트 기둥(13)은 산화물층(15)에 의해 채널(17) ― 이 채널(17)은 소스 영역(14)과 드레인(12)영역 사이에 위치함 ―과 분리되어 있다. 폴리실리콘 게이트(13)의 아래쪽에 산화물층(15)이 게이트 산화물로서 제공된다. 후술하는 바와 같이 통상적인 FET에서는 폴리실리콘 게이트로 덮이지 않은 일부 산화물층(15)이 폴리실리콘 RIE 동안에 침식되지 않으므로 폴리실리콘 게이트 아래에서 게이트 산화물이 더 두꺼워진다. 소스/채널 및 드레인/채널 접합(18)이 계단상으로 정의되지 않았음을 주목해야 한다. 실제 채널에 더 가까워질수록, 다시 말해서 소스/채널 및 드레인/채널 접합(18)이 잘 정의되지 않을수록 도펀트 농도가 감소한다. 이렇게 되는 것은 소스 및 드레인 영역(12, 14)이 상부에서 주입되는 경우에 주로 게이트(13)의 경사진 측벽(16)들 때문에 도펀트들이 실리콘 기판의 (게이트와 오버랩되는) 게이트 에지 근처에 도달할 수 있기 때문이다. 이로 인해 소스와 드레인 사이에 저항이 증가하고 오버랩 캐패시턴스가 높아지며 유효 채널 길이가 잘 정의되지 않아, 결과적으로 소자 성능이 저하된다.
현재 기술 수준에서 실리콘 반응성 이온 에칭(RIE)과 포토 레지스트 마스크를 사용하여 상보형 금속 산화물 반도체(CMOS) FET를 포함하는 MOSFET의 폴리실리콘 게이트들을 정의한다. RIE 공정에서 두 가지 요건이 충족되어야 한다. 폴리실리콘 게이트는 완전하게 수직인 측벽을 구비해야하고, 또한 RIE 공정이 폴리실리콘 게이트(13)의 바닥에 있는 게이트 산화물(15) 상에서 그 게이트 산화물(15)을 손상시키지 않고 멈추어야 한다. 전형적으로 게이트 산화물(15)은 매우 얇고 (수 나노미터의 범위임), FET의 크기를 더욱 작게 하는 경우에 게이트 산화물(15)이 더욱 얇아지게 된다.
전체 웨이퍼를 처리하는 경우 폴리실리콘층 ― 이 폴리실리콘층이 에칭되어 모든 MOSFET의 폴리실리콘 게이트를 웨이퍼 상에 형성함 ― 의 두께가 달라진다. 모든 폴리실리콘 게이트들이 적절하게 정의하기 위해서는, 비교적 두꺼운 폴리실리콘층에 해당하는 웨이퍼 부분 내에 형성된 폴리실리콘 게이트를 포함한 모든 폴리실리콘 게이트들이 얇은 게이트 산화물(15)까지 에칭되어 제거되도록 에칭 시간을 조절해야한다. 그러나, 폴리실리콘 에칭 공정의 선택도가 충분히 높지 않으므로 (선택도가 높다는 것은 에칭되어야할 재료, 예를 들어 본 발명에서는 폴리실리콘만이 침식되고 게이트 산화물은 침식되지 않는다는 것을 의미함) 의도적으로 과도 에칭(over-etching)하는 경우 (도 4에 개략적으로 도시한 바와 같이) 폴리실리콘 게이트(13)에 인접한 게이트 산화물(15)의 두께가 국부적으로 얇아지게 된다. 폴리실리콘은 물론 산화물층(15)을 침식시키는 것이 통상적인 폴리실리콘 RIE 에칭 공정이다. 선택도가 낮기 때문에, 도 4에 개략적으로 도시한 바와 같이 폴리실리콘 게이트(13)에 인접한 산화물층(15)의 두께가 원래의 산화물층의 두께보다 얇다(폴리실리콘(13) 아래를 참조) .
현재 사용되고 있는 RIE 폴리실리콘 에칭 공정의 성질은 선택도를 향상시켜 에칭의 방향성을 줄이므로써 바람직하지 않는 비수직(경사진) 폴리실리콘 게이트 측벽(16)을 형성한다는 점이다. 다시 말해서 폴리실리콘 게이트를 형성하기 위한 통상적인 폴리실리콘 RIE 공정을 사용하는 경우, 측벽의 경사가 증가하거나 얇은 산화물층(15)이 침식되어, 결과적으로 웨이퍼 사이에 두께가 변화된다. 폴리실리콘/산화물 선택도를 향상시키기 위해 폴리실리콘 RIE 화학이 조절될 수 있지만, 그런 경우에 RIE 에칭이 보다 등방성이 되어 훨씬 더 경사진 측벽이 생성될 것이다.
전술한 바와 같이 MOSFET의 크기가 작아지는 경우 게이트 산화물이 보다 얇아지게 된다. 게이트 산화물이 ??아질수록 더 작게 과도 에칭해야 하는 것은 당연하다. 다시 말해서, 매우 작은 크기의 폴리실리콘 게이트를 제조할 수 있기 위해서는 에칭 선택도가 개선되어야 한다. 0.1 마이크론 미만의 CMOS FET의 게이트 산화물의 두께는 예를 들어 3nm 미만이다. 모든 과도 에칭은 소자 성능을 떨어뜨린다.
현재 (경사지지 않은) 수직 측벽을 구비하는 MOSFET을 실현할 수 있는 MOSFET 제조 방안은 알려져 있지 않다. 게다가, 통상의 기술은 5 ㎚ 미만 두께의 손상되지 않은 게이트 산화물을 구비하는 축소된 FET를 만들기에 적합하지 않다.
개략적으로 전술한 바와 같이 포토 리소그래피와 후속하는 RIE 단계에 의해 통상적인 트랜지스터의 게이트 길이 LG가 정의된다. 포토 리소그래피의 해상도는 노출 광원의 파장에 비례하므로, 게이트 길이는 약 150nm로 한정된다. 통상적인 광학 리소그래피를 사용하여 보다 작은 게이트를 제조할 수는 없다.
파장이 248nm인 빛을 사용하는 경우 오늘날 최첨단 제품의 피쳐(feature)는 그 폭이 250nm 이다. 현재 150nm 미만의 피쳐를 갖는 구조체를 얻기 위한 시도에서 광 기반 구현 방안들이 병목(bottleneck)이 된다. 예를 들어 현재의 DRAM을 제조하기 위한 현재 기술 수준의 광학 리소그래피 시스템은 매우 비싸다. 반도체 산업 로드맵(road map)은 2001년 까지는 180nm에서 첨단 제조와 2011년 까지는 70nm에서 첨단 제조를 요구하고 있다.
보다 작은 최소 배선폭을 얻기 위해 X선 리소그래피와 같은 또다른 공정들이 관심을 끌고 있지만 막대한 비용을 필요로 한다. 그러므로 현존하는 대부분의 공정과 양립 가능한 기법들이 근본적으로 더 가치가 있다.
현재까지는 서브리소그래피 길이를 갖는 게이트와 수직인 (경사지지 않은) 측벽을 구비한 MOSFET를 제조할 수 있는 MOSFET 가공 방안들이 알려지지 않았다. 또한 통상적인 기법은 두께가 5nm 미만인 순수한 게이트 산화물은 물론 게이트 길이가 150nm 이하인 작은 크기의 FET를 제조하기에 적합하지 않다.
본 발명의 어떤 관점과 관련된 전반적인 이해 관계가 있는 몇 가지 배경 기술로는 본 특허출원의 양수인에게 현재 양도되어 있는 세 개의 특허, 예를 들면 미국 특허 번호 제 4,758,528호, 미국 특허 번호 제 4,430,791호, 미국 특허 번호 제 4,636,822호와 같은 것이 있다.
따라서, 본 발명의 목적은 채널밑에만 국한된 문턱 조절 주입물 및/또는 펀치 쓰루 주입물을 구비하는 FET를 제공하는 것이다.
본 발명의 목적은 잘 정의된 문턱 조절 주입물 및/또는 펀치 쓰루 주입물을 구비하는 FET를 제공하는 것이다.
본 발명의 또 다른 목적은 채널밑에만 위치한 문턱 조절 주입물 및/또는 펀치 쓰루 주입물을 구비하는 FET의 형성 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 잘 정의된 문턱 조절 주입물 및/또는 펀치 쓰루 주입물을 구비하는 FET의 형성 방법을 제공하는 것이다.
또한, 본 발명의 다른 목적은 150nm 미만의 잘 정의된 채널 길이를 갖는 MOSFET를 형성하는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 최소 소스 및 드레인 저항과 최소 오버랩 캐패시턴스를 갖는 MOSFET를 형성하는 방법을 제공하는 것이다.
한편, 본 발명의 다른 목적은 잘 정의된 채널 길이, 최소 소스 저항과 드레인 저항, 최소 중첩 캐패시턴스를 갖는 MOSFET을 제공하는 것이다.
본 발명의 다른 목적은 축소된 크기의 MOSFET, 특히 0.1 ㎛ 미만 크기의 MOSFET을 제공하는 것이다.
본 발명의 또 다른 목적은 잘 정의된 채널 길이, 최소 소스 저항 및 드레인 저항, 최소 중첩 캐패시턴스를 갖는 MOSFET을 제조하는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 축소된 크기의 MOSFET, 특히 0.1 ㎛ 미만 크기의 MOSFET을 제조하는 방법을 제공하는 것이다.
상기와 같은 목적들은 FET를 형성하기 위한 새롭고 발명적인 방법을 제공하므로써 성취될 수 있다.
본 발명의 제 1 측면에 있어서, 채널 영역의 바로 밑에 위치한 문턱 조절 주입물 및/또는 펀치 쓰루 주입물을 구비하는 FET를 제조하는 방법은 반도체 구조체 상에 유전체 스택을 형성하는 단계와, 형성될 게이트 홀의 측면 크기 및 형상을 갖는 상기 유전체 스택 상에 에칭 윈도우를 정의하는 단계와, 반응성 이온 에칭(reactive ion etching: RIE)을 이용하여 상기 에칭 윈도우를 상기 유전체 스택 내에 전사함으로써 상기 유전체 스택 내에 상기 게이트 홀을 정의하는 단계와, 상기 게이트 홀을 통해 문턱 조절 도펀트 및/또는 펀치 쓰루 도펀트를 주입하는 단계와, 상기 게이트 홀을 충진하는 게이트 전도체를 증착하는 단계와, 상기 게이트 홀을 둘러싸는 상기 반도체 구조체의 일부를 덮는 상기 게이트 전도체를 제거하는 단계와, 상기 유전체 스택의 적어도 일부를 제거하는 단계를 포함한다.
본 발명의 방안은 게이트 전도체의 형성 및 문턱 조절 불순물의 형성을 위해 보통 사용되는 통상적인 MOS 또는 CMOS 공정 단계의 일부를 대체한다.
전술한 공정은 여러 가지의 서로 다른 방식으로 개량될 수 있는 바, 이에 대해서는 나중에 본 발명의 상세한 설명에서 기술될 것이다.
본 발명에 따른 FET 제조 방법의 몇가지 장점으로서, 문턱 조절 주입물 및/또는 펀치 쓰루 주입물이 채널 바로 밑에 위치한다는 점과 문턱 조절 주입물 및/또는 펀치 쓰루 주입물이 게이트 홀 내에 형성될 게이트 전도체에 대해 자동 정렬된다는 점과 문턱 조절 주입물 영역 및/또는 펀치 쓰루 주입물 영역의 확장이 잘 정의되고 정확하게 제어 될 수 있다(어느 정도의 측면 및 수직 확산은 항상 있게 마련이다)는 점을 들 수 있다.
본 발명의 이와 같은 장점은 주로 문턱 조절 주입물 및/또는 펀치 쓰루 주입물이 유전체 스택 내에 형성된 게이트 홀을 통해 주입된다는 사실에 기인하여 주로 성취된다.
본 발명에 따른 MOSFET는 통상적인 MOSFET에 비해 낮은 소스/드레인 접합 캐패시턴스를 지님으로서 결과적으로 그 기능이 향상된다.
한편, 본 발명의 제 2 측면에 있어서, FET 제조 방법은 반도체 구조체 상에 유전체 스택을 형성하는 단계와, 유전체 스택 상에 에칭 윈도우를 정의하는 단계와, 반응성 이온 에칭(reactive ion etching: RIE)을 사용하여 에칭 윈도우를 유전체 스택 내부로 전사하므로써 유전체 스택 내에 게이트 홀을 정의하는 단계와, 측벽층을 증착하는 단계와, 게이트 홀과 유전체 스택의 수평 표면에서 측벽층을 제거하므로써 측벽 스페이서를 잔류시켜 게이트 홀의 측면 크기를 줄이는 단계와, 게이트 전도체를 중착하여 게이트 전도체가 게이트 홀을 충진시키도록 하는 단계와, 게이트 홀을 둘러싸는 반도체 구조체 부분들을 덮는 게이트 전도체를 제거하는 단계와, 유전체 스택의 적어도 일부를 제거하는 단계와, 측벽 스페이서를 제거하는 단계를 포함한다.
본 발명에 따른 접근법은 게이트 전도체를 정의하기 위해 일반적으로 사용되는 통상적인 MOS 또는 CMOS 공정 단계의 일부를 전술한 일련의 단계로 대체하는 것이다.
전술한 공정은 상세한 설명에서 기술한 바와 같이 다른 방법으로 변형될 수 있다.
상세한 설명과 도면으로부터 장점들이 명백해질 것이다. 본 발명에 따른 하나의 장점은 통상적인 포토 리소그래피 단계를 사용하여 서브리소그래피 게이트 기둥을 형성할 수 있다는 것이다. 또다른 장점은 게이트 기둥의 측벽들이 수직이라는 것이다.
한편, 본 발명의 제 3 측면에 있어서, 본 방법은 적어도 하나의 패드 산화물층(pad oxide layer)을 포함하는 반도체 구조체 상에 유전체 스택(dielectric stack)을 형성하는 단계와, 형성될 게이트 기둥(gate pillar)의 측면 크기 및 형상을 갖는 에칭 윈도우를 정의하는 단계와, 반응성 이온 에칭(reactive ion etching : RIE) 공정을 이용하여 상기 에칭 윈도우를 상기 유전체 스택 안으로 전사함으로써 상기 유전체 스택 내에 게이트 홀을 정의하는 단계와, 상기 게이트 전도체가 상기 게이트 홀을 채우도록 상기 게이트 전도체를 증착하는 단계와, 상기 게이트 홀을 둘러싸는 상기 반도체 구조체의 일부분을 덮는 상기 게이트 전도체를 제거하는 단계와, 상기 유전체 스택의 적어도 일부분을 제거하는 단계를 포함한다.
본 발명에 따른 접근법은 게이트 전도체를 정의하기 위해 일반적으로 사용되는 통상적인 MOS 또는 CMOS 공정 단계의 일부를 전술한 일련의 단계로 대체하는 것이다.
전술한 공정은 상세한 설명에서 기술한 바와 같이 다른 방법으로 변형될 수 있다.
상세한 설명과 도면으로부터 장점들이 명백해질 것이다. 본 발명에 따른 하나의 장점은 게이트 기둥의 측벽들이 수직이라는 것이다. 본 발명의 구조체의 또 다른 장점은 SiO2패드 산화물의 두께가 균일하다는 것, 즉 패드 산화물의 두께가 소스 영역과 드레인 영역 상부에서 일정하며 웨이퍼 전체에 걸쳐 변하지 않는다는 것이다. 그 결과, 웨이퍼를 가로지르는 소스 및 드레인 접합의 깊이도 변하지 않는다. 패드 산화물의 두께가 변하는 통상적인 소자에서는 소스 및 드레인 접합의 깊이도 일정하지 않다. 이는 확장된 접합에 있어서 특히 중요하다.
도 1a는 통상적인 FET 기본 구조체의 개략 단면도.
도 1b는 통상적인 FET 기본 구조체의 도펀트 농도를 (HPA-HPA를 따른)거리의 함수로서 개략적으로 나타낸 도면.
도 2a는 본 발명의 제 1 실시예에 따른 FET 기본 구조체의 개략 단면도.
도 2b는 본 발명의 제 1 실시예에 따른 상기 FET의 도펀트 농도를 (HI-HI를 따른)거리의 함수로서 개략적으로 나타낸 도면.
도 3은 본 발명의 제 1 실시예에 따른 가공 순서의 주요 단계들을 나타내는 도면.
도 3a는 패드 산화물 및 질화물층으로 덮인 기판을 나타내는 도면.
도 3b는 얕은 트렌치 절연(shallow tranch isolation: STI) 또는 실리콘의 국부 산화(local oxidation of silicon: LOCOS) 절연의 에칭을 위해 포토 레지스트가 패터닝된 다음의 중간 가공 단계를 나타내는 도면.
도 3c는 STI 트렌치의 에칭을 위해 상기 포토 레지스트가 에칭 마스크로서 사용된 중간 가공 단계를 나타내는 도면.
도 3d는 상기 STI 트렌치가 테트라 에틸 오르소 실리케이트 (tetra ethyl ortho silicate: TEOS)층으로 충진된 중간 가공 단계를 나타내는 도면.
도 3e는 상기 질화물층의 일부와 상기 TEOS가 평탄화에 의해 제거된 중간 가공 단계를 나타내는 도면.
도 3f는 심층 주입물이 상기 질화물층을 통해 도입된 중간 가공 단계를 나타내는 도면.
도 3g는 부가층들이 형성된 중간 가공 단계를 나타내는 도면.
도 3h는 리소그래피법을 이용하여 패터닝된 포토 레지스트가 첨가되고, 수직 측벽을 갖는 게이트 홀이 형성된 중간 가공 단계를 나타내는 도면.
도 3i는 상기 문턱 조절(threshold adjust) 주입물 및/또는 펀치 쓰루(punch through) 주입물이 상기 게이트 홀을 통해 상기 기판 내에 도입된 중간 가공 단계를 나타내는 도면.
도 3j는 상기 레지스트 및 상기 TEOS가 제거되고 상기 게이트 홀의 바닥에서 상기 패드 산화물이 에칭된 다음의 상기 게이트 홀의 확대도.
도 3k는 상기 게이트 홀이 폴리실리콘으로 충진된 중간 가공 단계를 나타내는 도면인 데, 상기 게이트가 충진되기 전에 얇은 게이트 산화물층이 상기 게이트 홀의 바닥에 형성됨에 주목할 필요가 있다.
도 3l은 상기 폴리실리콘이 평탄화에 의해 제거된 중간 가공 단계를 나타내는 도면.
도 3m은 여러개의 층으로 구성된 상기 유전체 스택이 제거됨으로서 수직 측벽을 갖는 폴리실리콘 게이트 기둥이 잔류하게된 중간 가공 단계를 나타내는 도면.
도 3n은 도펀트가 소스 영역 및 드레인 영역을 형성하기 위해 도입된 중간 가공 단계를 나타내는 도면.
도 4는 통상적인 MOSFET 기본 구조체에 대한 개략 단면도.
도 5는 본 발명의 제 2 실시예에 따른 MOSFET 기본 구조체에 대한 개략 단면도.
도 6은 본 발명의 제 2 실시예에 따른 가공 시퀀스의 주요 단계들을 도시한 도면.
도 6a는 패드 산화물 및 질화물 층에 의해 덮인 기판에 대한 도면.
도 6b는 얕은 트렌치 절연(shallow trench isolation: STI) 또는 실리콘의 국부 산화(local oxidation of silicon: LOCOS) 절연 에칭을 위해 포토 레지스트가 패터닝된 후의 중간 가공 단계를 나타낸 도면.
도 6c는 포토 레지스트가 STI 트렌치 에칭을 위한 에칭 마스크로서 사용된 중간 가공 단계를 나타낸 도면.
도 6d는 STI 트렌치가 테트라 에틸 오르소 실리케이트 (tetra ethyl ortho silicate: TEOS)층으로 충진된 중간 가공 단계를 나타낸 도면.
도 6e는 TEOS와 질화물층의 일부가 평탄화에 의해 제거된 중간 가공 단계를 나타낸 도면.
도 6f는 첨가층들이 형성된 중간 가공 단계를 나타낸 도면.
도 6g는 포토 레지스트가 첨가되고, 리소그래피에 의해 패터닝되며, 수직 측벽을 갖는 게이트 홀이 형성된 후의 중간 가공 단계를 나타낸 도면.
도 6h는 레지스트가 제거되고 TEOS가 에칭되어 제거된 후의 게이트 홀의 확대 단면도.
도 6i는 측벽층이 증착된 중간 가공 단계를 나타낸 도면.
도 6j는 측벽층이 수평 표면에서 제거되어 게이트 홀 내부에 스페이서가 잔류하게 되는 중간 가공 단계를 나타낸 도면.
도 6k는 게이트 홀이 폴리실리콘으로 충진된 중간 가공 단계를 나타내는 도면으로, 게이트 홀이 충진되기 전에 얇은 게이트 산화물층 또는 다른 절연층이 게이트 홀의 바닥에 형성된 것을 주목해야 하는 중간 가공 상태 도면.
도 6l은 폴리실리콘이 평탄화에 의해 제거된 중간 가공 단계를 나타내는 도면.
도 6m은 여러 층으로 이루어진 유전체 스택과 측벽 스페이서들이 제거되므로써, 수직 측벽을 갖는 폴리실리콘 게이트 기둥이 잔류하는 중간 가공 단계를 나타낸 도면.
도 6n은 소스 및 드레인 영역을 형성하기 위해 도펀트가 도입되는 중간 가공 단계를 나타낸 도면.
도 7은 본 발명의 제 3 실시예에 따른 MOSFET의 기본 구조의 개략적인 단면도.
도 8은 본 발명의 제 3 실시예에 따른 제조 순서의 주요 단계들을 보여주는 도면.
도 8a는 패드 산화물과 질화물층에 의해 피복되는 기판을 나타내는 도면.
도 8b는 얕은 트렌치 절연(shallow trench isolation : STI) 또는 국부 산화 실리콘(localized oxidation of silicon : LOCOS) 절연의 에칭을 위해 포토 레지스트를 패터닝한 후의 중간 제조 단계를 나타내는 도면.
도 8c는 STI 트렌치를 에칭하기 위한 에칭 마스크로써 포토 레지스트를 사용하는 중간 제조 단계를 나타내는 도면.
도 8d는 STI 트렌치를 테트라 에틸 오르소 실리케이트(tetra ethyl ortho silicate : TEOS)층으로 채우는 중간 제조 단계를 나타내는 도면.
도 8e는 상기 TEOS와 상기 질화물층의 일부를 평탄화에 의해 제거하는 중간 제조 단계를 나타내는 도면.
도 8f는 부가층들을 형성하는 중간 제조 단계를 나타내는 도면.
도 8g 포토 레지스트를 첨가하고, 리소그래픽적으로 패터닝되며, 수직 측별을 구비하는 게이트 홀을 형성한 후의 중간 제조 단계를 나타내는 도면.
도 8h는 상기 레지스트를 제거하고, 상기 게이트 홀 하부의 상기 TEOS와 패드 산화물을 에칭한 후의 상기 게이트 홀의 확대도.
도 8i는 상기 게이트 홀을 폴리실리콘(polysilicon)으로 채운 중간 제조 단계를 나타내는 도면 ― 상기 게이트를 채우기 전에 얇은 게이트 산화물층을 상기 게이트 홀의 하부에 형성하는 것에 주의 ― .
도 8j는 상기 폴리실리콘을 평탄화에 의해 제거한 중간 제조 단계를 나타내는 도면.
도 8k는 수직 측벽을 구비하는 폴리실리콘 게이트 기둥이 남도록 상기 유전체 스택 ― 상기 유전체 스택은 복수의 층으로 구성됨 ― 을 제거한 중간 제조 단계를 나타내는 도면.
도 8l은 도펀트를 도입하여 소스 영역과 드레인 영역을 정의하는 중간 제조 단계를 나타내는 도면.
도 9는 본 발명에 따른 다른 실시예의 개략적인 단면도.
도 10은 본 발명에 따른 또 다른 실시예의 개략적인 단면도.
도면의 주요부분에 대한 부호의 설명
20 : FET 21 : 반도체 기판
22 : 드레인 영역 23 : 폴리실리콘 게이트
24 : 소스 영역25 : 얇은 산화물층
26 : 폴리실리콘 게이트(23)의 수직 측벽
27 : 채널28 : 얇은 SiO2게이트 산화물
29 : 계면30 : 기판
31 : 질화물층32 : 단일층 포토 레지스트
33 : 에칭 윈도우34 : STI 트렌치
35 : 패드 산화물층36 : TEOS층
37 : 질화물층(31)의 상부 표면38 : 유전체 스택의 최상부층
39 : TEOS층40 : 에칭 윈도우
41 : 게이트 기둥42 : 게이트 기둥(41)의 수직 측벽
43 : 소스44 : 드레인
45 : 채널 46 : 얇은 산화물층
48 : 레지스트 마스크49 : 게이트 산화물층
70 : 문턱 조절 주입물71 : 펀치 쓰루 주입물
전술한 내용 및 다른 목적, 특징, 및 장점은 첨부되는 도면을 참조하여 다음의 본 발명의 바람직한 실시예의 상세한 설명으로부터 더욱 잘 이해될 것이다.
본 명세서에서 n+도핑된 반도체 또는 p+도핑된 반도체는 강하게(heavily) 도핑된 반도체를 의미한다. 이 반도체의 도펀트 농도는 전형적으로 적어도 1018/cm3내지 1022/cm3이다.
본 명세서에서 사용되는 MOSFET라는 단어는 CMOSFET, NMOS, PMOS 등을 포함하는 모든 종류의 MOSFET 전계 효과 트랜지스터를 의미한다. 또한 트래지스터들은 덮여 있어야 하고, 그 내부에 게이트 기둥(pillar)과 채널 사이에 절연층으로 작용하는 산화물이 존재하지 않는다. 통상적인 산화물 대신에 질화물층과 같은 임의의 절연층이 사용될 수 있다.
이하의 설명은 폴리실리콘 게이트에 중점을 둔다. 폴리실리콘 대신에 게이트 전도체로서 적합한 임의의 재료가 사용될 수 있음을 주목해야 한다. 폴리실리콘은 예를 들어 텅스텐으로 대체될 수 있다. 마찬가지로 폴리실리콘과 규화물의 적층된 구조 또는 이와 유사한 구조체들이 게이트로 사용될 수 있다. 폴리실리콘 대신에 후술하는 바와 같이 비정질 실리콘이 게이트 홀 내부로 충진될 수 있다. 그런 다음 후속하는 열처리 단계에 의해 이 비정질 실리콘이 폴리실리콘으로 변환될 수 있다.
[본 발명의 제 1 실시예]
본 발명에 따른 FET(20)가 도 2a에 도시된다. 그것은 반도체 기판(21)내에 형성된다. 이 기판은 예를 들면 실리콘 기판일 수 있다. 본 발명의 실시예에서, 드레인 영역(22) 및 소스 영역(24)이 n+도핑에 의해 정의된다. n+타입 도핑에 적합한 것은 예들 들면 인(P), 비소(As), 안티몬(Sb) 등이 있다. 본 실시예에 있어서 As가 도펀트로서 사용된다. p 타입 소스 및 드레인 영역을 형성하기 위해서는 붕소(B), 인듐(In), 갈륨(Ga)등이 사용될 수 있다. 폴리실리콘 게이트(23)는 얇은 SiO2게이트 산화물(28) 상에 위치한다. 도 1에서 같이 게이트, 소스, 드레인의 접촉에 사용되는 전극은 도시되지 않는다. 문턱 조절 및 펀치 쓰루 주입물 영역(71)은 바로 드레인 영역(22)과 소스 영역(24)사이에 위치한다. 이 주입물 영역(71)의 크기 및 형상은 잘 정의된다. 상기 주입물 영역(71)은 상기 게이트 전도체(23)에 대해 정렬된다. 상기 문턱 조절 주입물은 보통 상기 표면 가까이에 형성되는 반면, 상기 펀치 쓰루 주입물은 상기 문턱 주입물밑의 상당한 깊이에 위치함에 주목할 필요가 있다. 상기 문턱 주입물 영역 및 펀치 쓰루 주입물 영역의 위치(깊이)는 주로 각각의 도펀트가 주입되는 에너지에 의해 주로 제어된다. 상기 펀치 쓰루 주입물 영역은 상기 드레인 영역(22)과 상기 소스 영역(24)사이를 흐르는 펀치 쓰루 전류를 방지하는 데 사용된다. 이 펀치 쓰루 전류는 상기 채널과 나란히 흐르며 상기 채널에 의해 제어 될 수 없다.
(HI-HI를 따른)거리의 함수로서의 도펀트 농도가 도 2b에 개략적으로 도시된다. 이것은 개략적인 것으로서 단지 본 발명에 따른 MOSFET와 통상적인 MOSFET(도 1b 참조)사이의 기본적인 차이를 예시하기 위한 것이다. 상기 소스 영역(24) 및 드레인 영역(22)을 정의하기 위해, As 주입물이 사용되었다. 이 도펀트의 농도는 약 1x1021/cm3이다. 채널(27)에 대한 계면(29)은 계단상(abrupt)이고 잘 정의된다. 그와 같이 잘 정의된 접합은, 후술하는 바와 같이, 상기 게이트 전도체(23)를 형성하기 위해 게이트 홀을 사용할 때 얻을 수 있다. 상기 게이트 전도체(23)가 수직 측벽(26)을 구비하기 때문에 상기 소스 및 드레인 주입물은, As 농도가 드레인/채널 또는 드레인/소스 접합(29)을 통과할 때 급격히(abruptly) 감소하게끔, 상기 기판(31) 내에 도입될 수 있다. 본 발명에 따르면, 심층 주입물(예를 들면, 붕소)(70)이 게이트 홀의 형성에 사용되는 유전체 스택의 일부를 통해 상기 기판 내에 도입된다. 일단 이 게이트 홀이 형성되면, 상기 문턱 조절 주입물 및/또는 펀치 쓰루 주입물 영역(71)(예를 들면 인듐)은 이 홀을 통해 바로 상기 채널(27)밑의 영역 내에 바로 주입될 수 있다. 인듐 이온은 다른 도펀트처럼 쉽고 빠르게 확산되지 않는 경향이 있기 때문에 인듐이 아주 적합하다. 즉, 상기 문턱 조절 주입물 및/또는 펀치 쓰루 주입물 영역(71)의 크기 및 형상은 후속 열처리가 요구된다 하더라도 거의 변함없이 남는다. 본 발명에 따르면, 이것은 상기 게이트 전도체가 게이트 홀 내에 형성되기 이전에 이루어진다. 도 2b에 도시한 바와 같이, 배경(CMOS의 경우에 웰 주입물)을 정의하는 상기 심층 주입물(70)은 약 1x1016/cm3의 농도를 지닌다. 본 실시예에 있어서 상기 문턱 조절 주입물 영역(71)의 농도는 약 2x1017/cm3이다. 이 조절 주입물이 상기 채널(27)의 바로 밑에 위치함으로써 상기 채널밑의 도펀트 농도는 급격히 증가함에 주목할 필요가 있다.
본 발명에 따른 구조체는 그 기능이 향상되는 이점을 지닌다. 또한 본 발명에 따르면 소스/드레인 저항을 증가시키지 않고도 펀치 쓰루를 효과적으로 방지할 수 있는 이점도 있다. 상기 펀치 쓰루 주입물 영역은 소스/드레인 캐패시턴스를 초래하지 않고도 단채널 효과(short-channel effect) 및 드레인 유도 장벽 저하(drain induced barrier lowering)를 최소화하도록 디자인 될 수 있다.
본 발명에 대한 좀더 상세한 설명은 일련의 (도 3a 내지 도 3n에 도시된)단계들과 결합하여 제공될 수 있다. 이 단계들은 반드시 도시되고 기술된 순서에 따라 수행되어야만 하는 것은 아님에 주목할 필요가 있다. 본 발명에 따른 상기 가공 기법은 (두께가 5nm미만인)매우 얇은 게이트 산화물을 구비하는 FET 및 서브리소그래피 게이트를 구비하는 FET를 형성하는 데도 또한 적합하다.
이하에서 기술할 예에 있어서, 본 발명에 따른 FET의 형성은 기판(30)에서부터 시작된다. 이 기판은 패드 산화물층(35)및 질화물층(31)에 의해 덮인다. 상기 기판(30)은 예를 들면 실리콘 기판일 수 있다. 8 nm두께의 SiO2층(35)은 패드 산화물로서 사용될 수 있다. 상기 패드 산화물층은 전형적으로 5 nm내지 20 nm의 두께를 지닌다. 상기 산화물층(35)은 고속 열처리(rapid-thermal processing: RTP) 또는 노(furnace) 처리를 통해 제조될 수 있다.
질화물층(31)은 Si3N4로 구성될 수 있으며 약 90 nm의 두께를 지닐 수 있다. 상기 질화물층(31)은 예를 들면 고온 저압 화학 기상 증착(low pressure chemical vapor deposition: LPCVD) 공정을 사용하여 제조될 수 있다. 플라즈마 유도 화학 기상 증착(plasma enhanced chemical vapor deposition: PECVD)을 포함하는 다른 증착법도 사용될 수 있다. 또한 질화물이 스퍼터링 될 수 있다.
그 다음, 단일층 포토 레지스트(32)가 상기 질화물층(31) 상에 스핀 온 된다. 리소그래피 기법을 사용하여 이 질화물층(32)은 도 3b에 도시한 바와 같이 후속 에칭 단계를 위해 에칭 윈도우(33)를 정의하기 위해 패터닝된다. 단일층 포토 레지스트를 사용하는 대신에 다층 포토 레지스트 또는 예를 들면 하드 베이킹된 (hard-baked) 마스크와 같은 다른 마스크를 사용할 수 있다. 에칭 윈도우(33)의 크기 및 형상은 그 후 에칭될 얕은 트렌치 절연(shallow trench isolation: STI) 트렌치의 측면 치수들(dimensions)을 정의한다. 그와 같은 (필드 산화물 절연이라고도 알려진)STI는 전형적으로 인접 트랜지스터 사이의 절연을 제공하기 위해 MOS 및 CMOS 기술에 사용된다. 실리콘의 국부 산화(local oxidation of silicon: LOCOS) 또는 폴리-버퍼(poly-buffer) LOCOS가 STI대신에 사용될 수 있다.
도 3c에 도시한 바와 같이 상기 레지스트 패턴은 이제 적절한 에칭 기법을 통해 아래에 놓인 상기 층상 구조로 전사된다. 이 단계는 중대한 것은 아니다. 상기 STI 트렌치(34)의 깊이(DSTI)는 100 nm 내지 그 이상일 수 있다. 상기 STI 트렌치를 적합한 절연체로 충진하기 전에 상기 트렌치(34)의 내부에 얇은 산화물층(46)을 열 공정을 사용하여 성장시킬 수 있다. 이것은 증착된 산화물로서 특히, 상기 트렌치(34)가 테트라 에틸 오르소 실리케이트(tetra ethyl ortho silicate: TEOS)에 의해 충진되어야 할 경우에 추천된다. 증착된 TEOS는 보통 상기 실리콘 기판(30)에 대한 계면에서 표면 상태를 지니는 데, 이 표면 상태는 바람직하지 않다.
본 예에서 상기 레지스트(32)는 제거되고 얇은 열 산화물(46)이 형성되며 그다음에 도 3d에 도시한 바와 같이 모든 STI 트렌치(34)가 바닥까지 충진되도록 TEOS가 증착된다. TEOS는 예를 들면 LPCVD 공정을 사용하여 증착될 수 있다. 인접한 트랜지스터들 사이에 충분한 절연이 보증되는 한 TEOS 대신에 다른 많은 재료(도 3a내지 도 3n에 도시되지 않음)가 사용될 수 있다.
TEOS의 이점중의 하나는 그것이 그 어떤 후속 화학 기계적 폴리싱(chemical mechanical polish: CMP) 평탄화 단계에 대해서도 매우 좋은 정지층을 제공한다는 점이다.
도 3e에 개략적으로 도시되듯이, 상기 구조체의 상부 표면은 이제 예를 들면 CMP를 사용하여 평탄화된다. 본 실시예에서는 상기 CMP는 잉여 TEOS(36)를 제거하고 상기 질화물층(31) 상에서 멈춘다. 이로써 층(31)의 상부 표면(37)은 완전히 평탄해진다. CMP후에 이 질화물층(31)의 두께는 약 75 nm로 약간 줄어든다.
그 다음, 도 3f에 도시한 바와 같이, 심층 주입물(70)이 상기 기판 내에 도입된다. CMOS기술에서는 NMOS 및 PMOS 트랜지스터를 공통 기판 내에 집적시키기 위해 p웰 심층 불순물과 n웰 심층 주입물이 형성된다. 본 실시예에서는 붕소가 도펀트로서 사용된다. 붕소 이온은 상기 질화물층(31)을 통해 주입된다. 이 이온 주입은 고 에너지 공정이므로 상기 질화물은 상기 이온의 침투 깊이에 거의 영향을 미치지 않는다. 통상적인 CMOS 공정에 있어서, 상기 질화물층은 상기 심층 주입물이 형성되기 전에 제거된다. 그러나 본 발명에 따르면, 이하에서 기술되는 바와 같이, 상기 질화물층은 유전체 스택을 형성하는 데 사용된다. 상기 질화물층을 이온 주입 이전에 완전히 제거할 수 있지만 그렇게 하려면 부가적인 불필요한 공정 단계가 추가되어야 한다.
그 다음 단계에서(도 3g 참조), 상기 평탄화된 표면(37) 상에 부가층을 형성함으로써 상기 패드 산화물층(35) 상의 상기 유전체 스택이 완성된다. 본 실시예에서 상기 유전체 스택은 (그 두께가 약 75 nm로 줄어든) Si3N4질화물층(31)과 (그 두께가 약 50 nm인) Si3N4질화물층(38)과 (약 60 nm 두께의)TEOS층(39)을 포함한다. 예를 들면 상기 질화물뿐만 아니라 상기 TEOS도 LPCVD 공정을 사용하여 증착될 수 있다. 현존하는 소자 기술과의 호환성을 확보하기 위한 이유로, 실리콘 또는 질화물 그리고 이들 각각의 산화물과 같은 재료가 바람직하다.
TEOS는 정확하게 RIE 에칭될 수 있기 때문에 상기 유전체 스택의 최상부층으로서 아주 적합하다. RIE 에칭된 TEOS는 평탄한 표면을 갖는다. 상기 레지스트 패턴이 상기 TEOS 내에 정확히 전사될 수 있기 때문에 그것은 후속 RIE 에칭을 위한 우수한 하드 마스크로서 기능한다. 그러나, 상기 TEOS는, 도 3j를 참조로 뒤에서 기술 할 것인 바, 상기 게이트 홀의 바닥에서 상기 패드 산화물을 에칭할 때 제거됨에 주목할 필요가 있다. 상기 유전체 스택 역시 폴리머로 구성되거나 또는 그것은 몇개의 폴리머층을 포함할 수 있다. 수직 측벽을 구비하는 게이트 홀이 형성될 수 있는 방식으로 이 스택이 에칭될 수 있다는 것이 보증되는 한, 그 어떤 다른 유전체 스택도 사용될 수 있다. 도 3h 및 도 3i와 연관시켜 뒤에서 기술할 것인 바, 고 선택도 에칭제가 상기 게이트 홀의 에칭에 사용될 수 있다는 점 또한 중요하다. 상기 유전체 스택 ― 그리고 그것을 구성하는 하나 이상의 층 ― 은 현존하는 소자 기술과 호환성이 있어야 한다.
상기 유전체 스택은 오직 질화물만을 포함할 수도 있다. 그와 같은 질화물층으로만 이루어진 스택은 상기 실리콘 및 패드 산화물을 침식하지 않고 에칭될 수 있다.
본 실시예에서는, 상기 유전체 스택은 STI 또는 LOCOS 트렌치와 같은 소정 층 내지 구조체 요소를 이미 포함하는 반도체 구조체 상에 형성된다. 상기 유전체 스택은 단순한 기판이나 전처리된 기판 또는 다른 회로를 포함하는 반도체 소자등과 같은 그 어떤 종류의 반도체 구조체 상에도 형성될 수 있음에 주목할 필요가 있다.
본 명세서에서 게이트 기둥이라는 표현은 상기 반도체 구조체로부터 돌출된 게이트 구조체를 지칭하는 데 사용된다. 상기 기둥은 임의의 형상 및 크기를 가질 수 있다.
그 다음 단계에서, 형성될 게이트의 측면 크기를 정의하는 데 포토 리소그래피 공정이 사용된다. 이 단계는 이것을 수행할 수 있는 서로 다른 많은 방법이 있기 때문에 도시되지 않는다. 기본적으로, 에칭 윈도우(40)가 레지스트 마스크(48) 내에 제공되는 데(도 3h참조), 그 크기 및 형상은 형성될 상기 게이트 홀의 크기 및 형상과 거의 같다.
이하에서 상기 게이트 홀의 형성에 대해 기술한다. 게이트 형성 RIE 공정은 상기 레지스트(48) 내에 제공된 에칭 윈도우(40)를 상기 유전체 스택내로 전사하는 데 사용된다(이 예에서, 이 유전체 스택은 질화물층(31)과 질화물층(38)과 TEOS층(39)을 포함한다는 점에 주목할 필요가 있다). 상기 게이트 형성 RIE 공정은 상기 유전체 스택의 여러층의 적절한 에칭을 보증하도록 최적화될 수 있다. 몇가지 RIE 단계들 ― 이 단계들의 각각은 상기 유전체 스택의 각 층의 에칭을 위해 최적화됨― 이 수행될 수 있다. 예를 들어 상기 TEOS층(39)을 에칭할 때, 질화물에 대한 선택도는 적절히 선택되어야 한다. 질화물에 대한 선택도는 3:1 또는 그 이상이 아주 적합한 데, 이것은 상기 TEOS가 상기 질화물보다 3배 빠르게 에칭됨을 의미한다. RIE 공정은 상기 유전체 스택에 걸쳐 우수한 측벽을 촉진시키는 데 유용하다. 일단 상기 에칭 윈도우(40)가 상기 TEOS층(39) 내에 정확히 전사되고 나면, 제 2 RIE 단계가 수행된다. 이 제 2 RIE 단계는 상기 패드 산화물(35)에 대해 높은 선택도를 가지도록 디자인 된다. 상기 패드 산화물에 대한 질화물의 선택도는 5:1 내지 그 이상이 적합하다. 적어고 10:1의 선택도가 바람직하다.
본 예에서 상기 게이트 형성 RIE 공정의 제 2 단계는, 도 3i에 도시되듯이, 상기 유전체 스택의 상기 질화물층(38, 31)을 에칭하고 상기 패드 산화물층(35) 상에서 정지되도록 디자인된다. 이 제 2 RIE 단계는 별개로 최적화된 일련의 RIE 단계들중에서 마지막 RIE 단계이다. 상기 패드 산화물에 대한 선택도가 5:1 내지 그 이상이 되는 게 중요한 데, 이는 그렇지 않으면 상기 패드 산화물(35)이 강하게 침식되어 그 두께가 줄어들 수 있기 때문이다. (도 3g의 상기 유전체 스택의 두께(DSTACK)와 거의 같은)상기 게이트 홀(40)의 상기 깊이(DGATE)는 게이트 산화물을 포함하는 형성될 상기 게이트 기둥의 높이를 정의한다. 게이트로 기능하는 상기 기둥의 높이(HG)는 전형적으로 100 nm 내지 200 nm이지만 이보다 더 높을 수도 있다. 미래의 CMOS FET는 길이가 150 nm 내지 그 미만인 게이트를 구비할 것이다. 이와 같은 짧은 게이트는 본 발명의 공정을 사용하여 쉽게 제조될 수 있다. 통상적인 게이트 전극의 (평면으로 펼쳤을 때의)폭은 약 2 μm 내지 50 μm 사이가 될 수 있다.
상기 유전체 스택내의 상기 게이트 홀(40)을 정의한 다음, 도 3i에 도시한 바와 같이, 문턱 조절 도펀트 및/또는 펀치 쓰루 도펀트가 상기 기판(30) 내에 도입된다. 본 발명에 따르면, 상기 문턱 조절 도펀트나 상기 펀치 쓰루 도펀트 또는 상기 문턱 조절 도펀트 및 상기 펀치 쓰루 도펀트가 상기 게이트 홀(40)을 통해 주입될 수 있음에 주목할 필요가 있다(설명의 편의를 위해 상기 문턱 조절 주입물 영역 및 상기 펀치 쓰루 주입물 영역은 두개의 별개 영역으로서 도시되지 않는다). 이것은 정확한 제어 방식으로 수행될 수 있는 데, 이는 상기 게이트 홀(40)이 있음으로 해서 도펀트가 바로 그 밑의 영역의 상기 기판에만 다다를 수 있기 때문이다. 따라서, 상기 게이트 홀(40)의 형상 및 크기는 상기 문턱 주입물 및 상기 펀치 쓰루 주입물 영역(71)의 형상 및 크기를 정의한다. 그러나, 측면 확산 및 수직 확산 때문에 상기 주입물 영역의 경계는 조금 희미해 질 수 있다. 상기 문턱 조절 도펀트 및 상기 펀치 쓰루 도펀트는 붕소와 인듐에 대해서 각각 약 50 keV와 약 150 keV 전압의 이온 주입 공정을 사용하여 주입된다. 상기 문턱 조절 및 펀치 쓰루 주입물 영역내의 도펀트의 농도는 전형적으로 약 1x1017/cm3내지 1x1018/cm3이다. 본 발명에 따르면, 상기 문턱 조절 주입물 영역의 가우시안 분포의 피크(peak)는 상기 게이트 산화물(28) 가까이에 위치한다. 상기 펀치 쓰루 주입물 영역의 피크는 전형적으로 그 깊이가 약 0.1 μm이다.
상기 문턱 조절 주입물 영역 및/또는 상기 펀치 쓰루 주입물 영역이 상기 게이트 홀(40)을 통해 도펀트를 주입함으로써 형성되기 때문에, 이 영역들은 상기 드레인 영역 및 소스 영역과 접촉하지 않도록 정확히 위치할 수 있다.
그 다음, 상기 패드 산화물(35)의 나머지는 상기 홀(40)의 바닥에서부터 제거될 수 있다. 이것은 HF 딥(an HF dip)을 사용하여 수행될 수 있다. HF는 상기 산화물(35)과 상기 TEOS(39)를 침식하기 때문에 아주 적합하다. HF는 상기 실리콘 기판(30)을 침식하지는 않는다. 상기 TEOS(39)를 제거하고 상기 게이트 홀(40)의 바닥에서 상기 패드 산화물(35)을 제거하기 전에 상기 레지스트가 제거된다. 상기 TEOS(39) 및 상기 패드 산화물(35)이 완전히 제거된 다음(도 3j 참조), 정확히 정의된 게이트 산화물(49)이 도 3k에 도시되듯이 형성될 수 있다. 이 게이트 산화물(49)의 두께 및 품질은 상기 패드 산화물층(35)의 두께 및 품질과는 독립적이다. 상기 게이트 산화물의 두께를 상기 패드 산화물의 두께보다 두껍게 할 수도 있다.
상기 게이트 산화물(49)을 형성하기 이전에 희생 산화물층(도시되지 않음)이 상기 게이트 홀(40)의 바닥에 형성될 수도 있다. 이 희생 산화물층은 에칭되고 상기 구조체가 가열된다. 이 짧은 일련의 단계는 상기 게이트 홀(40)의 바닥에서 상기 실리콘(30)에 가해질 수 있는 (게이트 형성 RIE 및 이온 주입에 의해 초래된)손상을 치유할 수 있다.
또 다른 실시예에 있어서는, 게이트 홀을 형성하기 위한 상기 RIE 공정은 상기 패드 산화물층(35)뿐만 아니라 상기 유전체 스택도 에칭되도록 디자인 될 수 있다. 이 경우에, 상기 제 2 RIE 공정의 실리콘에 대한 선택도는 적절해야 하는 데 이것은 그렇지 않으면 상기 게이트 홀(40)의 바닥에서 실리콘(30)이 에칭되어 버리기 때문이다. 일단 상기 실리콘(30)이 상기 게이트 홀(40)의 바닥에서 노출되면 게이트 산화물층(49)은 전술한 바와 같이 산화를 통해 형성될 수 있다. 상기 게이트 산화물(49)이 형성되기 전에 상기 문턱 조절 도펀트가 주입된다. 그 다음, 전술한 바와 같이, 희생 산화물층을 형성시킬 수 있다. 상기 희생 산화물층의 두께는 약 2 nm일 수 있다.
도 3k에 도시한 바와 같이, 폴리실리콘(41)이 상기 게이트 홀(40) 내에 그리고 상기 유전체 스택의 최상층(38) 상에 증착된다. 상기 폴리실리콘층(41)이 상기 게이트 홀(40)을 완전히 충진하는 것을 보장하는 것이 중요하다. 상기 폴리실리콘은 (예를 들어 약 650。C에서의)LPCVD에 의해 증착될 수 있다. 훨씬 앞서서 기술한 바와 같이, 폴리실리콘 대신에 비정질 실리콘을 증착할 수도 있다. 상기 비정질 실리콘은 나중에 소정 시점에서 폴리실리콘으로 변형될 수 있다.
폴리실리콘은 도핑될 수도 있고 도핑되지 않을 수도 있다. 도펀트는 상기 폴리실리콘을 증착하는 동안에 또는 그 이후에 상기 폴리실리콘 내에 도입될 수 있다. 상기 폴리실리콘 게이트가 상기 소스 및 드레인 영역이 주입될 때 반드시 도핑될 필요는 없다는 것이 본 발명에 따른 공정이 지니는 이점중의 하나이다. 폴리실리콘 게이트는 후속 가공 단계들중의 한 단계에서 규화(폴리사이드)될 수 있으며 적절하다고 생각되면 후속 처리중에 캡 유전체가 상기 게이트의 보호를 위해 증착된다.
훨씬 앞서서 언급했듯이, 게이트 전도체로서 적합한 그 어떤 재료도 상기 게이트 홀(40) 내에 충진될 수 있다. 본 발명은 폴리실리콘 게이트에 한정되지 않는다.
게이트 전도체로서 기능하는 상기 재료(41)가 증착된 다음, 평탄화 공정이 수행될 수 있다. 이 평탄화 공정에는 CMP 공정이 매우 적합하다. 평탄화 공정후에, 도 3l에 도시한 바와 같이, 상기 유전체 스택의 상기 최상층(38)이 노출된다.
끝으로 중요한 한마디 덧붙이면, 상기 유전체 스택은 제거되어야 한다. 상기 질화물층(31, 38)을 고온 인산을 사용하여 벗겨낸다. 상기 유전체 스택이 완전히 제거되고 나면, 수직 측벽(42)를 지닌 돌출 게이트 기둥(41)이 도 3m에 도시한 바와같이 드러난다.
상기 공정은 예를 들면 1980년도에 알 에이 컬클라저(R.A. Colclaser)와 존 윌리(Jhon Wiley) 및 손(Sons)에 의한 "마이크로 전자공학 처리 및 소자 설계 (micro electronics processing and device design)" 제목의 책, 제 10장의 266-269 페이지에 기술된 바와 같은 표준 CMOS 기술로서 계속된다.
후속 단계중에, 도 3n에 도시한 바와 같이, 적합한 도펀트의 주입에 의해 ― 이미 이전에 그렇게 되어 있지 않았다면 ― 상기 소스 영역(43)및 드레인 영역(44)이 정의될 수 있다. 이로써 (상기 게이트 기둥(41)밑에 위치하며 상기 드레인(44)과 상기 소스(43)사이에 위치하는)채널(45)이 정의된다. 상기 채널의 길이는 상기 게이트 길이와 거의 같은데, 이는 이미 기술했듯이 소스/채널 계면 및 드레인/채널 계면이 가파르며 (잘 정의된) 계단상이어서 오버 랩이 최소화되기 때문이다.
주입에 의해 얻어진 표준 소스 및 드레인 영역 대신에 확산된 소스-드레인 접합이 도핑될 영역 상에 형성된 폴리실리콘층으로부터의 외부확산에 의해 형성될 수도 있다.
FET를 완성하기 위해서는 전극이 제공되어야 한다. 적합한 전극은 증발(evaporation), 에칭 또는 기타의 기술에 의해 증착된 전도 재료, 특히 Au, Al, Mo, Ta, Ti, Cu, ITO(인듐-주석-산화물) 등과 같은 금속으로 만들어진다. 더욱이, 인접하는 FET를 상호 접속시키기 위한 금속 패턴이 형성될 수 있다.
이하에서는 통상적인 CMOS 공정에 대해 간단히 요약하고자 한다. 즉, 본 발명의 공정과 통상적인 공정과의 필연적인 차이를 강조하기 위해 통상적인 공정을 요약 하고자 한다. STI 또는 LOCO절연체가 형성된 다음에 질화물 및 패드 산화물층이 제거된다. 그 다음, 보통 희생 산화물층이 성장된다. 문턱 조절 주입 공정에 이어서 p웰 및/또는 n웰 심층 주입이 수행된다. 도 1b에 도시한 바와 같이, 문턱 조절 주입물 뿐만 아니라 p웰 및 n웰 심층 주입물이 전체 웨이퍼에 걸쳐 확장된다. 이온 주입 이후에 상기 희생 산화물층이 제거되고 게이트 산화물층(15)이 성장된다. 그 다음 단계에서 폴리실리콘층이 증착된다. 이 폴리실리콘층은 그리고 나서 포토 리소그래피 및 RIE 에칭을 사용하여 정의된다. 이 공정의 결과 도 1a에 도시한 바와 같은 경사진 측벽(16)을 구비한 MOSFET(10)가 형성된다.
상기 언급한 실시예 및 또다른 실시예는 이하에서 언급한 바와 같이 여러 방식으로 개량될 수 있다.
예를 들면 n+도핑된 영역은 p+도핑된 영역으로 치환될 수 있다. 도핑된 영역의 크기 및 형상은 변화될 수 있다. 몇가지 가능한 개량만을 언급해 보면, 상기 기판은 p+도핑된 또는 n+도핑된 실리콘 기판 또는 실리콘 온 절연체 (Silicon-on-insulator: SOI)기판 일 수 있다. 예를 들면 심층 웰 주입물이 n도핑된 기판 내에서 p도핑된 영역을 정의하기 위해 사용될 수 있다. 이렇게 하므로써 p도핑된 영역 내에 (n채널 FET 또는 NMOS로도 지칭되는)n 타입 FET를 형성할 수 있으며, 한편으로 n도핑된 기판 내에 (p채널 FET 또는 PMOS로도 지칭되는)p 타입 FET를 직접 형성할 수 있다. CMOS 기술에서, 상기 p웰 또는 n웰 확산은 상기 소스 및 드레인 영역이 형성되기 전에 수행된다.
본 발명에 따른 상기 방법은 접지된 평면을 구비하는 트랜지스터를 형성하는 데 아주 적합하다. 이것은 고 농도의 도펀트를 게이트 홀을 통해 고농도(약 1x1019/cm3) 도핑된 기판 내에 도입함으로써 성취될 수 있다. 소자 영역에 대해서 저 농도(약 1x1015/cm3) 에피택시가 사용될 수도 있다. 도펀트의 주입이 게이트 홀을 통해 이루어지기 때문에, 도펀트는 형성될 게이트 전도체 밑에 정확하게 국한되어 정렬된다. 도펀트의 농도가 (1x1019/cm3이상으로)충분히 높으면, 이들 도펀트는 거의 금속 접지된 평면처럼 행동한다.
PMOS FET뿐만 아니라 NMOS도 상기 본 발명의 공정에 의해 형성될 수 있다. 상이한 채널 타입 및 구조를 지니는 MOSFET가 하나의 같은 기판 내에 제조될 수 있다.
본 발명에 따른 상기 공정은 또한 1/2 마이크론 미만의 소자를 제조할 수 있는 강력한 잠재력을 지닌다. 0.1 마이크론 미만의 소자란 0.1 μm 미만의 게이트 길이를 갖는 소자를 의미함에 주목할 필요가 있다.
게이트 홀의 폭 및 길이는 문턱 조절 및/또는 펀치 쓰루 도펀트를 주입하기 전에 측벽 스페이서를 형성함으로써 줄일 수 있다. 또한 문턱 조절 도펀트를 주입하기 전에 제 1 측벽 스페이서를 형성하고, 그 다음 이 스페이서를 제거하고, 펀치 쓰루 도펀트를 주입하기 전에 제 2 스페이서를 형성 할 수도 있다. 이렇게 함으로써 각각의 주입물 영역의 크기 및 형상을 좀더 잘 제어할 수 있다.
[본 발명의 제 2 실시예]
본 발명에 따른 FET(20)가 도 5에 도시된다. FET(20)는 반도체 기판(21) 내에 형성된다. 이 기판은 예를 들면 실리콘 기판일 수 있다. 본 발명에 따른 실시예에 따르면, 드레인 영역(22)과 소스 영역(24)이 n+도핑에 의해 정의된다. 예를 들면 인(P), 비소(As), 안티몬(Sb)이 n형 도핑에 적합하다. p형 소스 및 드레인 영역을 정의하기 위해서는 붕소(B), 인듐(In), 갈륨(Ga)이 사용될 수 있다. 폴리실리콘 게이트(23)는 얇은 SiO2게이트 산화물(28) 상부에 위치한다. 얕은 절연 트렌치(도2에 미도시)를 정의하기 전에 일반적으로 증착되어 있는 패드 산화물층의 잔류물에 의해 게이트 구조체를 둘러싸는 표면들이 덮임을 주목해야 한다. 도 4에는 게이트, 소스, 드레인을 접촉시키기 위해 사용된 전극들이 도시되지 않는다. 도시된 바와 같이 폴리실리콘 게이트(23)의 측벽(26)은 수직이다. 소스 및 드레인 영역을 주입(implanting)하는 경우 게이트 에지 아래 영역으로 도펀트가 들어가도록 하는 경사진 게이트 측벽들이 없기 때문에, 소스/채널 및 드레인/채널 접합(29)(또한 소스/채널 및 드레인/채널 계면으로 지칭됨)이 잘 정의되고 계단상(abrupt)이다. 이러한 계면(29)은 거의 수직이다. 그에 따라 최소한도의 오버랩(overlap)이 있기 때문에 유효 채널 길이 LGeff가 주로 게이트 기둥(pillar)(26)의 길이 LG에 의해 정의된다. 또한 게이트 길이 LG는 통상적인 포토 리소그래피 기법에서 얻을 수 있는 길이보다 짧아짐을 주목해야 한다. 이하에서 이러한 게이트를 서브리소그래피(sub-lithographic) 게이트로 지칭한다. 서브리소그래피 게이트를 갖는 FET는 적어도 하나의 측면 치수(게이트 길이 또는 게이트 폭)가 통상적인 광학적 리소그래피에 의해 얻어질 수 있는 가장 작은 가능한 피처 크기보다 작은 게이트 전도체를 구비한 트랜지스터이다. 다시 말해서, 게이트 길이 및/또는 게이트 폭은 150 nm 이하이다.
본 발명에 따라 마스크 창을 유전체 스택으로 전사하므로써 게이트 홀이 형성된다. 그런 다음 측벽층이 형성되고 수평 표면에서 제거되어, 측벽 스페이서들이 게이트 홀 내부에 남게 된다. 게이트 홀의 폭과 측벽스페이서의 두께 사이의 차분은 형성될 게이트 기둥의 폭과 길이 LG를 정의한다. 게이트 측벽의 수직성은 오버랩이 최소화되도록 하며, 결과적으로 소스 드레인 저항을 줄이고 오버랩 캐패시턴스를 줄여준다.
본 발명에 따른 (도 6a 내지 도 6l에 도시된) 일련의 단계들을 참조하여 보다 상세히 설명한다. 이 단계들을 반드시 도시되고 기술된 순서에 따라 수행하지 않아도 된다는 것을 주목해야한다. 본 발명에 따른 가공 기법은 특히 FET를 형성하는 데 아주 적합하다.
후술하는 실시예에서 본 발명에 따른 FET를 형성하는 단계는 기판(30)에서 시작한다. 이 기판(30)은 패드 산화물층(35)및 질화물층(31)에 의해 덮인다. 기판(30)은 예를 들면 실리콘 기판일 수 있다. 10nm 두께의 SiO2층(35)이 패드 산화물로서 사용될 수 있다. 패드 산화물층의 두께는 전형적으로 5nm 내지 20 nm이다. 산화물층(35)은 고속 열처리 공정(rapid-thermal processing: RTP) 또는 노(furnace) 처리를 사용하여 제조될 수 있다.
질화물층(31)은 Si3N4로 이루어질 수 있으며 그 두께는 약 90 nm 정도이다. 질화물층(31)은 예를 들면 고온 저압 화학 기상 증착(low pressure chemical vapor deposition: LPCVD) 공정을 사용하여 제조될 수 있다. 플라즈마 유도 화학 기상 증착(plasma enhanced chemical vapor deposition: PECVD)을 포함하는 다른 증착법도 사용될 수 있다. 또한 질화물이 스퍼터링(ssupttering)될 수 있다.
그런 다음 단일층 포토 레지스트(32)가 질화물층(31) 상에 스핀(spin)된다. 통상적인 리소그래피를 사용하여 이 레지스트층(32)이 패터닝되어 도 6b에 도시된 바와 같이 후속 에칭 단계용 에칭 윈도우(33)를 정의한다. 단일층 포토 레지스트를 사용하는 대신에 다층(multi-layer) 레지스트 또는 예를 들면 하드 베이킹된 (hard-baked) 마스크와 같은 다른 마스크를 사용할 수 있다. 에칭 윈도우(33)의 크기 및 형상은 다음 단계에 에칭될 얕은 트렌치 절연(shallow trench isolation: STI) 트렌치의 측면 치수들을 정의한다. 이러한 (필드 산화물 절연라고도 알려진) STI는 전형적으로 MOS 및 CMOS 기법에 사용되어, 인접한 트랜지스터 사이를 절연시킨다. 실리콘의 국부 산화(local oxidation of silicon: LOCOS) 또는 폴리-버퍼된(poly-buffered) LOCOS가 STI 대신에 사용될수 있다.
도 6c에 도시된 바와 같이 레지스트 패턴은 현재 적절한 에칭 기법을 사용하여 아래쪽 층상 구조체 내부로 전사된다. 이 단계는 중요하지 않다. STI 트렌치(34)의 깊이 DSTI는 100 nm 이상일 수 있다. STI 트렌치를 적합한 절연체로 충진시키기 전에, 트렌치(34) 내부에 얇은 산화물층(46)을 열적 성장시킬 수 있다. 이러한 것은 특히 트렌치(34)가 증착된 산화물의 일종인 테트라 에틸 오르소 실리케이트(tetra ethyl ortho silicate: TEOS)에 의해 충진되는 경우에 바람직하다. 증착된 TEOS는 일반적으로 실리콘 기판(30)에 대한 계면에서 표면 상태를 갖는다. 이 표면 상태는 바람직하지 않다.
본 실시예에서 레지스트(32)가 제거되고, 얇은 열적 산화물(46)이 형성되며, 그런 다음 도 6d에 도시된 바와 같이 TEOS가 증착되어 모든 STI 트렌치(34)가 바닥까지 아래로 충진된다. TEOS는 예를 들면 저압 화학 기상 증착(low pressure chemical vapor deposition: LPCVD) 공정을 사용하여 증착될 수 있다. 인접한 트랜지스터들간을 충분히 절연시키는 한 (도 6a 내지 도 6n에 도시되지 않은) 다른 많은 재료들이 TEOS 대신에 사용될 수 있다.
TEOS의 장점 중의 하나는 TEOS가 후속하는 임의의 화학 기계적 폴리싱(chemical mechanical polish: CMP) 평탄화 단계에 대한 매우 좋은 정지층을 제공한다는 점이다.
그런 다음 도 6e에 개략적으로 도시된 바와 같이 구조체의 상부 표면이 예를 들면 CMP를 사용하여 평탄화된다. 본 실시예에서는 CMP가 잉여 TEOS(36)를 제거하고 질화물층(31) 상에 멈춘다. 이로써 질화물층(31)의 상부 표면(37)이 완전히 평탄해진다. CMP 후, 이 질화물층(31)의 두께는 약간 작아져 약 75 nm 정도이다.
후속 단계에서(도 6f 참조), 평탄화된 표면(37) 상부에 부가층들을 형성하므로써 패드 산화물층(35) 상부에 유전체 스택이 완성된다. 본 실시예에서 유전체 스택은 (두께가 약 75 nm로 줄어든) Si3N4질화물층(31), (두께가 약 50 nm인) Si3N4질화물층(38), (두께가 약 60 nm인) TEOS층(39)으로 이루어진다. 예를 들면 질화물 뿐만 아니라 TEOS도 LPCVD 공정을 사용하여 증착될 수 있다. 현존하는 소자 기법과 호환성 때문에 실리콘 또는 질화물과 같은 재료와 그 각각의 산화물들이 바람직하다.
정밀하게 RIE 에칭될 수 있다는 이유 때문에 TEOS가 유전체 스택의 최상부층으로서 아주 적합하다. RIE 에칭된 TEOS는 평탄한 표면을 갖는다. 레지스트 패턴이 TEOS 내부로 정확히 전사될 수 있기 때문에 그 TEOS는 후속 RIE 에칭을 위한 우수한 하드 마스크로 작용한다. 그러나 도 6h를 참조하여 후술하는 바와 같이 게이트 홀의 바닥에 있는 패드 산화물을 에칭하는 경우 TEOS가 제거된다는 것을 주목할 필요가 있다. 또한 유전체 스택이 폴리머로 이루어지거나 또는 몇 개의 폴리머층으로 이루어질 수 있다. 수직 측벽을 갖는 게이트 홀이 형성되는 방식으로 이 스택이 에칭될 수 있다는 것이 보장되는 한, 임의의 다른 유전체 스택도 사용될 수 있다. 중요한 것은 도 6g와 도 6h를 참조하여 후술하는 바와 같이 게이트 홀을 에칭하는데에 선택도가 우수한 에칭제가 사용가능하다는 점이다. 또한 유전체 스택의 최상부층을 선택하는 경우에는 후속 단계에서 형성될 측벽층이 최상부층의 수평 표면에서 용이하게 제거될 수 있는 지 여부도 고려해야 한다. 또한 유전체 스택 ― 그리고 유전체 스택을 구성하는 하나 이상의 층 ― 은 현존하는 소자 기법과 부합해야 한다.
유전체 스택은 오직 질화물만으로 이루어질 수 있다. 질화물만으로 이루어진 스택은 실리콘 및 패드 산화물을 침식하지 않고 에칭될 수 있다.
본 실시예에서는 STI 또는 LOCOS 트렌치와 같은 구조체 요소들과 임의의 층들로 이미 이루어진 반도체 구조체의 상부에 유전체 스택이 형성된다. 유전체 스택은 단순한 기판, 전처리된 기판, 다른 회로들을 포함하는 반도체 소자 등을 포함하는 임의의 종류의 반도체 구조체 상에 형성될 수 있음에 주목할 필요가 있다.
반도체 구조체로부터 돌출된 게이트 구조체를 기술하기 위해 본 명세서에서는 '게이트 기둥'이라는 표현을 사용한다. 적어도 두 측벽들이 수직인 한, 다시 말해서 반도체 구조체에 대하여 수직인 한, 기둥(pillar)은 임의의 형상 및 크기를 가질 수 있다.
후속 단계에서는, 형성될 게이트의 측면 크기를 정의하기 위해 포토 리소그래피 공정을 사용한다. 후술하는 바와 같이, 게이트 홀(40)의 내부에 형성될 게이트 기둥(41)의 실제 크기는 게이트 홀의 크기보다 작을 것이다. 이러한 단계가 도시되지 않은 것은 게이트 홀(40)의 측면 크기와 형상을 정의할 수 있는 많은 다른 방법이 있기 때문이다. 기본적으로 레지스트 마스크(48) 내에 에칭 윈도우(40)가 제공되는 데(도 6h참조), 에칭 윈도우(40)의 크기 및 형상은 형성될 게이트 홀(40)의 측면 크기 및 형상과 거의 같다. 에칭 윈도우(40)의 길이는 게이트 홀(40)의 길이를 정의함을 주목해야 한다.
이하에 게이트 홀의 형성에 대해 기술한다. 레지스트(48) 내에 제공된 에칭 윈도우(40)를 유전체 스택 내로 전사하기 위해 게이트 형성 RIE 공정이 사용된다(본 실시예에서 유전체 스택은 질화물층(31), 질화물층(38), TEOS층(39)으로 이루어짐을 주목해야 함). 유전체 스택의 다수 층의 적절하게 에칭하도록 게이트 형성 RIE 공정이 최적화될 수 있다. 각 RIE 단계가 유전체 스택의 각 층을 에칭하도록 최적화된 다수의 RIE 단계를 수행할 수 있다. 예를 들어 TEOS층(39)를 에칭하는 경우 질화물에 대한 선택도가 적절히 선택되어야 한다. 질화물에 대한 선택도는 3:1 또는 그 이상이 아주 적합한 데, 질화물에 대한 3:1의 선택도는 TEOS가 질화물보다 3배 빠르게 에칭됨을 의미한다. 유전체 스택을 통하여 우수한 수직 측벽을 형성하는 RIE 공정이 유용하다. 에칭 윈도우(40)가 TEOS층(39) 내로 정밀하게 전사된 후에, 제 2 RIE 단계가 수행된다. 제 2 RIE 단계는 패드 산화물(35)에 대해 우수한 선택도를 갖도록 설계된다. 질화물 대 패드 산화물의 선택도는 5:1 이상이 적합하다. 적어도 10:1의 선택도가 바람직하다.
본 실시예에서 게이트 형성 RIE 공정의 제 2 단계는 도 6g에 도시된 바와 같이 유전체 스택의 질화물층(38, 31)을 에칭하고 패드 산화물층(35) 상에서 정지하도록 설계된다. 제 2 RIE 단계는 개별적으로 최적화된 일련의 RIE 단계 중에서 마지막 RIE 단계이다. 중요한 것은 패드 산화물에 대한 선택도가 5:1 이상이어야 하는 것으로, 그렇지 않으면 패드 산화물(35)이 많이 침식되어 그 두께가 얇아질 수 있기 때문이다.
게이트 홀(40)을 형성한 후에 (후술하는 바와 같이) 유전체 스택의 일부분을 제거하거나 또는 이 층들 중의 임의의 층을 제거하지 않고 공정을 계속할 수 있다. 본 실시예에서는 TEOS층(39)이 제거된 후 공정이 계속된다. 이 경우에 게이트 홀(40)의 깊이 DGATE는 층(31, 38)들의 전체 두께 DSTACK와 대략 같다(도 6h 및 도 6f를 참조). 깊이 DGATE는 게이트 산화물을 포함하는 게이트 기둥(41)의 높이를 정의하는 데, 게이트 산화물과 게이트 기둥은 아직 형성되지 않은 상태이다. 게이트로 작용하는 기둥의 높이는 전형적으로 100 nm 이상으로, 특히 100nm 내지 200nm이다. 장래의 CMOS FET는 게이트 길이가 150 nm 이하일 것이다. 이러한 짧은 게이트(또한 150 nm 이하인 서브리소그래피 게이트로 지칭됨)는 본 발명의 공정을 사용하여 용이하게 제조될 수 있다. 통상적인 게이트 전극의 (페이퍼 평면에서의) 폭은 2 μm 내지 50 μm 사이이다. 또한 필요하다면 게이트의 폭은 서브리소그래피(sub-lothographic)일 수도 있다.
RIE 에칭에 의해 게이트 홀(40)을 정의한 다음, 도 6i에 도시한 바와 같이 얇은 측벽층(60)이 증착된다. 패드 산화물층(35)를 제거하지 않은 후 측벽층(60)을 증착하는 것이 바람직하다(도 6h 참조). 측벽층(60)은 게이트 홀(40)의 수직 측벽과 잘 부합되는 질화물층일 것이다. 질화물층의 두께는 정밀하게 조절될 수 있다.
수평 표면에서 측벽층(60)을 제거하기 위한 다음 에칭 단계가 수행된다. 블랭킷(blanket) RIE (또는 또다른 에칭 공정)이 사용될 수 있다. (수직 및 수평 측벽부들이 게이트 홀(40)의 측벽을 덮고) 측벽층(60)의 수평 측벽부의 두께가 수직 측벽부의 두께에 비해 다소 얇기 때문에, 대부분의 수직 측벽부를 침식시키지 않으면서 수평 측벽부를 제거할 수 있다. 이 에칭 단계가 종료되면, 도 6j에 도시한 바와 같이 잘 정의된 두꼐를 갖는 측벽 스페이서(61)들이 남게된다. 측벽 스페이서(61)에 의해 게이트 홀(40)의 길이가 작아진다. 게이트 홀의 길이에서 측벽층(60) 두께의 2 배값을 뺀 값은 형성될 게이트(41)의 길이 LG를 정의한다.
그런 다음 홀(40)의 바닥에 있는 패드 산화물(35)의 잔류물이 제거될 수 있다. 이는 HF 딥(dip)을 사용하여 수행될 수 있다. HF는 실리콘 기판(30)을 침식시키지 않는다. 게이트 홀(40)의 바닥에서 TEOS(39)와 패드 산화물(35)이 제거되기 전에 레지스트가 제거된다. 그런 다음 도 6j에 도시된 바와 같이 정밀하게 정의된 게이트 산화물(49)이 형성될 수 있다. 게이트 산화물(49)의 두께 및 품질은 패드 산화물층(35)의 두께 및 품질과는 무관하다. 또한 필요하다면 게이트 산화물층(49)의 두께를 패드 산화물의 두께보다 크게 할 수도 있다.
게이트 산화물(49)을 형성하기 전에, 게이트 홀(40)의 바닥에 희생 산화물층(미도시)이 형성될 수 있다. 그런 다음 희생 산화물층이 에칭되어 제거되고, 구조체가 가열될 수 있다. 이 짧은 일련의 단계을 사용하므로써 게이트 홀(40)의 바닥에 있는 실리콘(30)에 가해질 수 있는 (게이트 홀 형성 RIE에 의해 초래된) 손상을 치유할 수 있다.
또 다른 실시예에서 유전체 스택 뿐 아니라 패드 산화물층(35)도 한 번에 에칭되도록 게이트 홀 형성 RIE 공정이 설계될 수 있다. 다시 말해서 RIE 공정이 실리콘 기판(30) 상에서 정지한다. 이 경우 제 2 RIE 공정의 실리콘에 대한 선택도는 적절해야 하는 데, 그렇지 않으면 게이트 홀(40)의 바닥에 있는 실리콘(30)이 에칭되어 제거될 수 있기 때문이다. 게이트 홀(40)의 바닥에 있는 실리콘(30)이 노출되면, 전술한 바와 같이 희생 산화물층을 성장시킬 수 있다. 실리콘의 RIE 손상이 가장 바람직하지 않으므로 상기 공정이 매우 중요하게 된다. 희생 산화물층의 두께는 약 2nm일 수 있다. 그럼 다음 질화물 측벽층(60)이 형성되고 구조화되므로써 게이트 홀의 수직 표면 상부에 측벽 스페이서(61)들이 남게 된다. 이러한 단계 다음에 전술한 바와 같이 희생 산화물층이 (에칭되어) 제거되고 산화에 의해 게이트 산화물층(49)이 형성된다.
산화물층(49)을 형성하기 전에, 예를 들어 HF 딥을 사용하여 구조체를 세척할 수 있다.
도 6k에 도시된 바와 같이, 유전체 스택의 최상층(38) 상부와 게이트 홀(40) 내에 폴리실리콘(41)이 증착된다. 중요한 것은 폴리실리콘(41)으로 게이트 홀(40)을 완전히 충진시키는 것을 보장하는 것이다. (예를 들어 약 650℃에서) LPCVD를 사용하여 폴리실리콘이 증착될 수 있다. 훨씬 앞서서 전술한 바와 같이 폴리실리콘 대신에 비정질 실리콘을 증착시킬 수도 있다. 그런 다음 일정 시간 경과후에 비정질 실리콘이 폴리실리콘으로 변환될 수 있다.
폴리실리콘이 도핑될 수도 있고 도핑되지 않을 수도 있다. 폴리실리콘을 증착시키는 동안에 또는 증착시킨 후에, 도펀트가 폴리실리콘 내로 주입될 수 있다. 본 발명에 따른 공정의 장점은 소스 및 드레인 영역이 주입(implant)될 때 폴리실리콘이 반드시 도핑되지 않아도 된다는 점이다. 후속 가공 단계들 중의 어느 한 단계에서 폴리실리콘 게이트가 규화(폴리사이드)될 수 있고, 적절하다고 판단되면 후속 공정 동안 게이트를 보호하기 위해 캡 유전체가 증착된다.
훨씬 앞서서 전술한 바와 같이 게이트 전도체로서 적합한 임의의 재료가 게이트 홀(40) 내로 '충진'될 수 있다. 본 발명은 폴리실리콘 게이트에 한정되지 않는다.
게이트 전도체로서 작용하는 재료(41)를 증착시킨 다음에 평탄화 단계가 수행될 수 있다. CMP 공정이 아주 적합하다. 평탄화 공정후에 도 6l에 도시된 바와 같이 유전체 스택의 최상부층(38)이 노출된다.
끝으로 중요한 한마디 덧붙이면, 유전체 스택의 전부 또는 일부가 제거되어야 한다. 본 실시예에서는 전체 유전체층이 제거된다. 질화물층(31, 38)이 고온 인산을 사용하여 벗겨진다. 측벽 스페이서(61)가 유전체 스택과 같은 재료이면, 측벽 스페이서(61)가 유전체층과 함께 제거된다. 측벽 스페이서(61)와 유전체 스텍이 다른 재료로 이루어진 경우에는 두 재료가 개별적으로 제거될 수 있다.
유전체 스택과 측벽 스페이서(61)를 완전히 제거한 후, 도 6m에 도시된 바와 같이 수직 측벽(42)를 갖는 돌출 게이트 기둥(41)이 노출된다.
예를 들어 1980년 알 에이 컬클라저(R. A. Colclaser)가 저술하여 존 윌리 앤드 선즈(John Wiley & Sons)가 출판한 "마이크로 전자공학 처리 및 소자 설계(micro electronics processing and device disign)"의 266 내지 269 쪽, 제 10장에 기술된 바와 같이 같은 표준 CMOS 기법 내에 있는 공정이 계속된다.
도 6n에 도시된 바와 같이 ― 소스 영역(43)과 드레인 영역(44)이 이미 정의되지 않았다면 ― 후속 단계동안 적절한 도펀트를 주입하므로써 소스 영역(43)과 드레인 영역(44)을 정의할 수 있다. 이렇게 하여 (게이트 기둥(41) 하단에 위치하며 드레인(44)와 소스(43)사이에 위치하는) 채널(45)이 정의된다. 이미 기술한 바와 같이 소스/채널 계면과 드레인/채널 계면이 가파르고 (잘 정의된) 계단상이어서 오버랩이 최소화되기 때문에, 채널 길이는 게이트 길이와 거의 같다. 게이트 길이 LG는 통상적인 공정을 사용하여 정의될 수 있는 길이보다 작아질 수 있다. 서브리소그래피 길이를 갖는 게이트들은 전술한 일련의 발명 단계에 의해 형성될 수 있다.
주입에 의해 얻어진 표준 소스 및 드레인 영역 대신에, 도핑될 영역 상에 형성된 폴리실리콘층 또는 유전체층에서의 외부확산(outdiffusion)에 의해 확산된 소스-드레인 접합이 형성될 수 있다.
FET를 완성하기 위해서는 전극들이 제공되어야 한다. 적합한 전극은 증발(evaporation)과 에칭 또는 다른 기법에 의해 증착된 전도성 재료로 만들어지는 데, 특히 금(Au), 알루미늄(Al), 몰리브덴(Mo), 탄탈륨(Ta), 티타늄(Ti), 구리(Cu) 또는 ITO(인듐 주석 산화물)등과 같은 금속으로 만들어진다. 또한 인접하는 FET를 상호 접속시키기 위해 금속 패턴이 형성될 수 있다.
전술한 실시예와 또다른 실시예들은 이하에서 개략적으로 기술한 바와 같이 여러 방식으로 변형될 수 있다.
예를 들어 n+도핑된 영역은 p+도핑된 영역으로 치환될 수 있다. 도핑된 영역의 크기 및 형상은 변화될 수 있다. 몇 가지 가능한 변형만을 언급하면, 기판은 p+도핑된 또는 n+도핑된 실리콘 기판 또는 실리콘 온 절연체 (Silicon-on-insulator: SOI) 기판일 수 있다. 예를 들어 n 도핑된 기판 내에 p도핑된 영역을 정의하기 위해 웰 주입물(well implant)이 사용될 수 있다. 이렇게 함으로써 (p 채널 FET 또는 PMOS로도 지칭되는) p형 FET를 n 도핑된 기판 내에 직접 형성할 수 있고, (n 채널 FET 또는 NMOS로도 지칭되는) n형 FET를 p 도핑된 영역 내에 형성할 수 있다. CMOS 기술에서 p웰 또는 n웰 확산이 수행된 후 소스 및 드레인 영역이 형성된다.
PMOS FET는 물론 NMOS FET도 발명적인 공정에 의해 형성될 수 있다. 다른 채널 형태 및 구조를 갖는 MOS FET가 하나의 똑같은 기판 내에 만들어질 수 있다. 또한 몇 개의 트랜지스터가 서브리소그래피 게이트를 갖고 다른 트랜지스터가 보다 긴 게이트를 갖는 칩을 만들 수도 있다.
도 6m에 도시한 바와 같이 돌출 게이트 기둥(41)을 얻기 위해 전체 유전체 스택을 제거하는 대신에, 유전체 스택의 일부분만을 제거할 수도 있다.
본 발명에 따른 공정은 1/2 마이크론 미만(sub-half micron)의 소자의 가공에 대한 큰 잠재력을 갖는다. 0.1 마이크론 미만(sub-0.1 micron)의 소자는 게이트 길이 L이 0.1 마이크론보다 작은 소자임을 주목해야 한다.
본 발명 공정은 고밀도 멀티 기가비트 DRAM 가공을 하는 데 아주 적합하다.
본 발명에 따른 FET는 전술한 바와 같이 고 밀도 멀티 기가 DRAM을 포함한, 고성능 로직, 저전력 로직 또는 고 밀도 메모리 소자와 같은 많은 상이한 종류의 회로에 사용될 수 있다. 본 발명에 따른 FET는 예를 들면 캐패시터, 레지스터, 다이오드, 메모리 셀 등과 같은 다른 요소들과 용이하게 결합될 수 있다. 본 발명에 따른 FET는 그 크기가 작고 가공이 용이하기 때문에 유기 디스플레이(organic display) 또는 액정 디스플레이(LCD)와 관련된 용도에도 적합하다.
[본 발명의 제 3 실시예]
본 발명에 따른 FET(20)가 도 7에 도시된다. FET(20)는 반도체 기판(21) 내에 형성된다. 이 기판은 예를 들면 실리콘 기판일 수 있다. 본 발명에 따른 실시예에 따르면, 드레인 영역(22)과 소스 영역(24)이 n+도핑에 의해 정의된다. 예를 들면 인(P), 비소(As), 안티몬(Sb)이 n형 도핑에 적합하다. p형 소스 및 드레인 영역을 정의하기 위해서는 붕소(B), 인듐(In), 갈륨(Ga)이 사용될 수 있다. 폴리실리콘 게이트(23)는 얇은 SiO2게이트 산화물(28) 상부에 위치한다. 얕은 절연 트렌치(도2에 미도시)를 정의하기 전에 일반적으로 증착되어 있는 패드 산화물층의 잔류물에 의해 게이트 구조체를 둘러싸는 표면들이 덮임을 주목해야 한다. 도 4에는 게이트, 소스, 드레인을 접촉시키기 위해 사용된 전극들이 도시되지 않는다. 도시된 바와 같이 폴리실리콘 게이트(23)의 측벽(26)은 수직이다. 소스 및 드레인 영역을 주입(implanting)하는 경우 게이트 에지 아래 영역으로 도펀트가 들어가도록 하는 경사진 게이트 측벽들이 없기 때문에, 소스/채널 및 드레인/채널 접합(29)(또한 소스/채널 및 드레인/채널 계면으로 지칭됨)이 잘 정의되고 계단상(abrupt)이다. 이러한 계면(29)은 거의 수직이다. 그에 따라 최소한도의 오버랩(overlap)이 있기 때문에 유효 채널 길이가 주로 게이트 기둥(pillar)(26)의 길이에 의해 정의된다. 달리 말하면, 게이트 마스크 윈도우가 게이트 기둥의 길이와 폭을 정의하는 유전체 스택 내부로 전사되기 때문에, 이 게이트 마스크 윈도우의 크기와 형상에 의해 채널 길이가 정의된다. 게이트 측벽의 수직도에 의해 중첩을 최소화할 수 있고, 결과적으로 소스 드레인 저항과 중첩 캐패시턴스를 감소시킬 수 있다.
본 발명의 구조체의 또 다른 장점은 SiO2패드 산화물(25)의 두께가 소스 영역(22)과 드레인 영역(24)의 상부에서 균일하다는 것, 즉, 패드 산화물의 두께가 웨이퍼 전체에 걸쳐 변하지 않는다는 것이다. 나아가, 얇은 게이트 산화물(28)은 패드 산화물층(25)과 독립하여 형성할 수 있고 폴리실리콘 RIE 공정에 노출되지 않는데, 이는 통상적인 MOS 제조 방안이 사용될 경우 일어나는 일이다.
본 발명에 따른 (도 8a 내지 도 8l에 도시된) 일련의 단계들을 참조하여 보다 상세히 설명한다. 이 단계들을 반드시 도시되고 기술된 순서에 따라 수행하지 않아도 된다는 것을 주목해야한다. 본 발명에 따른 가공 기법은 특히 FET를 형성하는 데 아주 적합하다.
후술하는 실시예에서 본 발명에 따른 FET를 형성하는 단계는 기판(30)에서 시작한다. 이 기판(30)은 패드 산화물층(35)및 질화물층(31)에 의해 덮인다. 기판(30)은 예를 들면 실리콘 기판일 수 있다. 10nm 두께의 SiO2층(35)이 패드 산화물로서 사용될 수 있다. 패드 산화물층의 두께는 전형적으로 5nm 내지 20 nm이다. 산화물층(35)은 고속 열처리 공정(rapid-thermal processing: RTP) 또는 노(furnace) 처리를 사용하여 제조될 수 있다.
질화물층(31)은 Si3N4로 이루어질 수 있으며 그 두께는 약 90 nm 정도이다. 질화물층(31)은 예를 들면 고온 저압 화학 기상 증착(low pressure chemical vapor deposition: LPCVD) 공정을 사용하여 제조될 수 있다. 플라즈마 유도 화학 기상 증착(plasma enhanced chemical vapor deposition: PECVD)을 포함하는 다른 증착법도 사용될 수 있다. 또한 질화물이 스퍼터링(ssupttering)될 수 있다.
그런 다음 단일층 포토 레지스트(32)가 질화물층(31) 상에 스핀(spin)된다. 통상적인 리소그래피를 사용하여 이 레지스트층(32)이 패터닝되어 도 8b에 도시된 바와 같이 후속 에칭 단계용 에칭 윈도우(33)를 정의한다. 단일층 포토 레지스트를 사용하는 대신에 다층(multi-layer) 레지스트 또는 예를 들면 하드 베이킹된 (hard-baked) 마스크와 같은 다른 마스크를 사용할 수 있다. 에칭 윈도우(33)의 크기 및 형상은 다음 단계에 에칭될 얕은 트렌치 절연(shallow trench isolation: STI) 트렌치의 측면 치수들을 정의한다. 이러한 (필드 산화물 절연라고도 알려진) STI는 전형적으로 MOS 및 CMOS 기법에 사용되어, 인접한 트랜지스터 사이를 절연시킨다. 실리콘의 국부 산화(local oxidation of silicon: LOCOS) 또는 폴리-버퍼된(poly-buffered) LOCOS가 STI 대신에 사용될 수 있다.
도 8c에 도시된 바와 같이 레지스트 패턴은 현재 적절한 에칭 기법을 사용하여 아래쪽 층상 구조체 내부로 전사된다. 이 단계는 중요하지 않다. STI 트렌치(34)의 깊이 DSTI는 100 nm 이상일 수 있다. STI 트렌치를 적합한 절연체로 충진시키기 전에, 트렌치(34) 내부에 얇은 산화물층(46)을 열적 성장시킬 수 있다. 이러한 것은 특히 트렌치(34)가 증착된 산화물의 일종인 테트라 에틸 오르소 실리케이트(tetra ethyl ortho silicate: TEOS)에 의해 충진되는 경우에 바람직하다. 증착된 TEOS는 일반적으로 실리콘 기판(30)에 대한 계면에서 표면 상태를 갖는다. 이 표면 상태는 바람직하지 않다.
본 실시예에서 레지스트(32)가 제거되고, 얇은 열적 산화물(46)이 형성되며, 그런 다음 도 8d에 도시된 바와 같이 TEOS가 증착되어 모든 STI 트렌치(34)가 바닥까지 아래로 충진된다. TEOS는 예를 들면 저압 화학 기상 증착(low pressure chemical vapor deposition: LPCVD) 공정을 사용하여 증착될 수 있다. 인접한 트랜지스터들간을 충분히 절연시키는 한 (도 8a 내지 도 8n에 도시되지 않은) 다른 많은 재료들이 TEOS 대신에 사용될 수 있다.
TEOS의 장점 중의 하나는 TEOS가 후속하는 임의의 화학 기계적 폴리싱(chemical mechanical polish: CMP) 평탄화 단계에 대한 매우 좋은 정지층을 제공한다는 점이다.
그런 다음 도 8e에 개략적으로 도시된 바와 같이 구조체의 상부 표면이 예를 들면 CMP를 사용하여 평탄화된다. 본 실시예에서는 CMP가 잉여 TEOS(36)를 제거하고 질화물층(31) 상에 멈춘다. 이로써 질화물층(31)의 상부 표면(37)이 완전히 평탄해진다. CMP 후, 이 질화물층(31)의 두께는 약간 작아져 약 75 nm 정도이다.
후속 단계에서(도 8f 참조), 평탄화된 표면(37) 상부에 부가층들을 형성하므로써 패드 산화물층(35) 상부에 유전체 스택이 완성된다. 본 실시예에서 유전체 스택은 (두께가 약 75 nm로 줄어든) Si3N4질화물층(31), (두께가 약 50 nm인) Si3N4질화물층(38), (두께가 약 60 nm인) TEOS층(39)으로 이루어진다. 예를 들면 질화물 뿐만 아니라 TEOS도 LPCVD 공정을 사용하여 증착될 수 있다. 현존하는 소자 기법과 호환성 때문에 실리콘 또는 질화물과 같은 재료와 그 각각의 산화물들이 바람직하다.
정밀하게 RIE 에칭될 수 있다는 이유 때문에 TEOS가 유전체 스택의 최상부층으로서 아주 적합하다. RIE 에칭된 TEOS는 평탄한 표면을 갖는다. 레지스트 패턴이 TEOS 내부로 정확히 전사될 수 있기 때문에 그 TEOS는 후속 RIE 에칭을 위한 우수한 하드 마스크로 작용한다. 그러나 도 8h를 참조하여 후술하는 바와 같이 게이트 홀의 바닥에 있는 패드 산화물을 에칭하는 경우 TEOS가 제거된다는 것을 주목할 필요가 있다. 또한 유전체 스택이 폴리머로 이루어지거나 또는 몇 개의 폴리머층으로 이루어질 수 있다. 수직 측벽을 갖는 게이트 홀이 형성되는 방식으로 이 스택이 에칭될 수 있다는 것이 보장되는 한, 임의의 다른 유전체 스택도 사용될 수 있다. 중요한 것은 도 8g와 도 8h를 참조하여 후술하는 바와 같이 게이트 홀을 에칭하는데에 선택도가 우수한 에칭제가 사용가능하다는 점이다. 또한 유전체 스택의 최상부층을 선택하는 경우에는 후속 단계에서 형성될 측벽층이 최상부층의 수평 표면에서 용이하게 제거될 수 있는 지 여부도 고려해야 한다. 또한 유전체 스택 ― 그리고 유전체 스택을 구성하는 하나 이상의 층 ― 은 현존하는 소자 기법과 부합해야 한다.
유전체 스택은 오직 질화물만으로 이루어질 수 있다. 질화물만으로 이루어진 스택은 실리콘 및 패드 산화물을 침식하지 않고 에칭될 수 있다.
본 실시예에서는 STI 또는 LOCOS 트렌치와 같은 구조체 요소들과 임의의 층들로 이미 이루어진 반도체 구조체의 상부에 유전체 스택이 형성된다. 유전체 스택은 단순한 기판, 전처리된 기판, 다른 회로들을 포함하는 반도체 소자 등을 포함하는 임의의 종류의 반도체 구조체 상에 형성될 수 있음에 주목할 필요가 있다.
반도체 구조체로부터 돌출된 게이트 구조체를 기술하기 위해 본 명세서에서는 '게이트 기둥'이라는 표현을 사용한다. 적어도 두 측벽들이 수직인 한, 다시 말해서 반도체 구조체에 대하여 수직인 한, 기둥(pillar)은 임의의 형상 및 크기를 가질 수 있다.
후속 단계에서는, 포토 리소그래픽 공정을 사용하여 형성될 게이트 기둥의 측면 크기(게이트 길이 LGATE와 게이트 폭 LWIDTH)와 형상을 정의한다. 게이트 기둥의 측면 크기와 형상을 정의하는 많은 상이한 방법들이 있으므로, 이 단계를 설명하지는 않는다. 기본적으로, 에칭 윈도우(40)는 레지스트 마스크(48) 내부로 제공되는데(도 8g 참조), 그 크기와 형상은 형성될 상기 게이트 기둥의 크기와 형상과 거의 동일하다. 에칭 윈도우(40)는 게이트 홀의 길이를 정의하고, 이번에는 궁극적으로 게이트 길이 LGATE를 정의한다는 것에 유의하라. 그런 다음, 이 게이트 길이 LGATE는 유효 채널 길이를 결정한다.
이하에 게이트 홀의 형성에 대해 기술한다. 레지스트(48) 내에 제공된 에칭 윈도우(40)를 유전체 스택 내로 전사하기 위해 게이트 형성 RIE 공정이 사용된다(본 실시예에서 유전체 스택은 질화물층(31), 질화물층(38), TEOS층(39)으로 이루어짐을 주목해야 함). 유전체 스택의 다수 층의 적절하게 에칭하도록 게이트 형성 RIE 공정이 최적화될 수 있다. 각 RIE 단계가 유전체 스택의 각 층을 에칭하도록 최적화된 다수의 RIE 단계를 수행할 수 있다. 예를 들어 TEOS층(39)를 에칭하는 경우 질화물에 대한 선택도가 적절히 선택되어야 한다. 질화물에 대한 선택도는 3:1 또는 그 이상이 아주 적합한 데, 질화물에 대한 3:1의 선택도는 TEOS가 질화물보다 3배 빠르게 에칭됨을 의미한다. 유전체 스택을 통하여 우수한 수직 측벽을 형성하는 RIE 공정이 유용하다. 에칭 윈도우(40)가 TEOS층(39) 내로 정밀하게 전사된 후에, 제 2 RIE 단계가 수행된다. 제 2 RIE 단계는 패드 산화물(35)에 대해 우수한 선택도를 갖도록 설계된다. 질화물 대 패드 산화물의 선택도는 5:1 이상이 적합하다. 적어도 10:1의 선택도가 바람직하다.
본 실시예에서 게이트 형성 RIE 공정의 제 2 단계는 도 8g에 도시된 바와 같이 유전체 스택의 질화물층(38, 31)을 에칭하고 패드 산화물층(35) 상에서 정지하도록 설계된다. 제 2 RIE 단계는 개별적으로 최적화된 일련의 RIE 단계 중에서 마지막 RIE 단계이다. 중요한 것은 패드 산화물에 대한 선택도가 5:1 이상이어야 하는 것으로, 그렇지 않으면 패드 산화물(35)이 많이 침식되어 그 두께가 얇아질 수 있기 때문이다. (도 8f의 유전체 스택의 두께 DSTACK과 거의 동일한) 게이트 홀(40)의 깊이 DGATE는 형성될 예정인 게이트 산화물을 포함하는 게이트 기둥의 높이를 정의한다. 게이트 역할을 하는 상기 기둥의 높이(HG)는 통상적으로 100 ㎚ 내지 200 ㎚이다. 장래의 CMOS FET은 150 ㎚ 이하의 게이트 길이를 가질 것이다. 이러한 짧은 게이트를 본 발명의 공정을 사용하여 제조할 수 있다. 통상적인 게이트 전극의 (평면으로 펼쳤을 때의) 폭은 2 ㎛ 내지 50 ㎛이다.
유전체 스택 내에 게이트 홀(40)을 정의한 후, 홀(40)의 바닥에 있는 패드 산화물(35)의 잔류물이 제거될 수 있다. 이는 HF 딥(dip)을 사용하여 수행될 수 있다. HF는 실리콘 기판(30)을 침식시키지 않는다. 게이트 홀(40)의 바닥에서 TEOS(39)와 패드 산화물(35)이 제거되기 전에 레지스트가 제거된다. 도 8h에 도시한 대로, TEOS(39)와 패드 산화물(35)을 완전히 제거한 후, 도 8i에 도시한 대로, 정확히 정의된 게이트 산화물(49)이 형성될 수 있다. 게이트 산화물(49)의 두께 및 품질은 패드 산화물층(35)의 두께 및 품질과는 무관하다. 또한 필요하다면 게이트 산화물층(49)의 두께를 패드 산화물의 두께보다 크게 할 수도 있다.
게이트 산화물(49)을 형성하기 전에, 게이트 홀(40)의 바닥에 희생 산화물층(미도시)이 형성될 수 있다. 그런 다음 희생 산화물층이 에칭되어 제거되고, 구조체가 가열될 수 있다. 이 짧은 일련의 단계을 사용하므로써 게이트 홀(40)의 바닥에 있는 실리콘(30)에 가해질 수 있는 (게이트 홀 형성 RIE에 의해 초래된) 손상을 치유할 수 있다.
이와 다른 실시예에서 유전체 스택 뿐 아니라 패드 산화물층(35)도 한 번에 에칭되도록 게이트 홀 형성 RIE 공정이 설계될 수 있다. 다시 말해서 RIE 공정이 실리콘 기판(30) 상에서 정지한다. 이 경우 제 2 RIE 공정의 실리콘에 대한 선택도는 적절해야 하는 데, 그렇지 않으면 게이트 홀(40)의 바닥에 있는 실리콘(30)이 에칭되어 제거될 수 있기 때문이다. 일단 상기 실리콘(30)이 상기 게이트 홀(40) 바닥에 노출되면, 전술한 바와 같이 게이트 산화물층(49)이 산화에 의해 형성될 수 있다. 상기 게이트 산화물(49)이 형성되기 전에, 전술한 바와 같이 소정의 희생 산화물층을 형성시킬 수 있다. 실리콘에 대한 RIE 손상이 최악이므로, 여기서 희생 산화물층의 형성은 더욱 중요하다. 상기 희생 산화물층은 약 2 ㎚ 두께이다.
도 8i에 도시된 바와 같이, 유전체 스택의 최상층(38) 상부와 게이트 홀(40) 내에 폴리실리콘(41)이 증착된다. 중요한 것은 폴리실리콘(41)으로 게이트 홀(40)을 완전히 충진시키는 것을 보장하는 것이다. (예를 들어 약 650℃에서) LPCVD를 사용하여 폴리실리콘이 증착될 수 있다. 훨씬 앞서서 전술한 바와 같이 폴리실리콘 대신에 비정질 실리콘을 증착시킬 수도 있다. 그런 다음 일정 시간 경과후에 비정질 실리콘이 폴리실리콘으로 변환될 수 있다.
폴리실리콘이 도핑될 수도 있고 도핑되지 않을 수도 있다. 폴리실리콘을 증착시키는 동안에 또는 증착시킨 후에, 도펀트가 폴리실리콘 내로 주입될 수 있다. 본 발명에 따른 공정의 장점은 소스 및 드레인 영역이 주입(implant)될 때 폴리실리콘이 반드시 도핑되지 않아도 된다는 점이다. 후속 가공 단계들 중의 어느 한 단계에서 폴리실리콘 게이트가 규화(폴리사이드)될 수 있고, 적절하다고 판단되면 후속 공정 동안 게이트를 보호하기 위해 캡 유전체가 증착된다.
훨씬 앞서서 전술한 바와 같이 게이트 전도체로서 적합한 임의의 재료가 게이트 홀(40) 내로 '충진'될 수 있다. 본 발명은 폴리실리콘 게이트에 한정되지 않는다.
게이트 전도체로서 작용하는 재료(41)를 증착시킨 다음에 평탄화 단계가 수행될 수 있다. CMP 공정이 아주 적합하다. 평탄화 공정후에 도 8j에 도시된 바와 같이 유전체 스택의 최상부층(38)이 노출된다.
끝으로 중요한 한마디 덧붙이면, 상기 유전체 스택은 제거되어야 한다. 질화물층(31, 38)은 고온 인산을 사용하여 제거된다. 상기 유전체 스택을 완전히 제거하고 나면, 수직 측벽(42)을 구비한 돌출 게이트 기둥(41)이 도 8k에 도시한 바와 같이 드러난다.
예를 들어 1980년 알 에이 컬클라저(R. A. Colclaser)가 저술하여 존 윌리 앤드 선즈(John Wiley & Sons)가 출판한 "마이크로 전자공학 처리 및 소자 설계(micro electronics processing and device disign)"의 266 내지 269 쪽, 제 10장에 기술된 바와 같이 같은 표준 CMOS 기법 내에 있는 공정이 계속된다.
도 8l에 도시된 바와 같이 ― 소스 영역(43)과 드레인 영역(44)이 이미 정의되지 않았다면 ― 후속 단계동안 적절한 도펀트를 주입하므로써 소스 영역(43)과 드레인 영역(44)을 정의할 수 있다. 이렇게 하여 (게이트 기둥(41) 하단에 위치하며 드레인(44)와 소스(43)사이에 위치하는) 채널(45)이 정의된다. 이미 기술한 바와 같이 소스/채널 계면과 드레인/채널 계면이 가파르고 (잘 정의된) 계단상이어서 오버랩이 최소화되기 때문에, 채널 길이는 게이트 길이와 거의 같다.
주입에 의해 얻어진 표준 소스 및 드레인 영역 대신에, 도핑될 영역 상에 형성된 폴리실리콘층 또는 유전체층에서의 외부확산(outdiffusion)에 의해 확산된 소스-드레인 접합이 형성될 수 있다. 이러한 방식으로, 단-채널(short-channel) FET에 필요한 매우 얕은 접합을 얻을 수 있다. 그 한 예가 IBM Technical Disclosure Bulletin, no. 2, 07-1991, pp. 287-290에 "Source-drain Formation for Cmos Transistors Formed by Outdiffusion From Polysilicon"이라는 제목 하에 기재되어 있다.
FET를 완성하기 위해서는 전극들이 제공되어야 한다. 적합한 전극은 증발(evaporation)과 에칭 또는 다른 기법에 의해 증착된 전도성 재료로 만들어지는 데, 특히 금(Au), 알루미늄(Al), 몰리브덴(Mo), 탄탈륨(Ta), 티타늄(Ti), 구리(Cu) 또는 ITO(인듐 주석 산화물)등과 같은 금속으로 만들어진다. 또한 인접하는 FET를 상호 접속시키기 위해 금속 패턴이 형성될 수 있다.
전술한 실시예와 또다른 실시예는 이하에서 개략적으로 기술한 바와 같이 여러 방식으로 변형될 수 있다.
예를 들어 n+도핑된 영역은 p+도핑된 영역으로 치환될 수 있다. 도핑된 영역의 크기 및 형상은 변화될 수 있다. 몇 가지 가능한 변형만을 언급하면, 기판은 p+도핑된 또는 n+도핑된 실리콘 기판 또는 실리콘 온 절연체 (Silicon-on-insulator: SOI) 기판일 수 있다. 예를 들어 n 도핑된 기판 내에 p도핑된 영역을 정의하기 위해 웰 주입물(well implant)이 사용될 수 있다. 이렇게 하므로써 (p 채널 FET 또는 PMOS로도 지칭되는) p형 FET를 n 도핑된 기판 내에 직접 형성할 수 있고, (n 채널 FET 또는 NMOS로도 지칭되는) n형 FET를 p 도핑된 영역 내에 형성할 수 있다. CMOS 기술에서 p웰 또는 n웰 확산이 수행된 후 소스 및 드레인 영역이 형성된다.
PMOS FET는 물론 NMOS FET도 발명적인 공정에 의해 형성될 수 있다. 다른 채널 형태 및 구조를 갖는 MOS FET가 하나의 똑같은 기판 내에 만들어질 수 있다. 또한 몇 개의 트랜지스터가 서브리소그래피 게이트를 갖고 다른 트랜지스터가 보다 긴 게이트를 갖는 칩을 만들 수도 있다.
도 8k에 도시한 바와 같이 유전체 스택을 전부 제거하여 돌출 게이트 기둥(41)을 얻는 대신, 도 9에서와 같이 유전체의 일부만을 제거할 수도 있다. 이를테면, 층(39, 38)만을 제거할 수 있는데, 즉 이 경우 질화물층(31)은 제거하지 않는다. 도 9에 도시한 것처럼, 드레인과 소스 주입물을 형성하기 위하여, 질화물층(31) 내에 홀(50)을 생성할 수 있다. 도펀트는 상기 홀(50)을 통하여 기판(30) 내의 영역(51)으로 주입될 수 있다. 소스 영역과 드레인 영역(도시되지 않음)을 정의한 후, 소스와 드레인 콘택트가 홀(50) 내에 형성될 수 있다.
이와 다른 실시예가 도 10를 참조하여 설명된다. 이러한 실시예의 특징은 유전체 스택이 질화물층(61, 63)으로만 이루어져, TEOS층을 포함하지 않는다는 것이다. 이러한 경우, 게이트 홀(64)의 깊이(DGATE)는 형성될 게이트 기둥의 높이(HGATE)와 동일한 유전체 스택의 두께(DSTACK)와 동일하다.
표준 FET에서는, 게이트 기둥을 정의하는데 통상 사용하는 폴리실리콘 RIE 때문에, 소스 영역과 드레인 영역의 상부에 있는 패드 산화물의 두께가 균일하지 않게 된다. 소스 영역과 드레인 영역이 균일하지 않은 패드 산화물층을 통하여 주입되므로, 소스 영역과 드레인 영역의 깊이는 웨이퍼 전체에 걸쳐 변화한다. 웨이퍼 전체에 걸친 고도의 균일성, 게이트 프로파일(profile)과 치수(dimension)의 우수한 제어가 보장된다는 것이 본 발명의 장점이다.
본 발명에 따른 공정은 1/2 마이크론 미만(sub-half micron)의 소자의 가공에 대한 큰 잠재력을 갖는다. 0.1 마이크론 미만(sub-0.1 micron)의 소자는 게이트 길이 L이 0.1 마이크론보다 작은 소자임을 주목해야 한다.
본 발명 공정은 고밀도 멀티 기가비트 DRAM 가공을 하는 데 아주 적합하다.
본 발명에 따른 FET는 전술한 바와 같이 고 밀도 멀티 기가 DRAM을 포함한, 고성능 로직, 저전력 로직 또는 고 밀도 메모리 소자와 같은 많은 상이한 종류의 회로에 사용될 수 있다. 본 발명에 따른 FET는 예를 들면 캐패시터, 레지스터, 다이오드, 메모리 셀 등과 같은 다른 요소들과 용이하게 결합될 수 있다. 본 발명에 따른 FET는 그 크기가 작고 가공이 용이하기 때문에 유기 디스플레이(organic display) 또는 액정 디스플레이(LCD)와 관련된 용도에도 적합하다.
상기에서 본 발명은 특정한 실시예들을 참조하여 기술되었으나, 당업자라면 첨부된 청구범위에 의해 형성된 본 발명의 정신 및 범주내에서 많은 변형이 실시될 수 있음을 인지할 것이다.
따라서, 본 발명에 따르면, 문턱 조절 주입물 및/또는 펀치 쓰루 주입물이 유전체 스택 내에 형성된 게이트 홀을 통해 주입되는 FET 제조 방법이 제공된다. 상기 방법에 따르면, 문턱 조절 주입물 및/또는 펀치 쓰루 주입물이 채널 바로 밑에 위치하고, 문턱 조절 주입물 및/또는 펀치 쓰루 주입물이 게이트 홀 내에 형성될 게이트 전도체에 대해 자동 정렬되며, 문턱 조절 주입물 영역 및/또는 펀치 쓰루 주입물 영역의 확장이 잘 정의되고 정확하게 제어됨으로써 결국 통상적인 MOSFET에 비해 소스/드레인 접합 캐패시턴스가 낮은, 향상된 기능을 구비하는 FET를 제공할 수 있다.
또한, 본 발명에 따르면, 통상적인 포토 리소그래피 단계를 사용하여 서브리소그래피 게이트 기둥을 형성할 수 있고, 게이트 기둥의 수직 측벽들을 형성할 수 있다.
게다가, 본 발명에 따르면, 게이트 전도체를 정의하기 위해 보통 채택되는 통상적인 MOS나 CMOS 공정 단계들의 일부를 다른 단계로 교체하여, 게이트 기둥의 측벽을 수직이 되도록 하고, SiO2패드 산화물의 두께는 웨이퍼 전체에 걸쳐 균일하게 하여 웨이퍼 전체에 걸쳐 소스와 드레인 접합 깊이를 일정하게 할 수 있다.

Claims (118)

  1. 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor: MOSFT)에 있어서,
    채널 영역에 인접한 드레인 영역 및 소스 영역과,
    상기 채널 영역 상에 위치한 게이트 산화물과,
    수직 측벽이 상기 게이트 산화물 상에 위치하는 게이트 전도체와 상기 게이트 전도체에 대해 정렬되고 상기 게이트 전도체 밑의 구역으로 제한되는 문턱 조절 주입물 영역 및/또는 펀치 쓰루 조절 영역을 포함하는 MOSFET.
  2. 제 1 항에 있어서,
    상기 문턱 조절 주입물 영역 및/또는 펀치 쓰루 조절 영역은 상기 드레인 영역과 상기 소스 영역 사이로 한정되는 MOSFET.
  3. 제 1 항에 있어서,
    상기 문턱 조절 주입물 영역 및/또는 펀치 쓰루 조절 영역은 1x1017/cm3과 1x1018/cm3사이의 도펀트 농도를 지니는 MOSFET.
  4. 제 1 항에 있어서,
    상기 문턱 조절 주입물 영역 및/또는 펀치 쓰루 조절 영역은 상기 드레인 영역 및 상기 소스 영역과 접촉되지 않도록 위치한 MOSFET.
  5. 제 1 항에 있어서,
    상기 문턱 조절 주입물 영역 및/또는 펀치 쓰루 조절 영역은 붕소(B)를 포함하는 MOSFET.
  6. 제 1 항에 있어서,
    상기 문턱 조절 주입물 영역 및/또는 펀치 쓰루 조절 영역은 인듐(In)을 포함하는 MOSFET.
  7. 제 1 항에 있어서,
    상기 MOSFET의 기판 내에 p웰 심층 주입물이 도입되는 MOSFET.
  8. 제 1 항에 있어서,
    상기 MOSFET의 기판 내에 n웰 심층 주입물이 도입되는 MOSFET.
  9. 제 1 항에 있어서,
    상기 드레인 영역 및 상기 소스 영역은 둘 다 상기 채널에 대해 계단 접합(abrupt junction)을 형성하는 MOSFET.
  10. 제 1 항에 있어서,
    상기 드레인 영역 및 상기 소스 영역은 p 타입 도핑된 MOSFET.
  11. 제 1 항에 있어서,
    상기 드레인 영역 및 상기 소스 영역은 n 타입 도핑된 MOSFET.
  12. 제 1 항에 있어서,
    상기 게이트 전도체는 폴리실리콘을 포함하는 MOSFET.
  13. 제 1 항에 있어서,
    상기 게이트 전도체는 텅스텐을 포함하는 MOSFET.
  14. 제 1 항에 있어서,
    상기 MOSFET는 0.1 μm 미만의 게이트 길이(L)를 지니는 0.1 마이크론 미만의 소자(a sub-0.1 micron device)인 MOSFET.
  15. 제 1 항에 있어서,
    상기 게이트 산화물은 그 두께가 수 나노 미터(nm) 범위인 MOSFET.
  16. 제 1 항에 있어서,
    상기 MOSFET는 PMOS 또는 NMOS 또는 CMOS 트랜지스터인 MOSFET.
  17. 제 1 항에 있어서,
    상기 채널 영역은 도핑되지 않은 실리콘을 포함하는 MOSFET.
  18. 제 1 항에 있어서,
    상기 문턱 조절 주입물 영역 및/또는 펀치 쓰루 조절 영역은 붕소(B) 및 인듐(In)을 포함하는 MOSFET.
  19. 제 1 항에 있어서,
    상기 소스 영역과 상기 채널 영역 사이의 계면 및 상기 드레인 영역과 상기 채널 영역 사이의 계면이 잘 정의된 MOSFET.
  20. 제 1 항에 있어서,
    상기 소스 영역과 상기 채널 영역사이의 계면의 경사 및 상기 드레인 영역과 상기 채널 영역사이의 계면의 경사가 가파른 MOSFET.
  21. 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor: MOSFT) 제조 방법에 있어서,
    ① 반도체 구조체 상에 유전체 스택을 형성하는 단계와,
    ② 형성될 게이트 홀의 측면 크기 및 형상을 갖는 상기 유전체 스택 상에 에칭 윈도우를 정의하는 단계와,
    ③ 반응성 이온 에칭(reactive ion etching: RIE) 공정을 이용하여 상기 에칭 윈도우를 상기 유전체 스택 내에 전사함으로써 상기 유전체 스택 내에 상기 게이트 홀을 정의하는 단계와,
    ④ 상기 게이트 홀을 통해 문턱 조절 도펀트 또는 펀치 쓰루 조절 도펀트를 주입하는 단계와,
    ⑤ 상기 게이트 홀을 충진하는 게이트 전도체를 증착하는 단계와,
    ⑥ 상기 게이트 홀을 둘러싸는 상기 반도체 구조체의 일부를 덮는 상기 게이트 전도체를 제거하는 단계와,
    ⑦ 상기 유전체 스택의 적어도 일부를 제거하는 단계를 포함하는 MOSFET 제조 방법.
  22. 제 21 항에 있어서,
    상기 문턱 조절 도펀트 및 상기 펀치 쓰루 조절 도펀트는 상기 게이트 홀을 통해 주입되는 MOSFET 제조 방법.
  23. 제 21 항에 있어서,
    상기 반도체 구조체는 적어도 패드 산화물층을 포함하는 MOSFET 제조 방법.
  24. 제 21 항에 있어서,
    상기 유전체 스택은 질화물층, 바람직하게는 Si4N3층을 포함하는 MOSFET 제조 방법.
  25. 제 21 항에 있어서,
    상기 유전체 스택은 테트라 에틸 오르소 실리케이트(tetra ethyl ortho silicate: TEOS)층을 포함하는 MOSFET 제조 방법.
  26. 제 23 항에 있어서,
    상기 패드 산화물층은 그 두께가 약 5 nm 내지 약 20 nm 사이인 MOSFET 제조 방법.
  27. 제 21 항에 있어서,
    상기 에칭 윈도우가 레지스트 및 후속 포토 리소그래피 공정을 이용하여 정의되는 MOSFET 제조 방법.
  28. 제 21 항에 있어서,
    상기 에칭 윈도우가 일련의 반응성 이온 에칭(reactive ion etching: RIE) 단계들을 이용하여 상기 유전체 스택 내에 전사되는 MOSFET 제조 방법.
  29. 제 28 항에 있어서,
    상기 일련의 RIE 단계들의 각각은 에칭될 것으로 예정된 상기 유전체 스택의 각 층에 대해 최적화되는 MOSFET 제조 방법.
  30. 제 28 항에 있어서,
    상기 일련의 RIE 단계는, 상기 유전체 스택에 걸쳐 수직 측벽을 구비하는 게이트 홀이 에칭되도록 최적화되는 MOSFET 제조 방법.
  31. 제 23 항에 있어서,
    상기 유전체 스택 내에 게이트 홀을 정의 하는 단계 이후에, 상기 게이트 홀의 바닥의 패드 산화물층이 제거되는 MOSFET 제조 방법.
  32. 제 31 항에 있어서,
    상기 게이트 홀의 바닥에서 상기 패드 산화물층이 습식 에칭을 이용하여 제거되는 MOSFET 제조 방법.
  33. 제 31 항에 있어서,
    문턱 조절 도펀트의 주입 또는 펀치 쓰루 도펀트의 주입은 상기 패드 산화물층을 제거하기 전에 수행되는 MOSFET 제조 방법.
  34. 제 31 항에 있어서,
    문턱 조절 도펀트의 주입 또는 펀치 쓰루 도펀트의 주입은 상기 패드 산화물층을 제거한 다음에 수행되는 MOSFET 제조 방법.
  35. 제 21 항에 있어서,
    얇은 게이트 산화물이, 문턱 조절 도펀트 또는 펀치 쓰루 도펀트를 주입하는 단계 이후에, 상기 게이트 홀의 바닥에 형성되는 MOSFET 제조 방법.
  36. 제 35 항에 있어서,
    상기 얇은 게이트 산화물이 열적으로 형성되는 MOSFET 제조 방법.
  37. 제 35 항에 있어서,
    상기 얇은 게이트 산화물은 그 두께가 5 nm 보다 작은 MOSFET 제조 방법.
  38. 제 21 항에 있어서,
    상기 게이트 전도체는 폴리실리콘 또는 텅스텐을 포함하는 MOSFET 제조 방법.
  39. 제 21 항에 있어서,
    상기 게이트 전도체 ― 상기 게이트 전도체는 상기 게이트 홀을 둘러싸는 상기 유전체 스택의 일부를 덮음 ― 를 제거하기 위해 화학 기계적 폴리싱(chemical mechanical polishing : CMP) 공정이 이용되는 MOSFET 제조 방법.
  40. 제 21 항에 있어서,
    상기 트랜지스터는 0.1 μm 미만의 게이트 길이(L)를 갖는 0.1 마이크론 미만의 소자인 MOSFET 제조 방법.
  41. 제 21 항에 있어서,
    상기 MOSFET는 PMOS 또는 NMOS 또는 CMOS 트랜지스터인 MOSFET 제조 방법.
  42. 제 21 항에 있어서,
    심층 주입물을 주입하는 단계는 에칭 윈도우를 정의하기 전에 수행되는 MOSFET 제조 방법.
  43. 제 42 항에 있어서,
    상기 심층 주입물은 약 1x1016/cm3의 도펀트 농도를 지니는 MOSFET 제조 방법.
  44. 제 21 항에 있어서,
    상기 문턱 조절 주입물 영역 및 펀치 쓰루 조절 영역은 1x1017/cm3와 1x1018/cm3사이의 도펀트 농도를 지니는 MOSFET 제조 방법.
  45. 제 21 항에 있어서,
    상기 소스 영역 및 상기 드레인 영역은 상기 유전체의 적어도 일부를 제거하는 단계 이후에 도펀트를 주입함에 의해 형성되며, 상기 소스 영역과 상기 드레인 영역의 각각은 상기 게이트 기둥 및 상기 게이트 산화물의 에지밑에 위치한 상기 채널에 대해 계단 접합을 지니는 MOSFET 제조 방법.
  46. 제 45 항에 있어서,
    상기 소스 영역과 상기 채널 영역 사이의 접합 및 상기 드레인 영역과 상기 채널 영역 사이의 접합이 잘 정의된 MOSFET 제조 방법.
  47. 제 45 항에 있어서,
    상기 소스 영역과 상기 채널 영역사이의 접합의 경사 및 상기 드레인 영역과 상기 채널 영역사이의 접합의 경사가 가파른 MOSFET 제조 방법.
  48. 제 21 항에 있어서,
    상기 게이트의 유효 길이는 상기 게이트 기둥의 길이에 의해 정의되는 MOSFET 제조 방법.
  49. 제 21 항에 있어서,
    게이트 전도체를 증착하기 이전에, 상기 희생 산화물층이 상기 게이트의 홀의 바닥에 형성되며 상기 희생 산화물층이 그 후 에칭되고 상기 MOSFET가 가열되는 MOSFET 제조 방법.
  50. 제 21 항에 있어서,
    고 용량의 도펀트가 상기 각각의 트랜지스터에 대해 접지 평면으로서 기능하도록, 상기 고 용량의 도펀트가 상기 게이트 홀을 통해 주입되는 MOSFET 제조 방법.
  51. 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor: MOSFT) 제조 방법에 있어서,
    ① 반도체 구조체 상에 유전체 스택(stack)을 형성하는 단계와,
    ② 상기 유전체 스택 상에 에칭 윈도우를 정의하는 단계와,
    ③ 반응성 이온 에칭(reactive ion etching: RIE) 공정을 사용하여 상기 에칭 윈도우를 상기 유전체 스택 안으로 전사하므로써 상기 유전체 스택 내에 게이트 홀을 정의하는 단계와,
    ④ 측벽층(a side wall layer)을 증착하는 단계와,
    ⑤ 수평 표면에서 상기 측벽층을 제거하여 상기 게이트 홀 내부에 측벽 스페이서들을 유지하고 그에 따라 상기 게이트 홀의 측면 크기(lateral size)를 줄이는 단계와,
    ⑥ 게이트 전도체를 증착하여 상기 게이트 전도체가 상기 게이트 홀을 충진시키는 단계와,
    ⑦ 상기 게이트 홀 바깥쪽에 있는 상기 게이트 전도체를 제거하는 단계와,
    ⑧ 상기 유전체 스택의 적어도 일부를 제거하는 단계와,
    ⑨ 상기 측벽 스페이서를 제거하는 단계
    를 포함하는 MOSFET 제조 방법.
  52. 제 51 항에 있어서,
    상기 유전체 스택은 질화물층, 바람직하게는 Si4N3층을 포함하는 MOSFET 제조 방법.
  53. 제 51 항에 있어서,
    상기 유전체 스택은 테트라 에틸 오르소 실리케이트(tetra ethyl ortho silicate: TEOS)층을 포함하는 MOSFET 제조 방법.
  54. 제 51 항에 있어서,
    상기 유전체 스택은 폴리머를 포함하는 MOSFET 제조방법.
  55. 제 51 항에 있어서,
    상기 에칭 윈도우는 레지스트와 후속하는 포토 리소그래피 공정을 사용하여 정의되는 MOSFET 제조 방법.
  56. 제 51 항에 있어서,
    상기 에칭 윈도우는 일련의 반응성 이온 에칭(reactive ion etching: RIE) 단계를 이용하여 상기 유전체 스택으로 전사되는 MOSFET 제조 방법.
  57. 제 51 항에 있어서,
    상기 일련의 RIE 단계의 각 단계는 상기 유전체 스택 중에서 에칭될 것으로 에정된 각각의 층에 대해 최적화된 MOSFET 제조 방법.
  58. 제 51 항에 있어서,
    상기 일련의 RIE 단계는, 수직 측벽들을 갖는 게이트 홀이 상기 유전체 스택을 통하여 에칭되도록 최적화된 MOSFET 제조 방법.
  59. 제 57 항에 있어서,
    상기 일련의 RIE 단계 중의 마지막 단계는 산화물에 대한 선택도가 적어도 5:1인 MOSFET 제조 방법.
  60. 제 51 항에 있어서,
    얇은 게이트 산화물은 수평 표면에서 상기 측벽층을 제거한 후 상기 게이트 홀의 바닥에 형성되는 MOSFET 제조 방법.
  61. 제 60 항에 있어서,
    상기 얇은 게이트 산화물은 열적으로 형성되는 MOSFET 제조 방법.
  62. 제 60 항에 있어서,
    상기 얇은 게이트 산화물은 그 두께가 5nm 미만인 MOSFET 제조 방법.
  63. 제 51 항에 있어서,
    상기 게이트 전도체는 폴리실리콘 또는 텅스텐을 포함하는 MOSFET 제조 방법.
  64. 제 51 항에 있어서,
    화학 기계적 폴리싱(chemical mechanical polishing: CMP) 공정을 사용하여 상기 게이트 홀을 둘러싸는 상기 유전체의 일부분을 덮는 상기 게이트 전도체를 제거하는 MOSFET 제조 방법.
  65. 제 51 항에 있어서,
    상기 유전체 스택 전체는 상기 게이트 기둥이 형성된 후에 제거되는 MOSFET 제조 방법.
  66. 제 65 항에 있어서,
    상기 측벽 스페이서는 상기 유전체 스택과 함께 제거되는 MOSFET 제조 방법.
  67. 제 51 항에 있어서,
    상기 측벽 스페이서는 상기 유전체 스택과 별개로 제거되는 MOSFET 제조 방법.
  68. 제 51 항에 있어서,
    상기 트랜지스터는 게이트 길이(LG)가 150nm 미만인 소자인 MOSFET 제조 방법.
  69. 제 51 항에 있어서,
    상기 트랜지스터는 서브리소그래피 게이트 길이(sub-lithographic gate length: LG)를 갖는 소자인 MOSFET 제조 방법.
  70. 제 51 항에 있어서,
    상기 MOSFET 트랜지스터는 PMOS, NMOS 또는 CMOS 트랜지스터인 MOSFET 제조 방법.
  71. 제 51 항에 있어서,
    상기 소스 및 드레인 영역은 도펀트를 주입하므로써 형성되되, 상기 소스 및 드레인 영역이 각각 상기 게이트 기둥 및 게이트 산화물의 에지 아래에 위치한 상기 채널에 대한 계단 접합을 구비하는 MOSFET 제조 방법.
  72. 제 71 항에 있어서,
    상기 소스 영역과 상기 채널 영역 사이의 접합 및 상기 드레인 영역과 상기 채널 영역 사이의 접합은 잘 정의된 MOSFET 제조 방법.
  73. 제 71 항에 있어서,
    상기 소스 영역과 상기 채널 영역 사이의 접합의 경사(slope) 및 상기 드레인 영역과 상기 채널 영역 사이의 접합의 경사는 가파른 MOSFET 제조 방법.
  74. 제 51 항에 있어서,
    상기 유효 게이트 길이는 상기 게이트의 길이(LG)에 의해 정의되는 MOSFET 제조 방법.
  75. 제 51 항에 있어서,
    희생 산화물층은 상기 게이트 홀의 바닥에 형성되고, 상기 희생 산화물층은 다음에 에칭되어 제거되며, 상기 MOSFET은 가열되는 MOSFET 제조 방법.
  76. 제 51 항에 있어서,
    상기 유전체 스태 상부에 에칭 윈도우를 정의하기 전에 상기 패드 산화물층은 상기 반도체 구조체 상부에 형성되는 MOSFET 제조 방법.
  77. 제 76 항에 있어서,
    상기 패드 산화물층은 그 두께가 5nm 내지 20nm인 MOSFET 제조 방법.
  78. 제 76 항에 있어서,
    상기 게이트 홀의 바닥에 있는 상기 패드 산화물층은 유전체 스택 내부에 게이트 홀을 정의하는 단계 후에 제거되는 MOSFET 제조 방법.
  79. 제 76 항에 있어서,
    상기 게이트 홀의 바닥에 있는 상기 패드 산화물층은 습식 에칭을 사용하여 제거되는 MOSFET 제조 방법.
  80. ① 채널 영역에 인접한 드레인 영역 및 소스 영역과,
    ② 상기 채널 영역 상에 위치하는 얇은 게이트 산화물(thin gate oxide)과,
    ③ 상기 게이트 산화물 상에 위치하는 게이트 전도체 ― 상기 전도체는 수직 측벽을 구비하고, 상기 소스 영역과 상기 채널 영역간의 접합과 상기 드레인 영역과 상기 채널 영역간의 접합은 계단상(abrupt)임 ―
    를 포함하는 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor : MOSFET).
  81. 제 80 항에 있어서,
    상기 게이트 산화물은 열적으로 성장하는(thermally grown) 게이트 산화물인 MOSFET.
  82. 제 80 항에 있어서,
    상기 게이트 전도체는 폴리실리콘을 포함하는 MOSFET.
  83. 제 80 항에 있어서,
    상기 게이트 전도체는 텅스텐을 포함하는 MOSFET.
  84. 제 80 항에 있어서,
    상기 MOSFET은 0.1 ㎛ 미만의 게이트 길이(L)를 갖는 0.1 마이크론 미만의 소자인 MOSFET.
  85. 제 80 항에 있어서,
    상기 게이트 산화물의 두께는 수 ㎚ 범위인 MOSFET.
  86. 제 80 항에 있어서,
    상기 MOSFET은 PMOS, NMOS 또는 CMOS 트랜지스터인 MOSFET.
  87. 제 80 항에 있어서,
    상기 채널 영역은 도핑되지 않은 실리콘을 포함하는 MOSFET.
  88. 제 80 항에 있어서,
    상기 채널 영역은 B, In, 또는 이들을 임의로 조합한 것으로 도핑된 실리콘을 포함하는 MOSFET.
  89. 제 80 항에 있어서,
    상기 채널 영역은 P, As, Sb, 또는 이들을 임의로 조합한 것으로 도핑된 실리콘을 포함하는 MOSFET.
  90. 제 80 항에 있어서,
    상기 소스 영역과 상기 채널 영역 사이의 계면 및 상기 드레인 영역과 상기 채널 영역 사이의 계면이 잘 정의된(well defined) MOSFET.
  91. 제 80 항에 있어서,
    상기 소스 영역과 상기 채널 영역 사이의 계면의 경사 및 상기 드레인 영역과 상기 채널 영역 사이의 계면의 경사가 가파른 MOSFET.
  92. 제 80 항에 있어서,
    상기 유효 게이트 길이는 게이트 전도체의 길이에 의해 정의되는 MOSFET.
  93. ① 적어도 하나의 패드 산화물층(pad oxide layer)을 포함하는 반도체 구조체 상에 유전체 스택(dielectric stack)을 형성하는 단계와,
    ② 형성될 게이트 기둥(gate pillar)의 측면 크기 및 형상을 갖는 에칭 윈도우를 상기 유전체 스택 상에 정의하는 단계와,
    ③ 반응성 이온 에칭(reactive ion etching : RIE) 공정을 이용하여 상기 에칭 윈도우를 상기 유전체 스택 안으로 전사함으로써 상기 유전체 스택 내에 게이트 홀을 정의하는 단계와,
    ④ 상기 게이트 전도체가 상기 게이트 홀을 채우도록 상기 게이트 전도체를 증착하는 단계와,
    ⑤ 상기 게이트 홀을 둘러싸는 상기 유전체 스택의 일부분을 덮는 상기 게이트 전도체를 제거하는 단계와,
    ⑥ 수직 측벽(vertical side wall)을 구비하는 게이트 기둥이 드러나도록(set free) 상기 유전체 스택의 적어도 일부분을 제거하는 단계
    를 포함하는 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor : MOSFET) 제조 방법.
  94. 제 93 항에 있어서,
    상기 유전체 스택은 질화물층(nitride layer), 바람직하게는 Si4N3층을 포함하는 MOSFET 제조 방법.
  95. 제 93 항에 있어서,
    상기 유전체 스택은 테트라 에틸 오르소 실리케이트(tetra ethyl ortho silicate : TEOS)로 포함하는 MOSFET 제조 방법.
  96. 제 93 항에 있어서,
    상기 패드 산화물층의 두께는 5 ㎚ 내지 20 ㎚ 사이인 MOSFET 제조 방법.
  97. 제 93 항에 있어서,
    상기 에칭 윈도우는 레지스트(resist)와 후속 포토 리소그래픽 공정(photo lithographic process)을 이용하여 정의되는 MOSFET 제조 방법.
  98. 제 93 항에 있어서,
    상기 에칭 윈도우는 일련의 반응성 이온 에칭(reactive ion etching : RIE) 단계를 이용하여 전사되는 MOSFET 제조 방법.
  99. 제 98 항에 있어서,
    상기 일련의 RIE 단계의 각 단계는 상기 유전치 스택 중에서 에칭될 것으로 예정된 각각의 층에 대해 최적화된 MOSFET 제조 방법.
  100. 제 98 항에 있어서,
    상기 일련의 RIE 단계는, 수직 측벽을 구비하는 게이트 홀이 상기 유전체 스택을 통해 에칭되도록 최적화된 MOSFET 제조 방법.
  101. 제 98 항에 있어서,
    상기 일련의 RIE 단계 중의 마지막 단계는 산화물에 대한 선택도가 적어도 5 : 1인 MOSFET 제조 방법.
  102. 제 93 항에 있어서,
    상기 게이트 홀의 바닥에 있는 패드 산화물층은, 상기 유전체 스택 내의 게이트 홀을 정의하는 단계 이후에 제거되는 MOSFET 제조 방법.
  103. 제 102 항에 있어서,
    상기 게이트 홀의 바닥에 있는 상기 패드 산화물층은 습식 에칭(wet each)을 이용하여 제거되는 MOSFET 제조 방법.
  104. 제 93 항에 있어서,
    얇은 게이트 산화물은 상기 게이트 홀의 바닥에 형성하는 MOSFET 제조 방법.
  105. 제 104 항에 있어서,
    상기 얇은 게이트 산화물은 열적으로 형성되는 MOSFET 제조 방법.
  106. 제 104 항에 있어서,
    상기 얇은 게이트 산화물은 그 두께가 5 ㎚ 미만인 MOSFET 제조 방법.
  107. 제 93 항에 있어서,
    상기 게이트 전도체는 폴리실리콘(polysilicon) 또는 텅스텐을 포함하는 MOSFET 제조 방법.
  108. 제 93 항에 있어서,
    화학 기계적 폴리싱(chemical mechanical polishing : CMP) 공정을 사용하여 상기 게이트 홀을 둘러싸는 상기 유전체 스택의 일부분을 덮는 상기 게이트 전도체를 제거하는 MOSFET 제조 방법.
  109. 제 93 항에 있어서,
    상기 유전체 스택 전체는 상기 게이트 기둥을 형성한 후에 제거되는 MOSFET 제조 방법.
  110. 제 93 항에 있어서,
    상기 MOSFET은 0.1 ㎛ 미만의 게이트 길이(L)를 갖는 0.1 마이크론 미만의 소자인 MOSFET 제조 방법.
  111. 제 93 항에 있어서,
    상기 MOSFET은 PMOS, NMOS, 또는 CMOS 트랜지스터인 MOSFET 제조 방법.
  112. 제 104 항에 있어서,
    상기 얇은 게이트 산화물은 패드 산화물층으로부터 독립적으로 형성되는 MOSFET 제조 방법.
  113. 제 104 항에 있어서,
    상기 얇은 게이트 산화물의 두께는 상기 패드 산화물층의 두께와는 상이한 MOSFET 제조 방법.
  114. 제 93 항에 있어서,
    소스 영역과 드레인 영역은 도펀트를 주입함으로써 형성되되, 상기 소스 영역과 드레인 영역은 각각 상기 게이트 기둥의 에지 아래에 위치한 채널에 대해 계단 접합(abrupt junction)을 구비함 ― 을 형성하는 MOSFET 제조 방법.
  115. 제 114 항에 있어서,
    상기 소스 영역과 상기 채널 영역 사이의 접합 및 상기 드레인 영역과 상기 채널 영역 사이의 접합이 잘 정의된 MOSFET 제조 방법.
  116. 제 114 항에 있어서,
    상기 소스 영역과 상기 채널 영역 사이의 접합의 경사 및 상기 드레인 영역과 상기 채널 영역 사이의 접합의 경사가 가파른 MOSFET 제조 방법.
  117. 제 93 항에 있어서,
    상기 유효 게이트 길이는 상기 게이트 기둥의 길이에 의해 정의되는 MOSFET 제조 방법.
  118. 제 93 항에 있어서,
    희생 산화물층은 상기 게이트 홀의 바닥에 형성되고 상기 희생 산화층은 다음에 에칭되어 제거되며, 상기 MOSFET는 가열되는 MOSFET 제조 방법.
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