KR19990069765A

KR19990069765A - Digital filter circuit of input / output module in PLC

Info

Publication number: KR19990069765A
Application number: KR1019980004213A
Authority: KR
Inventors: 홍정기; 이돈시
Original assignee: 류종열; 효성중공업 주식회사
Priority date: 1998-02-12
Filing date: 1998-02-12
Publication date: 1999-09-06

Abstract

본 발명은 PLC에서 입/출력 모듈의 디지탈 필터회로에 관한 것으로, 필터 시정수를 가변시킬 수 있으며 N 개의 플립플롭 및 주변회로로 이루어진 디지탈 필터를 ASIC 내부에 내장하도록 함으로서 전체 회로의 크기를 간소화하면서 신뢰성을 향상시키도록 한 것이다.The present invention relates to a digital filter circuit of an input / output module in a PLC. The filter time constant can be varied, and a digital filter composed of N flip-flops and peripheral circuits is built into the ASIC while simplifying the overall circuit size. It is to improve the reliability.

Description

Digital filter circuit of input / output module in PC

본 발명은 중앙처리장치와 입/출력 모듈 등으로 구성된 PLC에서의 입/출력 모듈용 필터회로에 관한 것으로, 특히 데이터를 입력받는 입력측에 위치하는 필터회로를 디지탈회로로 구현하고 ASIC의 내부에 실장하여 전체 회로의 크기를 간소화하면서 신뢰성을 향상시키도록 한 PLC에서 입/출력 모듈의 디지탈 필터회로에 관한 것이다.The present invention relates to a filter circuit for an input / output module in a PLC consisting of a central processing unit and an input / output module, and more particularly, implements a filter circuit located at an input side for receiving data as a digital circuit and is mounted inside an ASIC. The present invention relates to a digital filter circuit of an input / output module in a PLC that simplifies the overall circuit size and improves reliability.

일반적으로 PLC(Programable Logic Controller, 프로그램 가능 논리제어, 프로그램 가능 제어장치)는 입력, 출력, 기억, 연산 제어부를 갖추어 컴퓨터와 유시한 기능을 수행하는 시퀸스 제어장치이다.In general, a programmable logic controller (PLC) is a sequence control device that performs an analogous function with a computer having an input, an output, a memory, and an operation control unit.

그리고 상기의 PLC는 산업용 제어업무에 사용되는 장치로서 높은 신뢰성과 간편한 제어 소프트웨어, 유지 보수의 간편성, 저렴한 가격 등의 특징을 갖고 있기 때문에 많은 분야에서 이용하고 있으며, 그 적용 분야로는 대, 중, 소규모의 공장자동화나 송유관 가스관의 감시제어, 각종 시퀸스제어 등에 사용되고 있다.In addition, the PLC is used in many industrial fields because it is a device used for industrial control tasks and has high reliability, simple control software, ease of maintenance, and low price. It is used for small scale factory automation, monitoring and control of oil pipeline gas pipe, and various sequence control.

즉 종래에는 도 1에 도시한 것과 같이 제어 및 연산을 수행하는 중앙처리장치(1)와,That is, the central processing unit (1) for performing the control and operation as shown in Figure 1,

외부의 입출력장치로 부터의 입력 또는 상기 중앙처리장치(1)로 부터의 출력을 인터페이스하는 입출력 인터페이스(3)와,An input / output interface 3 for interfacing input from an external input / output device or output from the central processing unit 1;

사용자의 프로그램을 입력시키기 위한 프로그램 입력장치(4)와,A program input device 4 for inputting a user program,

상기 중앙처리장치(1)로 부터의 제어신호에 따라 입출력 데이터를 저장하였다가 출력하는 메모리(2)들로 구성하여 중앙처리장치(1)에서 프로그램 입력장치(4)를 통해 입력되는 사용자 프로그램을 메모리(2)의 저장영역에 저장시킨 후 입출력 인터페이스(3)를 통해 입력되는 데이터를 메모리(2)에 저장하면서 이에 대한 연산을 수행한 후 이를 콘트롤하기 위한 제어신호를 입출력 인터페이스(3)를 통해 출력하도록 하였다.The memory 2 stores and outputs input and output data according to the control signal from the central processing unit 1, and the user program inputted through the program input device 4 in the central processing unit 1 is configured. After storing the data input through the input / output interface 3 in the storage area of the memory 2 and performing the operation on the memory 2, the control signal for controlling it through the input / output interface 3 Output.

그리고 상기 PLC의 입력장치는 외부로 부터의 신호를 전달받아 제어부인 중앙처리장치(1)에서 사용할 수 있는 형태의 신호로 만들어 주는 부분으로 외부에서 유입되는 노이즈를 제거하기 위해 보통 저항과 콘덴서로 구성된 필터회로를 내장하고 있다.And the input device of the PLC is a part that receives the signal from the outside to form a signal that can be used in the central processing unit (1) as a control unit consisting of a resistor and a condenser to remove the noise coming from the outside Built-in filter circuit.

그러나 상기와 같은 종래의 PLC에 의하여서는 입력신호를 필터링하기 위해 저항과 콘덴서로 이루어진 필터회로를 포함하였으나 이를 PCB에 실장하기 위해서는 PCB의 크기가 커져 전체회로의 크기가 복잡해지고, 그에 따라 가격도 상승되며, 하나의 모듈에서 많은 입력 데이터를 처리할 때 장애요소가 되는 단점이 있었다.However, the conventional PLC as described above includes a filter circuit composed of a resistor and a capacitor to filter an input signal, but in order to mount it on a PCB, the size of the PCB becomes large and the size of the entire circuit becomes complicated, thereby increasing the price. In addition, there is a disadvantage that becomes an obstacle when processing a lot of input data in one module.

이에 따라 본 발명은 데이터를 입력받는 입력측에 위치하는 필터회로를 디지탈회로로 구현하고 ASIC의 내부에 실장하여 전체 회로의 크기를 간소화하면서 신뢰성을 향상시키도록 한 PLC에서 입/출력 모듈의 디지탈 필터회로를 제공하는 것을 그 목적으로 한다.Accordingly, the present invention implements the filter circuit located at the input side to receive the data as a digital circuit and is mounted inside the ASIC to simplify the size of the entire circuit and improve the reliability of the digital filter circuit of the input / output module in the PLC. To provide that purpose.

이와 같은 목적을 달성하기 위한 본 발명은 필터 시정수를 가변시킬 수 있으며 N 개의 플립플롭 및 주변회로로 이루어진 디지탈 필터를 ASIC 내부에 내장하도록 함으로서 전체 회로의 크기를 간소화하면서 신뢰성을 향상시키도록 한 것이다.In order to achieve the above object, the present invention can vary the filter time constant and improve the reliability while simplifying the overall circuit size by embedding a digital filter including N flip-flops and peripheral circuits inside the ASIC. .

도 1은 종래 PLC의 구성을 개략적으로 도시한 블럭도.1 is a block diagram schematically showing the configuration of a conventional PLC.

도 2는 본 발명의 전체적인 구성을 개략적으로 도시한 블럭도.Figure 2 is a block diagram schematically showing the overall configuration of the present invention.

도 3은 본 발명의 입/출력 모듈용 필터회로의 구성을 도시한 블럭도.3 is a block diagram showing the configuration of a filter circuit for an input / output module of the present invention.

도 4는 본 발명의 동작과정을 나타내는 주요 부분의 파형도.Figure 4 is a waveform diagram of the main part showing the operation of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

10 : 중앙처리장치 13 : 입/출력 모듈10: central processing unit 13: input / output module

12 : 베이스 플레이트 15 : 중앙처리장치측 인터페이스부12: base plate 15: central processing unit side interface

15 : 입/출력 모듈측 인터페이스부 20, 20a : 디지탈 필터회로15: I / O module side interface 20, 20a: digital filter circuit

21 : 기준클럭 선택부 22... 22n, 25 : 플립플롭21: reference clock selector 22 ... 22n, 25: flip flop

23 : 앤드회로 24 : 오아회로23: end circuit 24: oA circuit

이하 본 발명을 첨부 도면에 의거 상세히 기술하여 보면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 2은 전체적인 구성을 개략적으로 도시한 것으로서,Figure 2 schematically shows the overall configuration,

중앙처리장치(10)에서 메인 콘트롤러(11)의 제어를 받는 베이스 플레이트(12)는 입/출력 모듈(13)의 입/출력신호 변환부(14)에 데이터를 줄 때에는 중앙처리장치측 인터페이스부(15)를 통하여 이중화 래치(16)에 데이터를 쓰거나 읽도록 하고,The base plate 12, which is controlled by the main controller 11 in the central processing unit 10, transmits data to the input / output signal conversion unit 14 of the input / output module 13. Write or read data to the redundancy latch 16 via 15;

상기 입/출력신호 변환부(14)에서 데이터를 받을 경우에는 입/출력 모듈측 인터페이스부(17)를 통하여 이중화 래치(16)에 데이터를 쓰거나 읽도록 하고,When receiving data from the input / output signal conversion unit 14, the data is written or read in the redundant latch 16 through the input / output module side interface unit 17,

사용자의 선택에 따른 제어신호를 전달받는 타입 설정부(18)에 의해 이중화 래치(16)의 데이터의 흐름 방향이 결정되도록 하고,The data flow direction of the redundancy latch 16 is determined by the type setting unit 18 receiving the control signal according to the user's selection,

입출력신호 변환부(14)와 입/출력 모듈측 인터페이스부(17)의 사이에는 디지탈 필터회로(19)를 설치하여 입력되는 데이터만 필터링하도록 한 것이다.The digital filter circuit 19 is provided between the input / output signal conversion unit 14 and the input / output module side interface unit 17 so as to filter only input data.

상기의 중앙처리장치측 인터페이스부(15), 이중화 래치부(16), 입/출력 모듈측 인터페이스부(17), 디지탈 필터회로(19) 및 타입 설정부(18)들을 하나의 ASIC으로 실장하도록 한 것이다.The CPU unit side interface unit 15, the redundancy latch unit 16, the input / output module side interface unit 17, the digital filter circuit 19, and the type setting unit 18 are mounted in one ASIC. It is.

도 3은 입/출력 모듈용 필터회로의 구성을 나타낸 것으로,Figure 3 shows the configuration of the filter circuit for the input / output module,

시스템 클럭을 전달받는 기준클럭 선택부(21)에서는 N개의 플립플롭(22)(22a) (22b)...(22n)의 클럭단에 클럭신호를 입력시켜 동기가 일치되도록 하고,In the reference clock selector 21 receiving the system clock, the clock signal is input to the clock stages of the N flip-flops 22, 22a, 22b, ... 22n so that the synchronization is synchronized.

입력되는 데이터의 디지탈신호가 입력단(D)으로 전달되는 플립플롭(22)의 출력단(Q)에서 다음 플립플롭(22a)의 입력단(D)으로 전달되도록 하고,The digital signal of the input data is transmitted from the output terminal (Q) of the flip-flop 22 to the input terminal (D) to the input terminal (D) of the next flip-flop (22a),

상기 다음 플립플롭(22a)의 출력단(Q)에서 그 다음 플립플롭(22b)의 입력단(D)으로 입력되도록 하고,Input from the output terminal Q of the next flip-flop 22a to the input terminal D of the next flip-flop 22b,

상기 그 다음 플립플롭(22b)의 출력단(Q)에서는 그 다음 플롭(22n)의 입력단(D)으로 입력되도록 하여 N개의 플립플롭(22)(22a)(22b)...(22n)에 의해 데이터가 지연되도록 하고,At the output Q of the next flip-flop 22b, it is input to the input terminal D of the next flop 22n, and is provided by N flip-flops 22, 22a, 22b, ... 22n. To delay the data,

상기의 플립플롭(22)(22a)(22b)...(22n)의 출력단(Q)에서는 앤드회로(23)와 오아회로(24)에 공통으로 입력되도록 하고,The output terminal Q of the flip-flops 22, 22a, 22b, ... 22n is inputted in common to the AND circuit 23 and the OR circuit 24,

상기 앤드회로(23)의 출력은 출력용 플립플롭(25)의 클럭단(CLK)에 입력되도록 하면서 오아회로(24)의 출력은 출력용 플립플롭(25)의 크리어단자(CLR)으로 입력되도록 하여 입력단(D)으로 동작전원(Vcc)이 인가되는 출력용 플립플롭(25)의 출력단(Q)에서 N개의 플립플롭(22)(22a)(22b)...(22n)에 의해 지연되면서 정확한 "0"이나 "1"의 값을 갖는 디지탈신호로 출력되도록 한 것이다.The output of the AND circuit 23 is input to the clock terminal CLK of the output flip-flop 25 while the output of the OR circuit 24 is input to the CREE terminal CLR of the output flip-flop 25. (D) is delayed by N flip-flops 22 (22a) (22b) ... (22n) at the output terminal (Q) of the output flip-flop (25) to which the operating power supply (Vcc) is applied. The digital signal is output as a digital signal having a value of "or".

이와 같이 구성한 본 발명의 PLC에서 입/출력 모듈의 디지탈 필터회로는 입력신호를 벤이스 플레이트를 통해 중앙처리장치로 전달할 때 필터링되어 노이즈가 제거된 데이터가 전달하도록 한 것으로서,The digital filter circuit of the input / output module in the PLC of the present invention configured as described above is to transmit the filtered data to remove the noise when the input signal is transmitted to the central processing unit through the bence plate.

입출력신호 변환부(14)로 부터 데이터를 정달받는 입/출력 모듈측 인터페이스부(17)에는 디지탈 필터회로(19)를 설치하여 입력되는 디지탈신호만 필터링하도록 한다.In the input / output module side interface unit 17 receiving data from the input / output signal conversion unit 14, a digital filter circuit 19 is installed to filter only the input digital signal.

N 개의 플립플롭(22)...(22n)과 기준클럭 선택부(21), 앤드회로(24), 오아회로(24) 및 출력용 플립플롭(25)들의 주변회로로 이루어진 디지탈 필터회로(19)를 ASIC의 내부에 실장한다.A digital filter circuit 19 consisting of the peripheral circuits of the N flip-flops 22... 22n and the reference clock selector 21, the end circuit 24, the OR circuit 24, and the output flip flops 25. ) Inside the ASIC.

그러므로 입력되는 디지탈신호는 N개의 플립플롭(22)...(22n)을 통해 출력용 플립플롭(25)에 전달되며 N개의 플립플롭(22)...(22n)의 출력상태에 의해 출력용 플립플롭(25)의 상태가 결정되도록 한다.Therefore, the input digital signal is transmitted to the output flip-flop 25 through the N flip-flops 22 ... 22n, and the output flip is output by the output states of the N flip-flops 22 ... 22n. Allow the state of the flop 25 to be determined.

즉 N개의 플립플롭(22)...(22n)의 출력이 모두 '1'이면 앤드회로(23)의 출력이 '1'이 되고, N개의 플립플롭(22)...(22n)의 출력이 모두 '0'이 되면 오아회로(24)의 출력이 '0'이 된다.That is, when the outputs of the N flip-flops 22 ... 22n are all "1", the output of the AND circuit 23 becomes "1", and the outputs of the N flip-flops 22 ... 22n When the outputs are all '0', the output of the OR circuit 24 is '0'.

그리고 앤드회로(23) 및 오아회로(240의 출력은 출력용 플립플롭(25)의 클럭단(CLK)과 크리어단자(CLR)에 입력되면서 앤드회로(23)의 출력이 '1'이면 출력용 플립플롭(25)의 클럭이 '1'이 되어 출력단(Q)이 '1'이 출력되고, 오아회로(24)의 출력이 '0'이면 크리어 입력이 '0'이되어 출력용 플립플롭(25)의 출력단(Q)에서 '0'이 된다.The outputs of the AND circuit 23 and the OR circuit 240 are inputted to the clock terminal CLK and the clear terminal CLR of the output flip flop 25, and the output flip flop is output when the output of the AND circuit 23 is '1'. If the clock of (25) becomes '1' and the output terminal Q is outputted with '1', and the output of the OR circuit 24 is '0', the cree input becomes '0' and the output of the flip-flop 25 It becomes '0' at the output terminal Q.

도 4의 (나)에 도시한 것과 같은 파형으로 공급되는 기준클럭의 상승에지에서 N개의 플립플롭(22)...(22n)의 상태가 변화하므로 도 4의 (가)에 도시한 것과 같은 상태로 입력되는 디지탈의 입력신호중 기준클럭 n개 이상동안 동일 상태를 유지하는 구역(도 4의 1과 4)에서만 출력 플립플롭(25)의 출력이 변하게 되며, 기준클럭 n개 보다 작은 시간내에 입력신호의 상태가 변화하는 구역(2, 3 및 5)에서는 출력 플립플롭(25)의 상태가 변화하지 않아 도 4의 (다)에 도시한 것과 같은 출력파형을 얻을 수 있게된다.As the states of the N flip-flops 22 ... 22n change at the rising edge of the reference clock supplied with the waveform as shown in FIG. 4B, the same as shown in FIG. The output of the output flip-flop 25 is changed only in a region (1 and 4 of FIG. 4) that maintains the same state for more than n reference clocks among digital input signals inputted in a state, and is input within a time smaller than n reference clocks. In the regions 2, 3, and 5 in which the state of the signal changes, the state of the output flip-flop 25 does not change, so that an output waveform as shown in Fig. 4C can be obtained.

N개의 플립플롭(22)...(22n)에 의한 필터링 계수는 T = N * t이고,The filtering coefficients by the N flip-flops 22 ... 22n are T = N * t,

여기서 N는 플립플롭(22)...(22n)들의 갯수이고Where N is the number of flip-flops (22) ... (22n)

t는 기준클럭 선택부(21)의 출력주기이다.t is an output period of the reference clock selector 21.

필러링 계수인 T 보다 작은 시간동안의 입력의 변화는 출력 상태에 영향을 못 미친다.Changes in the input for less than T, the filling factor, do not affect the output state.

기준클럭 선택부(21)의 기준클럭의 주기를 변화시켜 상기의 필터링 계수인 T (= N * t) 를 변화시킬수가 있다.The period of the reference clock of the reference clock selector 21 can be changed to change the filtering coefficient T (= N * t).

따라서 본 발명의 PLC에서 입/출력 모듈의 디지탈 필터회로에 의하여서는 필터 시정수를 가변시킬 수 있으며 N 개의 플립플롭 및 주변회로로 이루어진 디지탈 필터를 ASIC 내부에 내장하도록 함으로서 전체 회로의 크기를 간소화하면서 신뢰성을 향상시키도록 한 것이다.Therefore, in the PLC of the present invention, the filter time constant can be varied by the digital filter circuit of the input / output module, and the digital circuit composed of N flip-flops and peripheral circuits is built in the ASIC while simplifying the overall circuit size. It is to improve the reliability.

Claims

The digital filter circuit 19 is installed at the input / output module side interface unit 17 which exchanges data with the input / output signal conversion unit 14 to remove noise of the input data. Digital filter circuit.

The digital filter circuit of claim 1, wherein the digital filter circuit outputs a clock signal from the reference clock selector 21 receiving the system clock.

The input digital signal is inputted in series to the flip-flops 22 ... 22n,

The outputs of the flip-flops 22... 22n are commonly input to the AND circuit 23 and the OR circuit 24.

And the outputs of the AND circuit (23) and the OR circuit (24) are respectively input to the clock terminal and the cree terminal of the output flip-flop (25).

The method of claim 1, wherein the filtering coefficient of the digital filter circuit is T = N * t,

N is the number of flip-flops (22) ... (22n),

t is the output period of the reference clock selector 21,

Digital filter circuit of an input / output module in a PLC that can change the filtering coefficient by changing the output period (t).