KR19990069093A

KR19990069093A - Ring oscillator with fine frequency control

Info

Publication number: KR19990069093A
Application number: KR1019980003119A
Authority: KR
Inventors: 김흥석
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1998-02-04
Filing date: 1998-02-04
Publication date: 1999-09-06

Abstract

본 발명에 따른 반도체 장치의 링 발진기는 외부에서 설정 가능한 데이터를 저장하는 레지스터와; 링 구조로 배열되고 그리고 직렬로 접속된 짝수단의 지연 반전기들; 및 상기 각 지연 소자들의 출력단에 각각 병렬로 연결되며, 상기 데이터에 따라 커패시턴스가 가변되는 프로그램어블 커패시터 어레이들을 포함한다.The ring oscillator of the semiconductor device according to the present invention includes a register for storing externally settable data; Mating delay inverters arranged in a ring structure and connected in series; And programmable capacitor arrays connected in parallel to output terminals of the respective delay elements, and whose capacitances are varied according to the data.

Description

RING OSCILLATOR CAPABLE OF CONTROLLING FREQUENCY DELICATELY

본 발명은 반도체 장치에 관한 것으로, 구체적으로는 미세한 주파수 조절이 가능한 링 발진기에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to a ring oscillator capable of fine frequency control.

반도체 장치 중 마이크로컨트롤러는 전압 및 공정 변수의 변화에도 일정한 주파수의 신호를 발생하는 발진기가 필요할 때가 있다. 전압 및 공정 변수가 변화될 경우 발진기의 주파수도 조정이 필요하게 된다. 그러나, 종래의 주파수 가변 발진 회로들은 주파수를 가변할 경우 추가적인 가변 전압 회로를 필요로 하며, 주파수 가변의 정밀도는 가변 전압 회로의 정밀도에 의존하게 되는 문제가 발생한다.Microcontrollers in semiconductor devices often require an oscillator that generates a constant frequency signal even with changes in voltage and process parameters. If the voltage and process parameters change, the frequency of the oscillator will also need to be adjusted. However, conventional frequency variable oscillator circuits require an additional variable voltage circuit when the frequency is variable, and a problem arises in that the precision of the frequency variable depends on the precision of the variable voltage circuit.

따라서 본 발명의 목적은 미세한 주파수 조절이 가능한 링 발진기를 제공하는 것이다.Accordingly, an object of the present invention is to provide a ring oscillator capable of fine frequency control.

도 1은 본 발명의 링 발진기의 회로 구성을 나타내는 회로도;1 is a circuit diagram showing a circuit configuration of a ring oscillator of the present invention;

도 2는 본 발명의 링 발진기의 전류 제한형 지연 반전기의 회로를 보여주는 회로도;2 is a circuit diagram showing a circuit of a current limited delay inverter of a ring oscillator of the present invention;

도 3은 본 발명의 링 발진기의 프로그램어블 커패시터 어레이의 회로를 보여주는 회로도, 그리고3 is a circuit diagram showing a circuit of a programmable capacitor array of a ring oscillator of the present invention, and

도 4는 본 발명의 링 발진기의 각 노드의 파형을 보여주는 도면이다.4 is a view showing the waveform of each node of the ring oscillator of the present invention.

*도면의 주요 부분에 대한 부호 설명* Explanation of symbols on the main parts of the drawings

10 : 지연부 20 : 커패시터 어레이부10: delay unit 20: capacitor array unit

30 : 출력부 40 : 출력 단자30: output part 40: output terminal

(구성)(Configuration)

상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 외부에서 설정 가능한 데이터를 저장하는 레지스터와; 링 구조로 배열되고 그리고 직렬로 접속된 복수 개의 전류 제한형 지연 반전기들; 및 상기 각 지연 반전기들의 출력단에 각각 병렬로 연결되며, 상기 데이터에 따라 커패시턴스가 가변되는 프로그램어블 커패시터 어레이들을 포함하는 것을 특징으로 한다.According to one aspect of the present invention for achieving the above object, a register for storing externally settable data; A plurality of current limited delay inverters arranged in a ring structure and connected in series; And programmable capacitor arrays connected in parallel to output terminals of the respective delay inverters, the capacitance of which is varied according to the data.

이 실시예에 있어서, 상기 전류 제한형 지연 반전기 각각은, 전압 전원과 연결된 증가형 PMOS 트랜지스터와; 소오스가 접지 전원과 연결되고, 상기 증가형 PMOS 트랜지스터와 게이트가 상호 연결된 증가형 NMOS 트랜지스터와; 상기 증가형 PMOS 트랜지스터와 증가형 NMOS 트랜지스터의 사이에 연결되어 있는 공핍형 트랜지스터를 포함하는 것을 특징으로 한다.In this embodiment, each of the current limited delay inverters comprises: an incremental PMOS transistor coupled to a voltage power supply; An incremental NMOS transistor having a source connected to a ground power supply and the incremental PMOS transistor and a gate interconnected to each other; And a depletion transistor connected between the increased PMOS transistor and the increased NMOS transistor.

이 실시예에 있어서, 상기 프로그램어블 커패시터 어레이 각각은, 접지 전원에 소오스들이 연결된 복수개의 NMOS 트랜지스터들과; 일 단자가 대응하는 상기 지연 소자들의 출력 단자들에 병렬로 연결되고, 타 단자가 대응하는 상기 NMOS 트랜지스터들에 연결되는 복수개의 커패시터들을 포함하는 것을 특징으로 한다.In this embodiment, each of the programmable capacitor array comprises: a plurality of NMOS transistors whose sources are connected to a ground power source; One terminal may be connected in parallel to the output terminals of the corresponding delay elements, and the other terminal includes a plurality of capacitors connected to the corresponding NMOS transistors.

이 실시예에 있어서, 상기 커패시터 어레이의 기본 커패시터 PCn을 제외한 상기 각 커패시터의 값은 PCi = PC1 * 2^i-1(i = 1, 2, 3, ... n-1)로 정해지는 것을 특징으로 한다.In this embodiment, the value of each capacitor except the basic capacitor PCn of the capacitor array is determined as PCi = PC1 * 2 ^i-1 (i = 1, 2, 3, ... n-1) It is done.

(작용)(Action)

이와같은 장치에 의해서, 링 발진기에서 발생되는 주파수를 미세하게 조절할 수 있다.By such a device, the frequency generated in the ring oscillator can be finely adjusted.

(실시예)(Example)

이하 본 발명의 실시예에 따른 참조도면 1 내지 4에 의거하여 상세히 설명한다.Hereinafter will be described in detail with reference to the drawings 1 to 4 according to an embodiment of the present invention.

도 1은 본 발명의 링 발진기의 회로 구성을 나타내는 회로도이다.1 is a circuit diagram showing a circuit configuration of a ring oscillator of the present invention.

도 1을 참조하면, 본 발명의 링 발진기는 지연부(10), 커패시터 어레이부(20) 그리고, 출력부(30), 출력 단자(40)를 포함하고 있다.Referring to FIG. 1, the ring oscillator of the present invention includes a delay unit 10, a capacitor array unit 20, an output unit 30, and an output terminal 40.

상기 지연부(10)는 n개의 지연 반전기들(Idn)(n=2, 4, 6 ..., i)을 포함한다. 상기 지연 소자들은 각각 입력 단자와 출력 단자를 갖는 전류 제한형 반전기들이다. 상기 지연부(10)의 입력 단자는 상기 출력부(30)의 노드(n1)에 연결되고 출력 단자는 상기 출력부(30)의 난드 게이트의 제 2 입력 단자에 연결되어 있다.The delay unit 10 includes n delay inverters Idn (n = 2, 4, 6..., I). The delay elements are current limiting inverters each having an input terminal and an output terminal. The input terminal of the delay unit 10 is connected to the node n1 of the output unit 30 and the output terminal is connected to the second input terminal of the NAND gate of the output unit 30.

상기 커패시터 어레이부(20)는 외부에서 설정 가능한 레지스터(미도시된)로부터 제공되는 n 비트 데이터에 의해 제어되며, 각 데이터에 대응하는 프로그램어블 커패시터 어레이들을 포함한다. 상기 프로그램어블 커패시터 어레이(C1)의 일 단자는 상기 전류 제한형 반전기(Id1)의 출력 단자와 병렬로 연결되고 타 단자는 제 1 접지 전원에 연결되어 있다. 상기 프로그램어블 커패시터 어레이(C2)의 일 단자는 상기 전류 제한형 반전기(Id2)의 출력 단자와 병렬로 연결되고 타 단자는 제 2 접지 전원에 연결되어 있다. 상기 프로그램어블 커패시터 어레이(Cn-1)의 일 단자는 상기 전류 제한형 반전기(Idn-2)의 출력 단자와 병렬로 연결되고 타 단자는 제 n-1 접지 전원에 연결되어 있다. 상기 프로그램어블 커패시터 어레이(Cn)의 일 단자는 상기 전류 제한형 반전기(Idn)의 출력 단자와 병렬로 연결되고 타 단자는 제 n 접지 전원에 연결되어 있다.The capacitor array unit 20 is controlled by n-bit data provided from an externally settable register (not shown), and includes programmable capacitor arrays corresponding to each data. One terminal of the programmable capacitor array C1 is connected in parallel with an output terminal of the current limited inverter Id1 and the other terminal is connected to a first ground power source. One terminal of the programmable capacitor array C2 is connected in parallel with an output terminal of the current limiting inverter Id2 and the other terminal is connected to a second ground power source. One terminal of the programmable capacitor array Cn-1 is connected in parallel with an output terminal of the current limiting inverter Idn-2, and the other terminal is connected to an n-1 ground power source. One terminal of the programmable capacitor array Cn is connected in parallel with an output terminal of the current limited inverter Idn and the other terminal is connected to an nth ground power source.

상기 출력부(30)는 상기 난드 게이트와 반전기(I1)를 포함하고 있다. 상기 난드 게이트는 두 개의 입력 단자와 하나의 출력 단자를 갖고, 제 1 입력 단자는 활성화 신호(EN)을 공급받고, 제 2 입력 단자는 상기 지연부(10)의 출력 단자에 연결되고, 상기 출력 단자는 상기 반전기(I1)에 연결되어 있다. 상기 반전기(I1)의 입력 단자는 상기 난드 게이트의 출력 단자와 연결되어 있고 출력 단자는 링 발진기의 상기 출력 단자(40)로 구성되어 있다. 상기 난드 게이트의 출력 단자와 상기 반전기(I1)의 접속점에 상기 지연부(10)의 입력 단자가 연결되어 있다.The output unit 30 includes the NAND gate and the inverter I1. The NAND gate has two input terminals and one output terminal, a first input terminal receives an activation signal EN, a second input terminal is connected to an output terminal of the delay unit 10, and the output The terminal is connected to the inverter I1. The input terminal of the inverter I1 is connected to the output terminal of the NAND gate and the output terminal is composed of the output terminal 40 of the ring oscillator. An input terminal of the delay unit 10 is connected to a connection point of the output terminal of the NAND gate and the inverter I1.

도 2는 본 발명의 링 발진기의 전류 제한형 반전기의 회로를 보여주는 회로도이다.2 is a circuit diagram showing a circuit of a current limited inverter of a ring oscillator of the present invention.

도 2를 참조하면, 링 발진기에 구성되어 있는 상기 전류 제한형 반전기(Idn)는 PMOS 트랜지스터(Md1), 공핍형 NMOS 트랜지스터(Md2), NMOS 트랜지스터(Md3)를 포함하고 있다. 상기 PMOS 트랜지스터(Md1)는 각각 소오스, 게이트 및 드레인을 갖고, 상기 드레인이 상기 공핍형 NMOS 트랜지스터(Md2)의 드레인에 연결되고, 상기 게이트가 상기 NMOS 트랜지스터(Md3)의 게이트와 연결되고, 상기 소오스가 전원 전압 단자에 연결되어 있다. 상기 공핍형 NMOS 트랜지스터(Md2)는 각각 소오스, 게이트 및 드레인을 갖고, 상기 소오스가 상기 NMOS 트랜지스터(Md3)의 드레인에 연결되고, 상기 게이트는 상기 소오스와 상기 NMOS 트랜지스터(Md3)의 드레인의 접속점에 연결되고, 상기 드레인이 상기 PMOS 트랜지스터(Md1)의 드레인과 연결되어 있다. 상기 NMOS 트랜지스터(Md3)는 각각 소오스, 게이트 및 드레인을 갖고, 상기 소오스는 접지 전원에 연결되고, 상기 게이트는 상기 PMOS 트랜지스터(Md1)의 게이트와 연결되고, 상기 드레인은 상기 공핍형 NMOS 트랜지스터(Md2)의 소오스에 연결되어 있다.Referring to FIG. 2, the current limiting inverter Idn included in the ring oscillator includes a PMOS transistor Md1, a depletion NMOS transistor Md2, and an NMOS transistor Md3. The PMOS transistor Md1 has a source, a gate and a drain, respectively, the drain is connected to the drain of the depletion type NMOS transistor Md2, the gate is connected to the gate of the NMOS transistor Md3, and the source is Is connected to the supply voltage terminal. The depletion type NMOS transistor Md2 has a source, a gate, and a drain, respectively, the source is connected to the drain of the NMOS transistor Md3, and the gate is connected to a connection point of the source and the drain of the NMOS transistor Md3. The drain is connected to the drain of the PMOS transistor Md1. The NMOS transistor Md3 has a source, a gate, and a drain, respectively, the source is connected to a ground power supply, the gate is connected to a gate of the PMOS transistor Md1, and the drain is the depletion type NMOS transistor Md2. ) Is connected to a source.

도 3은 본 발명의 링 발진기의 프로그램어블 커패시터 어레이(Cn)의 회로를 보여주는 회로도이다. 도 3을 참조하면, 상기 프로그램어블 커패시터 어레이는 n(n은 양의 정수)개의 커패시터들(CP1, CP2, ... CPn-1, CPn)과 n-1개의 NMOS 트랜지스터들(M1, M2, ..., Mn-1)을 포함하고 있다. 상기 커패시터들(CP1, CP2, ... CPn-1, CPn)은 각각 두 개의 단자들을 갖고, 일 단자들이 각각 대응하는 상기 전류 제한형 반전기들(Id1, Id2, ..., Idn-1, Idn)의 출력 단자들에 병렬로 연결되고 타 단자들은 각각 대응하는 상기 NMOS 트랜지스터들(M1, M2, M3, ..., Mn-1)의 드레인들에 연결되어 있다. 상기 NMOS 트랜지스터들(M1, M2, M3, ..., Mn-1)은 각각 소오스, 게이트 및 드레인들을 갖고, 상기 소오스들이 각각 대응하는 접지 전원들에 연결되고, 상기 게이트들이 각각 대응하는 상기 레지스터의 출력 단자들에 연결되고, 상기 드레인들은 각각 대응하는 상기 커패시터들(CP1, CP2, ... CPn-1, CPn)의 단자들과 연결되어 있다.3 is a circuit diagram showing a circuit of a programmable capacitor array Cn of a ring oscillator of the present invention. Referring to FIG. 3, the programmable capacitor array includes n (n is a positive integer) capacitors CP1, CP2, ... CPn-1, CPn and n-1 NMOS transistors M1, M2, ..., Mn-1). The capacitors CP1, CP2,... CPn-1, CPn each have two terminals, and the current limiting inverters Id1, Id2,. , Idn) are connected in parallel and the other terminals are respectively connected to the drains of the corresponding NMOS transistors M1, M2, M3, ..., Mn-1. The NMOS transistors M1, M2, M3, ..., Mn-1 each have a source, a gate and a drain, the sources are respectively connected to corresponding ground power supplies, and the gates respectively correspond to the registers. The drains are connected to the terminals of the corresponding capacitors CP1, CP2,... CPn-1, CPn, respectively.

상기 레지스터로부터 공급되는 상기 데이터들은 각각 대응하는 상기 NMOS 트랜지스터들(M1, M2, M3, ..., Mn-1)의 상기 게이트들에 공급된다. 상기 프로그램어블 커패시터 어레이(Cn)는 공급되는 상기 데이터들에 의해 커패시턴스가 제어된다. 즉 상기 데이터들은 상기 NMOS 트랜지스터들(M1, M2, M3, ..., Mn-1)의 상기 게이트들을 제어하여 상기 커패시터들(CP1, CP2, ... CPn-1, CPn)에 충전되고 방전되는 전하들의 양을 조절한다.The data supplied from the registers are respectively supplied to the gates of the corresponding NMOS transistors M1, M2, M3, ..., Mn-1. The capacitance of the programmable capacitor array Cn is controlled by the data supplied thereto. That is, the data are charged and discharged in the capacitors CP1, CP2, ... CPn-1, CPn by controlling the gates of the NMOS transistors M1, M2, M3,..., Mn-1. Adjust the amount of charges that are made.

이하 도 1 내지 도 4를 참조하여 본 발명의 링 발진기의 동작이 설명된다.1 to 4, the operation of the ring oscillator of the present invention will be described.

도 4를 참조하면, 노드들(N1, N2, ..., Nn-1, Nn)은 각각 상기 전류 제한형 반전기들(Id1, Id2, ..., Idn-1, Idn)의 출력 단자에 위치하고 있다. 상기 노드(N1)의 출력 신호는 상기 전류 제한형 반전기(Id1)로 공급되는 입력 신호의 레벨이 전환될 때, 상기 전류 제한형 반전기(Id1)에 의해 상기 입력 신호의 위상과 전압 레벨이 가변되어 출력된다. 상기 입력 신호가 하이 레벨에서 로우 레벨로 전환되면, 상기 전류 제한형 반전기(Id1)의 상기 PMOS 트랜지스터(Md1)의 채널이 도통되고 상기 NMOS 트랜지스터(Md3)의 채널은 차단된다. 전압 전원으로부터 상기 PMOS 트랜지스터(Md1)의 채널을 통해 공급되는 전하들은 상기 공핍형 NMOS 트랜지스터(Md2)의 도통되어 있는 채널을 통해 상기 커패시터 어레이(C1)로 공급된다. 이때, 상기 공핍형 NMOS 트랜지스터(Md2)의 게이트에 상기 전하들의 전압이 인가되고, 인가된 상기 전압의 레벨에 의해 도통된 채널이 넓어지게 된다. 따라서, 상기 채널을 통해 흐르는 전하들의 양은 점차적으로 증가하여 상기 커패시터들에 충전된다. 그러나, 상기 공핍형 NMOS 트랜지스터(Md2)의 채널이 넓어지는 시간만큼의 신호의 지연이 발생하고, 상기 신호의 지연만큼 상기 커패시터 어레이(C1)의 충전 커패시턴스를 만족시키지 못하는 충전이 이루어진다. 이로인해, 노드(N1)의 신호의 전압 레벨은 상기 입력 신호의 전압 레벨보다 낮아진다.Referring to FIG. 4, nodes N1, N2, ..., Nn-1, Nn are output terminals of the current limiting inverters Id1, Id2, ..., Idn-1, Idn, respectively. Located in When the level of the input signal supplied to the current limited inverter Id1 is switched, the output signal of the node N1 changes the phase and voltage level of the input signal by the current limited inverter Id1. The output is variable. When the input signal is switched from the high level to the low level, the channel of the PMOS transistor Md1 of the current limited inverter Id1 is turned on and the channel of the NMOS transistor Md3 is cut off. Charges supplied from the voltage power supply through the channel of the PMOS transistor Md1 are supplied to the capacitor array C1 through the conductive channel of the depletion NMOS transistor Md2. At this time, the voltage of the charges is applied to the gate of the depletion-type NMOS transistor Md2, and the conductive channel is widened by the level of the applied voltage. Thus, the amount of charges flowing through the channel gradually increases to charge the capacitors. However, a signal delay occurs as long as the channel of the depletion-type NMOS transistor Md2 is widened, and charging that does not satisfy the charge capacitance of the capacitor array C1 by the delay of the signal occurs. As a result, the voltage level of the signal at the node N1 is lower than the voltage level of the input signal.

상기 노드(Nn)의 출력 신호는 상기 전류 제한형 반전기(Idn)의 입력 단자에 상기 노드(Nn-1)의 신호의 레벨이 전환될 때, 상기 전류 제한형 반전기(Idn)에 의해 상기 신호의 위상과 전압 레벨이 가변되어 출력된다. 상기 노드(Nn-1)의 신호가 로우 레벨에서 하이 레벨로 전환되면, 상기 PMOS 트랜지스터(Md1)의 채널은 차단되고, 상기 NMOS 트랜지스터(Md3)의 채널은 도통된다. 이로인해, 커패시터들에 충전되어 있던 전하들은 상기 NMOS 트랜지스터(Md3)의 상기 채널을 통해 급격하게 방전된다.The output signal of the node Nn is switched by the current limited inverter Idn when the level of the signal of the node Nn-1 is switched to the input terminal of the current limited inverter Idn. The phase and voltage level of the signal are varied and output. When the signal of the node Nn-1 is switched from the low level to the high level, the channel of the PMOS transistor Md1 is cut off and the channel of the NMOS transistor Md3 is turned on. As a result, the charges charged in the capacitors are rapidly discharged through the channel of the NMOS transistor Md3.

상기 노드(Nn-1)의 신호가 하이 레벨에서 로우 레벨로 전환되면, 상기 전류 제한형 반전기(Idn)의 상기 PMOS 트랜지스터(Md1)의 채널이 도통되고 상기 NMOS 트랜지스터(Md3)의 채널은 차단된다. 상기 PMOS 트랜지스터(Md1)으로부터 공급되는 전하들은 상기 공핍형 NMOS 트랜지스터(Md2)의 도통되어 있는 채널을 통해 상기 커패시터 어레이(Cn)로 공급된다. 이때, 상기 공핍형 NMOS 트랜지스터(Md2)의 게이트에 상기 전하들의 전압이 인가되고, 인가된 상기 전압의 레벨에 의해 도통된 채널이 넓어지게 된다. 상기 노드(Nn-1)에서의 신호의 시간 지연과 점차적으로 증가하여 커패시터들에 충전된다. 그러나, 상기 공핍형 NMOS 트랜지스터(Md2)의 채널이 넓어지는 시간만큼의 신호의 지연이 발생하고, 상기 신호의 지연만큼 상기 커패시터 어레이(Cn)의 충전 커패시턴스를 만족시키지 못하는 충전이 이루어진다. 이로인해, 노드(Nn)의 신호의 전압 레벨은 상기 입력 신호의 전압 레벨보다 낮아진다.When the signal of the node Nn-1 is switched from the high level to the low level, the channel of the PMOS transistor Md1 of the current limited inverter Ild is turned on and the channel of the NMOS transistor Md3 is blocked. do. Charges supplied from the PMOS transistor Md1 are supplied to the capacitor array Cn through a conductive channel of the depletion NMOS transistor Md2. At this time, the voltage of the charges is applied to the gate of the depletion-type NMOS transistor Md2, and the conductive channel is widened by the level of the applied voltage. The time delay of the signal at the node Nn-1 is gradually increased to charge the capacitors. However, a signal delay occurs as long as the channel of the depletion-type NMOS transistor Md2 is widened, and charging that does not satisfy the charge capacitance of the capacitor array Cn by the delay of the signal occurs. As a result, the voltage level of the signal at the node Nn becomes lower than the voltage level of the input signal.

노드(n1)은 상기 출력부(30)의 상기 난드 게이트의 출력 단자에 위치하고 있다. 상기 노드(n1)의 신호는 상기 난드 게이트의 상기 제 2 입력 단자에 공급되는 상기 노드(Nn)의 신호 레벨과 외부로부터 상기 난드 게이트의 상기 제 1 입력 단자로 공급되는 상기 활성화 신호(EN)의 조합에 의하여 상기 난드 게이트의 출력 단자로 출력된다. 상기 출력 단자(40)의 출력 신호는 상기 노드(n1)의 출력 신호가 상기 반전기(I1)를 통하여 반전되어 출력된다,The node n1 is located at the output terminal of the NAND gate of the output unit 30. The signal of the node n1 is a signal level of the node Nn supplied to the second input terminal of the NAND gate and the activation signal EN supplied from the outside to the first input terminal of the NAND gate. The combination is output to the output terminal of the NAND gate. The output signal of the output terminal 40 is output by inverting the output signal of the node n1 through the inverter I1,

상기한 바와같이, 공급되는 데이터를 조절하여 링 발진기에서 발생되는 주파수를 레지스터 설정값에 따라 미세하게 조절할 수 있다.As described above, the frequency generated from the ring oscillator can be finely adjusted according to the register setting value by adjusting the supplied data.

Claims

In a ring oscillator;

A register for storing externally settable data;

A plurality of current limited delay inverters arranged in a ring structure and connected in series;

And programmable capacitor arrays connected in parallel to output terminals of the respective delay inverters, the capacitances being variable according to the data.

The method of claim 1,

Each of the current limited delay inverters,

An incremental PMOS transistor coupled to the voltage supply;

An incremental NMOS transistor having a source connected to a ground power supply and the incremental PMOS transistor and a gate interconnected to each other;

And a depletion transistor connected between said incremental PMOS transistor and said incremental NMOS transistor.

The method of claim 1,

Each of the programmable capacitor array,

A plurality of NMOS transistors whose sources are connected to a ground power source;

And a plurality of capacitors, the one terminal of which is connected in parallel to the output terminals of the corresponding delay elements and the other terminal of which is connected to the corresponding NMOS transistors.

The method of claim 3, wherein

And the value of each capacitor except the basic capacitor PCn of the capacitor array is determined by PCi = PC1 * 2 ^i-1 (i = 1, 2, 3, ... n-1).