KR19990068001A

KR19990068001A - 신호 전송 시스템

Info

Publication number: KR19990068001A
Application number: KR1019990001549A
Authority: KR
Inventors: 야마우치히로유키
Original assignee: 마츠시타 덴끼 산교 가부시키가이샤
Priority date: 1998-01-20
Filing date: 1999-01-20
Publication date: 1999-08-25
Also published as: US6304930B1; KR100529454B1

Abstract

본 발명은 병렬신호 전송 시스템의 소비 전력을 삭감하기 위한 것이다.

모드 신호(M)에 의해 통상전송 모드(M=0)가 지정되는 경우에는 각각 저항종단된 4개의 신호선(L0∼L3)을 모두 사용하는 병렬신호 전송이 실행되도록, 송신 유니트(11) 중의 4개의 드라이버(31∼34)를 논리(21∼24)의 출력으로써 활성화시킨다. 모드 신호(M)에 의해 제한전송 모드(M=1)가 지정되는 경우에는 4개의 신호선(L0∼L3) 중 1개의 특정 신호선(L3)만을 사용하는 직렬신호 전송이 실행되도록 4개의 드라이버(31∼34) 중 특정 드라이버(34)만을 병렬-직렬 변환회로(25)의 출력으로 활성화시키고, 논리(21, 22, 23)의 출력으로 비사용 드라이버(31, 32, 33)의 출력 임피던스를 높임으로써 비사용 신호선(L0, L1, L2)의 종단저항에 기인하는 직류전류를 차단한다.

Description

신호 전송 시스템{SIGNAL TRANSMISSION SYSTEM}

본 발명은 병렬신호 전송 시스템의 소비 전력 삭감을 위한 개량에 관한 것이다.

송신 유니트와 수신 유니트 및 이 두가지의 유니트 사이에 개재하는 복수개의 신호선을 구비한 신호전송 시스템이 알려져 있다. 이 신호선의 총수는 전송할 정보의 최대량에 맞추어 미리 고정된다. 송신 유니트는 이 복수개의 신호선 중 각각 대응하는 신호선에 접속된 복수개의 드라이버를 구비한다. 각 드라이버는 예를 들어 전원선(전압VDD)과 대응 신호선 사이에 개재하는 PMOS 트랜지스터와, 이 대응 신호선과 접지선(전압VSS) 사이에 개재하는 NMOS 트랜지스터를 갖는다.

그런데 한장의 프린트 배선반상에 실장된 복수의 반도체 집적회로간에서의 고속 신호 전송이 요구되고 있다. 예를 들으면 방대한 동화상 데이터를 처리할 경우 메모리 컨트롤러와 메모리 사이의 어드레스 신호와 데이터 신호 및 기타 제어 신호의 전송에 병렬신호 전송방식이 채용된다. 이와 같은 신호 전송이 고속으로 될수록 신호선의 인덕턴스 성분에 기인한 반사의 영향이 신호파형에 현저히 나타나게 된다. 그래서 병렬신호 전송을 위한 복수개의 신호선은 각각 저임피턴스의 종단저항을 통해 종단전압선(전압VTT)에 접속된다. 종단전압(VTT)은 예를 들어 거의 (VDD＋VSS)/2에 가깝게 설정된다.

반도체 집적회로간에서의 병렬신호 전송을 위한 복수개의 신호선이 각각 상기와 같이 저항종단되어 있으면, 어떤 드라이버의 출력이 논리(1)일 경우 즉 이 드라이버 중의 PMOS 트랜지스터가 온 상태라면 직류전류가 전원선(전압VDD)으로부터 상기 PMOS 트랜지스터와 대응 신호선 및 대응 종단저항을 통해 종단 전압선(전압VTT)으로 흐른다. 또한 드라이버의 출력이 논리(0)일 경우 즉 이 드라이버 중의 NMOS 트랜지스터가 온 상태라면 직류 전류가 종단전압선(전압VTT)으로부터 대응 종단저항과 대응 신호선 및 상기 NMOS 트랜지스터를 통해 접지선(전압VSS)으로 흐른다. 모든 드라이버 및 종단저항이 이들 직류전류를 항상 발생시키므로 이로 인한 소비 전력은 무시할 수 없을 만큼 크다.

한 개의 반도체 집적회로 내부에서의 회로 블록간의 병렬신호 전송에서는 상기와 같이 신호선이 저항종단되지는 않지만 각 신호선에 기생하는 용량의 충전·방전에 관계된 직류전류가 항상 모든 드라이버 중에 발생하므로 이에 기인하는 소비 전력은 무시할 수 없을 만큼 크다.

본 발명의 목적은 상술한 바와 같은 병렬신호 전송 시스템에서의 소비 전력을 삭감하는데에 있다.

도 1은 본 발명에 관한 신호전송 시스템을 구비한 컴퓨터의 구성예를 도시한 블록도.

도 2는 도 1에 나타난 메모리 컨트롤러의 내부 구성을 도시한 블록도.

도 3은 도 2에 나타난 논리(0∼2)의 진리표.

도 4는 도 2에 나타난 논리(3)의 진리표.

도 5는 도 1에 나타난 메모리의 내부 구성을 도시한 블록도.

도 6은 도 5에 나타난 논리(10∼13)의 진리표.

도 7은 도 2의 구성 변형예를 도시한 블록도.

도 8은 도 7에 나타난 논리(0∼3)의 진리표.

도 9는 도 1의 구성 변형예를 도시한 블록도.

도 10은 도 9에 나타난 메모리 컨트롤러의 내부 구성을 도시한 블록도.

도 11은 도 10에 나타난 논리(0∼2)의 진리표.

도 12는 도 10에 나타난 논리(3)의 진리표.

도 13은 도 9에 나타난 메모리의 내부 구성을 도시한 블록도.

도 14는 도 13에 나타난 논리(10∼13)의 진리표.

* 도면의 주요 부분에 대한 부호의 설명 *

10 : CPU 11 : 메모리 컨트롤러(송신 유니트)

12 : 메모리(수신 유니트) 13 : DC 전원

20 : 제어회로

21∼24 : 논리 (송신 유니트의 논리 수단)

25 : 병렬-직렬 변환회로(송신 유니트의 논리 수단)

31∼34 : 드라이버 40 : 메모리 셀 배열

41∼44 : 수신기

45 : 직렬-병렬 변환회로(수신 유니트의 논리 수단)

51∼54 : 논리 (수신 유니트의 논리 수단)

L0∼L3 : 신호선 M, N : 모드 신호

Qp : PMOS 트랜지스터 Qn : NMOS 트랜지스터

R : 종단저항 VDD : 전원전압

VSS : 접지전압 VTT : 종단전압

일반적으로 병렬신호 전송 시스템에 있어서 단위 시간당에 전송해야 할 정보량은 시시각각으로 변한다. 전송할 정보가 전혀 없는 상태, 예를 들어 대기 상태인 경우도 있다. 또한 예를 들어 다(多)비트 어드레스 신호 전송의 경우 상위 어드레스 신호는 하위 어드레스 신호에 비해 변화가 적다. 즉 상위 어드레스 신호에 의한 단위 시간당의 전송 정보량은 하위 어드레스 신호에 비해 적다. 본 발명은 이러한 점에 착안하여 이루어진 것으로 단위 시간당의 전송 정보량이 적을 경우에는 구비한 복수개의 신호선 중 일부의 신호선만을 사용하여 신호 전송을 실행하도록 한 것이다.

구체적으로는 본 발명에 의하면 통상전송 모드가 지정된 경우에는 복수개의 신호선을 모두 사용하는 병렬신호 전송이 실행되도록, 제한전송 모드가 지정된 경우에는 복수개의 신호선 중 적어도 한개의 신호선은 사용하지 않는 신호전송이 실행되도록 각각의 복수개의 신호선 중 사용될 적당한 신호선이 선택된다. 이와 함께 제한전송 모드에 있어서 비사용 신호선을 흐르는 전류가 저감되도록 이 비사용 신호선과 직류전원 사이의 임피던스가 높아진다. 또한 전송정지 모드가 지정되는 경우에는 복수개의 신호선 모두를 신호 전송에 사용하지 않고, 복수개의 신호선을 흐르는 전류가 각각 저감되도록 복수개 신호선의 각각과 직류전원 사이의 임피던스가 모두 높아진다. 어떤 신호선과 직류전원 사이의 임피던스를 높이기 위해서는 예를 들어 CMOS 인버터 구성의 드라이버 중 PMOS 트랜지스터 및 NMOS 트랜지스터를 모두 오프 상태로 함으로써 상기 드라이버의 출력 임피던스를 높인다.

좀더 구체적으로 설명하자면, 본 발명은 송신 유니트와 수신 유니트 및 양유니트 사이에 개재하는 복수개의 신호선을 구비한 신호전송 시스템에 있어서 송신 유니트는 복수개의 신호선 중 각각 대응하는 신호선에 접속된 복수개의 드라이버와, 통상전송 모드가 지정되는 경우에는 복수개의 신호선을 모두 사용하는 병렬신호 전송이 실행되도록 복수개의 드라이버를 모두 활성화시키고, 제한전송 모드가 지정되는 경우에는 복수개의 신호선 중 적어도 1개의 신호선은 사용하지 않는 신호 전송이 실행되도록 복수개의 드라이버 중 사용 드라이버를 활성화시키며 비사용 드라이버의 출력 임피던스를 높이기 위한 논리 수단을 갖도록 한 것이다. 제한전송 모드에서 높은 출력 임피던스를 갖는 비사용 드라이버는 대응하는 비사용 신호선을 흐르는 직류전류를 저감한다. 이에 대응하여 수신 유니트는 통상전송 모드가 지정된 경우에는 복수개의 신호선으로부터 수신한 신호를 모두 유효화하고, 제한전송 모드가 지정된 경우에는 복수개의 신호선 중 사용 신호선으로부터 수신한 신호는 유효화하고 비사용 신호선으로부터 수신한 신호는 무효화하기 위한 논리 수단을 갖는 것으로 한다. 통상전송 모드 및 제한전송 모드에 추가로 전송정지 모드를 채용해도 좋다. 전송정지 모드에서는 송신 유니트의 논리 수단이 복수개의 드라이버 각각의 출력 임피던스를 모두 높이고 수신 유니트의 논리 수단이 복수개의 신호선으로부터 수신한 신호를 모두 무효화한다.

제한전송 모드에서 저감된 개수의 신호선을 사용하여 통상전송 모드와 동등한 신호전송을 실행하기 위해서는 송신 유니트의 논리수단에 병렬-직렬 변환회로를 설치하고 수신 유니트의 논리수단에 직렬-병렬 변환회로를 설치한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.

( 실시예 ）

이하 메모리 컨트롤러로부터 메모리로의 어드레스 신호와 데이터 신호 및 기타 제어 신호의 병렬 전송에 본 발명을 적용한 예를 첨부 도면을 참조하면서 설명하기로 한다. 여기서는 메모리 컨트롤러가 송신 유니트이고 메모리가 수신 유니트이다. 간략하게 설명하기 위해 메모리 컨트롤러와 메모리 사이에 개재하는 신호선의 개수를 4인 것으로 한다. 본 발명을 메모리로부터 메모리 컨트롤러로의 병렬신호 전송에 적용하는 것도 물론 가능하다.

도 1은 본 발명에 관한 신호전송 시스템을 구비한 컴퓨터의 구성예를 도시한다. 도 1에 나타난 컴퓨터는 1장의 프린트 배선반상에 실장된 복수의 반도체 집적회로로 구성된 것으로, 구체적으로는 CPU(10)와 메모리 컨트롤러(11)와 복수의 메모리(12) 및 DC(직류) 전원(13)을 구비하고 있다. 메모리 컨트롤러(11)와 복수의 메모리(12) 사이에는 4개의 신호선(L0, L1, L2, L3)이 개재하고 있다. 이들 4개의 신호선(L0∼L3)은 전송신호의 반사가 억제되도록 각각 종단저항(R)을 통해종단전압선(전압 VTT)에 접속되어 있다. CPU(10)는 신호(X(어드레스 신호, 데이터 신호, 기타 제어 신호))를 메모리 컨트롤러(11)에 공급하는 것과 함께 신호전송 모드를 지정하기 위한 모드신호(M)를 메모리 컨트롤러(11) 및 각 메모리(12)로 공급한다. M=0이면 통상전송 모드가 선택되고, M=1이면 제한전송 모드가 선택된다. DC 전원(13)은 전압(VDD)을 전원선으로 공급하고, 전압(VSS)을 접지선으로 공급하며, 전압(VTT)을 종단전압선으로 공급하는 것이다. 종단전압(VTT)은 예를 들어 거의 (VDD＋VSS)/2에 가깝게 설정된다. 도 1에서 메모리 컨트롤러(11)를 제외한 각 회로 블록(10, 12)으로의 전원전압(VTT) 및 접지전압(VSS) 공급의 도시는 생략한다.

도 2는 도 1에 나타난 메모리 컨트롤러(11)의 내부 구성을 도시한다. 도 2에 의하면 메모리 컨트롤러(11)는 제어회로(20)와 4개의 논리(논리 0∼3)(21, 22, 23, 24)와 병렬-직렬 변환회로(25) 및 4개의 드라이버(31, 32, 33, 34)를 구비하고 있으며, 통상전송 모드(M=0)가 지정된 경우에는 4개의 신호선(L0∼L3)을 모두 사용하는 병렬신호 전송이 실행되도록 4개의 드라이버(31∼34)를 모두 활성화시키고, 제한전송 모드(M=1)가 지정된 경우에는 4개의 신호선(L0∼L3) 중 1개의 특정 신호선(L3)만을 사용하는 직렬신호 전송이 실행되도록 4개의 드라이버(31∼34) 중 특정 드라이버(34)만을 병렬-직렬 변환회로(25)의 출력으로 활성화시킴과 함께 비사용 드라이버(31, 32, 33)의 출력 임피던스를 높이는 기능을 구비하는 것이다.

드라이버(31)는 전원선(전압VDD)과 신호선(L0) 사이에 개재하는 PMOS 트랜지스터(Qp)와, 이 신호선(L0)과 접지선(전압VSS) 사이에 개재하는 NMOS 트랜지스터(Qn)를 갖는 CMOS 인버터 구성의 드라이버이다. 드라이버(32)는 전원선과 신호선(L1) 사이에 개재하는 PMOS 트랜지스터(Qp)와, 이 신호선(L1)과 접지선 사이에 개재하는 NMOS 트랜지스터(Qn)를 갖는 드라이버이다. 드라이버(33)은전원선과 신호선(L2)사이에 개재하는 PMOS 트랜지스터(Qp)와, 이 신호선(L2)과 접지선 사이에 개재하는 NMOS 트랜지스터(Qn)를 갖는 드라이버이다. 드라이버(34)는 전원선과 신호선(L3) 사이에 개재하는 PMOS 트랜지스터(Qp)와, 이 신호선(L3)과 접지선 사이에 개재하는 NMOS 트랜지스터(Qn)를 갖는 드라이버이다.

제어회로(20)는 CPU(10)로부터 신호(X)를 공급받아 전송해야 할 신호(S0, S1, S2, S3)를 생성하는 것이다.

병렬-직렬 변환회로(25)는 M=1(제한전송 모드)이면 공급된 병렬신호(P3, P2, P1, P0)를 나열된 순서로 직렬신호(SU(=P3, P2, P1, P0) 및 SL(=P3, P2, P1, P0))로 변환시키고 또 이 변환으로 얻어진 직렬신호(SU 및 SL)를 드라이버(34)로 공급하는 동작을 실행하며, M=0(통상전송 모드)이면 아무 변환 동작 없이 직렬신호(SU 및 SL)에 관한 이 회로의 출력 임피던스를 높이는 회로이다.

도 3은 도 2에 나타난 논리(0∼2)의 각 진리표이며 도 4는 도 2에 나타난 논리(3)의 진리표이다. 도 3 및 도 4를 참조하여 통상전송 모드(M=0)와 제한전송 모드(M=1)를 개별적으로 설명하기로 한다.

우선 통상전송 모드(M=0)를 설명하기로 한다. 도 3 및 도 4에 의하면 M=0일 경우 논리(0)는 신호(S0)에 따른 신호(Ｕ(=S0) 및 Ｌ(=S0))를 드라이버(31) 중의 PMOS 트랜지스터(Qp) 게이트와 NMOS 트랜지스터(Qn) 게이트로 각각 공급하며, 논리(1)는 신호(S1)에 따른 신호(Ｕ(=S1) 및 Ｌ(=S1))를 드라이버(32) 중 PMOS 트랜지스터(Qp) 게이트와 NMOS 트랜지스터(Qn) 게이트로 각각 공급하고, 논리(2)는 신호(S2)에 따른 신호(Ｕ(=S2) 및 Ｌ(=S2))를 드라이버(33) 중의 PMOS 트랜지스터(Qp) 게이트와 NMOS 트랜지스터(Qn) 게이트로 각각 공급하고, 논리(3)는 신호(S3)에 따른 신호(Ｕ(=S3) 및 Ｌ(=S3))를 드라이버(34) 중의 PMOS 트랜지스터(Qp) 게이트와 NMOS 트랜지스터(Qn) 게이트로 각각 공급한다. 즉 통상전송 모드(M=0)가 지정된 경우에는 S0=0이면 드라이버(31) 중의 PMOS 트랜지스터(Qp)가 활성화되어 온 상태가 되며 S0=1이면 드라이버(31) 중의 NMOS 트랜지스터(Qn)가 활성화되어 온 상태가 되고, S1=0이면 드라이버(32) 중의 PMOS 트랜지스터(Qp)가 활성화되어 온 상태가 되며 S1=1이면 드라이버(32) 중의 NMOS 트랜지스터(Qn)가 활성화되어 온 상태가 되고, S2=0이면 드라이버(33) 중의 PMOS 트랜지스터(Qp)가 활성화되어 온 상태가 되며 S2=1이면 드라이버(33) 중의 NMOS 트랜지스터(Qn)가 활성화되어 온 상태가 되고, S3=0이면 드라이버(34) 중의 PMOS 트랜지스터(Qp)가 활성화되어 온 상태가 되며 S3=1이면 드라이버(34) 중의 NMOS 트랜지스터(Qn)가 활성화되어 온 상태가 된다. 그 결과 4개의 신호선(L0∼L3)을 모두 사용해서 신호(S0∼S3)의 병렬전송이 실행된다. 그 사이에 병렬-직렬 변환회로(25)는 직렬신호(SU 및 SL)에 관한 이 회로의 출력 임피던스를 높인다.

다음으로 제한전송 모드(M=1)에 대해 설명하기로 한다. 도 3 및 도 4에 의하면 M=1일 경우 논리(0)는 신호(S0)에 상관없이 일정한 신호(U(=1) 및 L(=0))를 드라이버(31) 중의 PMOS 트랜지스터(Qp) 게이트와 NMOS 트랜지스터(Qn) 게이트로 각각 공급하며, 논리(1)는 신호(S1)에 상관없이 일정한 신호(U(=1) 및 L(=0))를 드라이버(32) 중의 PMOS 트랜지스터(Qp) 게이트와 NMOS 트랜지스터(Qn) 게이트로 각각 공급하고, 논리(2)는 신호(S2)에 상관없이 일정한 신호(U(=1) 및 L(=0))를 드라이버(33) 중의 PMOS 트랜지스터(Qp) 게이트 및 NMOS 트랜지스터(Qn) 게이트로 각각 공급하고, 논리(3)는 신호(S3)에 상관없이 이 논리(3)의 신호(U 및 L)에 관한 출력 임피던스를 높인다. 또한 논리(0)는 신호(S0)에 따른 신호(P0(=S0))를 병렬-직렬 변환회로(25)에 병렬로 공급하며, 마찬가지로 논리(1)는 신호(S1)에 따른 신호(P1(=S1))를, 논리(2)는 신호(S2)에 따른 신호(P2(=S))를, 논리(3)는 신호(S3)에 따른 신호(P3(=S3))를 각각 병렬-직렬 변환회로(25)에 병렬로 공급한다. 병렬-직렬 변환회로(25)는 이들 병렬신호(P3, P2, P1, P0)를 나열된 순서로 직렬신호(SU(=P3, P2, P1, P0) 및 SL(=P3, P2, P1, P0))로 변환하고 이 변환으로 얻어진 직렬신호(SU 및 SL)를 각각 드라이버(34) 중의 PMOS 트랜지스터(Qp) 게이트와 NMOS 트랜지스터(Qn) 게이트로 공급한다. 즉 제한전송 모드(M=1)가 지정된 경우에는 3개의 신호선(L0, L1, L2)을 사용하지 않도록 3개의 드라이버(31, 32, 33)의 출력 임피던스가 각각 높여져 1개의 드라이버(34)만이 병렬-직렬 변환회로(25)의 출력에 따라 활성화되도록 되어 있다. 이 때 병렬-직렬 변환회로(25)는 논리(3) 대신에 드라이버(34) 중의 PMOS 트랜지스터(Qp) 및 NMOS 트랜지스터(Qn)를 활성화시킨다. 그 결과 4개의 신호선(L0∼L3) 중 하나의 신호선(L3)만을 사용한 직렬신호 전송이 실행된다.

이상과 같이 도 2에 나타난 메모리 컨트롤러(송신 유니트)(11)에 의하면 제한전송 모드(M=1)에서는 사용 드라이버 및 사용 신호선의 개수를 각각 1로 줄이고 이 모드에서 높은 출력 임피던스를 갖는 비사용 드라이버(31, 32, 33)에 의해 비사용 신호선(L0, L1, L2)의 직류전류를 차단하도록 함으로써 이들 3개의 비사용 신호선(L0∼L2) 및 대응하는 3개의 종단저항(Ｒ)을 각각 흐르는 직류전류가 모두 0으로 저감된다. 따라서 통상전송 모드(M=0)에 비해 신호선을 흐르는 직류전류에 기인하는 소비전력을 4분의 1로 삭감할 수 있다.

도 5는 도 2의 구성에 대응하는, 도 1에 나타난 메모리(12)의 내부 구성을 도시한다. 도 5에 의하면 메모리(12)는 메모리 셀 배열(40)과 4개의 수신기(41, 42, 43, 44)와 직렬-병렬 변환회로(45) 및 4개의 논리(논리10∼13)(51, 52, 53, 54)를 구비하고 있으며 통상전송 모드(M=0)가 지정된 경우에는 4개의 신호선(L0∼L3)으로부터 수신한 신호를 모두 유효화하고 제한전송 모드(M=1)가 지정된 경우에는 4개의 신호선(L0∼L3) 중 1개의 특정 신호선(L3)으로부터 수신한 신호만을 유효화하는 기능을 구비하고 있는 것이다.

도 5에 나타난 Vref는 예를 들어 상기 종단전압(VTT)과 같은 전압으로 설정된 참조전압을 나타낸다. 수신기(41)는 신호선(L0)의 전압과 참조전압(Vref)을 각각 입력으로서 수취하는 차동 증폭기로 구성된 수신기이다. 수신기(42)는 신호선(L1)의 전압과 참조전압(Vref)을 각각 입력으로서 수취하는 차동 증폭기로 구성된 수신기이다. 수신기(43)는 신호선(L2)의 전압과 참조전압(Vref)을 각각 입력으로서 수취하는 차동 증폭기로 구성된 수신기이다. 수신기(44)는 신호선(L3)의 전압과 참조전압(Vref)을 각각 입력으로서 수취하는 차동 증폭기로 구성된 수신기이다.

직렬-병렬 변환회로(45)는 M=1(제한전송 모드)이면 수신기(44)를 통해 수신한 직렬신호(A3)를 병렬신호(P3, P2, P1, P0)로 변환시키는 동작을 실행하고 M=0(통상전송 모드)이면 아무 변환 동작도 실행하지 않는 회로이다.

도 6은 도 5에 나타난 논리(10∼13)의 진리표이다. 도 6을 참조하면서 통상전송 모드(M=0)와 제한전송 모드(M=1)를 개별적으로 설명하기로 한다.

우선 통상전송 모드(M=0)에 대해 설명하기로 한다. 도 6에 의하면 M=0이면 논리(10)는 수신기(41)로부터 공급된 신호(A0)에 따른 신호(Ｑ0(=A0))를 메모리 셀 배열(40)로 공급하며, 마찬가지로 논리(11)는 수신기(42)로부터 공급된 신호(A1)에 따른 신호(Ｑ1(=A1))를, 논리(12)는 수신기(43)로부터 공급된 신호(A2)에 따른 신호(Ｑ2(=A2))를, 논리(13)는 수신기(44)로부터 공급된 신호(A3)에 따른 신호(Ｑ3(=A3))를 메모리 셀 배열(40)로 각각 공급한다. 즉 통상전송 모드(M=0)가 지정된 경우에는 4개의 신호선(L0∼L3) 모두로부터 수신한 병렬신호가 유효화되어 이 신호가 메모리 셀 배열(40)로 공급된다.

다음으로 제한전송 모드(M=1)에 대해 설명하기로 한다. 도 6에 의하면 M=1이면 논리(10∼13)는 직렬-병렬 변환회로(45)로부터 공급된 병렬신호(P0, P1, P2, P3)에 각각 대응하는 신호(Q0(=P0), Q1(=P1), Q2(=P2), Q3(=P3))를 메모리 셀 배열(40)로 공급한다. 즉 제한전송 모드(M=1)가 지정되는 경우에는 4개의 신호선(L0∼L3) 중 1개의 신호선(L3)으로부터 수신한 직렬신호만이 유효화되어 이에 기초하는 병렬신호가 메모리 셀 배열(40)로 공급된다.

이상과 같이 도 5에 나타난 메모리(수신 유니트)(12)에 의하면 도 2의 메모리 컨트롤러(송신 유니트)(11)에 있어서의 각 전송모드의 동작에 대응하는 수신 동작을 달성할 수 있다.

또한 도 1에 나타난 CPU(10)는 메모리 컨트롤러(11)로부터 메모리(12)로 단위 신간당 전송해야할 정보량이 많을 경우에는 통상전송 모드(M=0)를 지정하고 이 정보량이 적을 경우에는 제한전송 모드(M=1)를 지정한다. 제한전송 모드에서 모든 어드레스 신호 중 작은 천이확률을 갖는 상위 어드레스 신호만을 병렬-직렬 변환하도록 해도 된다. 또한 CPU(10) 대신에 메로리 컨트롤러(11)가 모드 신호(M)를 생성하는 것으로 해도 된다.

상기의 예에서는 전송로를 구성하는 신호선의 총수가 4이고 또 이 신호선 중 1개의 신호선만이 제한전송 모드에서 사용되는 것으로 했지만 이에 한정되지 않음은 물론이다. 예를 들어 64개의 신호선 중 8개를 제한전송 모드에서 사용하는 것으로 해도 된다.

상기의 예는 다른 종류의 반도체 집적회로간의 병렬신호 전송에도 적용할 수 있다. 또한 1개의 반도체 집적회로 내부에서의 회로 블록간 병렬신호 전송에도 적용이 가능하며, 제한전송 모드에서 높은 출력 임피던스를 갖는 비사용 드라이버에 의해 비사용 신호선에 기생하는 용량의 충전과 방전에 관한 직류전류를 차단할 수 있으므로 이 반도체 집적회로의 소비 전력을 삭감할 수 있다.

도 1에 나타난 CPU(10)가 병렬-직렬 변환회로를 내장하고 있는 경우에는 도 2에 나타난 병렬-직렬 변환회로(25)를 생략할 수 있다. 도 7은 이 경우의 도 2의 구성 변형예를 도시한 것이다. CPU(10)는 통상전송 모드(Ｍ=0)면 병렬신호(Ｘ)를, 제한전송 모드(Ｍ=1)면 이 신호(Ｘ)를 위한 전송로를 구성하는 복수개의 신호선 중 1개의 신호선만을 사용하여 직렬신호(Ｘ)를 각각 도 7의 메모리 컨트롤러(11)로 공급한다. 도 7에 나타난 제어회로(20)는 통상전송 모드(Ｍ=0)가 지정된 경우에는 CPU(10)로부터 병렬신호(Ｘ)를 공급받아 신호(Ｓ0, Ｓ1, Ｓ2, S3)를 생성하고, 제한전송 모드(Ｍ=1)가 지정된 경우에는 CPU(10)로부터 공급된 직렬신호(Ｘ)를 그대로 신호(S3)로서 공급하는 것이다.

도 8은 도 7에 나타난 논리(0∼3)의 진리표이다. 단 논리(3)의 모드신호 입력은 논리(0)에 고정되어 있다. 도 8에 의하면 통상전송 모드(Ｍ=0)가 지정된 경우에는 4개의 신호선(L0∼L3) 모두를 사용해서 신호(S0∼S3)의 병렬전송이 실행되고, 제한전송 모드(Ｍ=1)가 지정된 경우에는 4개의 신호선(L0∼L3) 중 1개의 신호선(L3)만을 사용하는 직렬신호 전송이 실행되는 것을 알 수 있다. 이 경우 메모리(12)의 내부 구성은 도 5에 도시한 바와 같다. 또한 제한전송 모드에서 4개의 신호선(L0∼L3) 중 어떤 신호선을 사용하는지를 CPU(10)가 지정하도록 해도 된다.

컴퓨터의 대기상태가 존재하는 점을 고려하여 통상전송 모드 및 제한전송 모드에 추가로 전송정지 모드를 채용해도 된다. 도 9는 이 경우의 도 1의 구성 변형예를 도시하고 있다. 도 9에 나타난 CPU(10)는 신호전송 모드를 지정하기 위한, 2비트로 되는 모드신호(M, N)를 메모리 컨트롤러(11) 및 각 메모리(12)로 공급한다. M=0이면 통상전송 모드가 선택되고 M=1이고 N=0이면 제한전송 모드가, M=1이고 N=1이면 전송정지 모드가 각각 선택된다.

도 10은 도 9에 나타난 메모리 컨트롤러(11)의 내부 구성을 도시한다. 도 10에 의하면 논리(0∼3)와 병렬-직렬 변환회로(25)가 각각 모드 신호(M, N)를 수신한다. 도 10에 나타난 병렬-직렬 변환회로(25)는 M=1이고 N=0(제한전송 모드)이면 변환 동작을 실행하고, M=0(통상전송 모드) 혹은 M=1이고 N=1(전송정지 모드)이면 아무 변환 동작도 실행하지 않고 이 회로의 출력 임피던스를 높이는 회로이다.

도 11은 도 10에 나타난 논리(0∼2)의 진리표이며, 도 12는 도 10에 나타난 논리(3)의 진리표이다. 도 11 및 도 12에 의하면 전송정지 모드(M=1이고 N=1)가 지정되면 4개의 신호선(L0, L1, L2, L3)을 모두 사용하지 않도록 4개의 드라이버(31, 32, 33, 34) 각각의 출력 임피던스가 높아지도록 되어 있다.

도 13은 도 10의 구성에 대응하는, 도 9에 나타난 메모리(12)의 내부 구성을 도시한다. 도 13에 의하면 직렬-병렬 변환회로(45)와 논리(10∼13)의 각각이 모드 신호(M, N)를 수신한다. 도 13에 나타난 직렬-병렬 변환회로(45)는 M=1이고 N=0(제한전송 모드)이면 변환 동작을 실행하고, M=0(통상전송 모드) 혹은 M=1이고 N=1(전송정지 모드)이면 아무 변환 동작도 실행하지 않는 회로이다. 이와 함께 이 직렬-병렬 변환회로(45)는 M=1이고 N=1(전송정지 모드)이면 기입금지 신호(INH)를 메로리 셀 배열(40)로 공급하는 기능도 갖는다.

도 14는 도 13에 나타난 논리(10∼13)의 각 진리표이다. 메로리 셀 배열(40)은 전송정지 모드(M=1이고 N=1)에서 직렬-병렬 변환회로(45)로부터 수신한 기입금지 신호(INH)에 응답하여 논리(10∼13)로부터 공급된 신호(Q0, Q1, Q2, Q3)의 수신을 거절한다. 즉 전송정지 모드에서는 4개의 신호선(L0∼ L3)으로부터 수신한 신호가 모두 무효화된다.

도 9에 나타난 CPU(10)가 병렬-직렬 변환회로를 내장하고 있는 경우에는 도 10에 나타난 병렬-직렬 변환회로(25)를 생략할 수 있다. 메모리 컨트롤러(11)로부터 메모리(12)로 단위 시간당 전송해야할 정보량이 극단적으로 적을 경우에는 제한전송 모드(M=1이고 N=0)와 전송정지 모드(M=1이고 N=1)를 일정한 주기로 번갈아 선택하도록 하면 된다. 이에 의해 4개의 신호선(L0∼L3) 중 한개의 신호선(L3)만을 사용하는 직렬신호 전송이 간헐적으로 실행된다.

또한 상기 각 예에 있어서 예를 들어 신호선(L0)이 사용되지 않는 경우에는 드라이버(31) 중의 PMOS 트랜지스터(Qp) 및 NMOS 트랜지스터(Qn)를 모두 오프 상태로 함으로써 신호선(L0)에 대한 드라이버(31)의 출력 임피던스를 높이고 이로써 신호선(L0)과 DC 전원(13) 사이의 임피던스를 높이도록 했다. 이에 따라 DC 전원(13)으로부터 전원선(전압VDD)과 PMOS 트랜지스터(Qp), 신호선(L0), 종단저항(R) 그리고 종단전압선(전압VTT)을 통하여 다시 DC 전원(13)으로 이르는 전류 경로와, DC 전원(13)으로부터 종단전압선(전압VTT), 종단저항(R), 신호선(L0), NMOS 트랜지스터(Qn) 그리고 접지선(전압VSS)을 통하여 다시 DC 전원(13)으로 이르는 전류 경로 쌍방이 모두 차단된다. 단 이들 전류 경로가 모두 종단저항(R)을 포함하고 있는 점을 감안하면 종단저항(R)의 값을 크게 함으로써 신호선(L0)과 DC 전원(13) 사이의 임피던스를 높이고 이로써 비사용 신호선(L0)을 흐르는 직류전류를 차단 혹은 저감할 수도 있다. 종단전압(VTT)에 관한 DC 전원(13)의 내부 임피던스를 변화시키도록 해도 된다.

이상 설명한 바와 같이 본 발명에 의하면 제한전송 모드에서 사용 드라이버와 사용 신호선의 개수를 각각 저감하고 이 모드에서 높은 출력 임피던스를 갖는 비사용 드라이버에 의해 비사용 신호선의 직류전류를 차단(또는 적어도 저감)하도록 했으므로 병렬신호 전송 시스템에 있어서의 소비전력을 삭감할 수 있다.

상술한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 첨부된 특허청구의 범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.

Claims

송신 유니트와 수신 유니트 및 상기 송신 유니트와 상기 수신 유니트 사이에 개재하는 복수개의 신호선과 직류전원을 구비하는 신호전송 시스템에 있어서,

통상전송 모드가 지정된 경우에는 상기 복수개의 신호선 모두를 사용하는 병렬신호 전송이 실행되고, 제한전송 모드가 지정된 경우에는 상기 복수개의 신호선 중 적어도 1개의 신호선은 사용하지 않는 신호전송이 각각 실행되도록 상기 복수개의 신호선 중 사용될 신호선을 선택하기 위한 수단과,

상기 제한전송 모드에서 상기 복수개의 신호선 중 비사용 신호선을 흐르는 전류가 저감되도록 이 비사용 신호선과 상기 직류전원 사이의 임피던스를 높이기 위한 수단을 추가로 구비하는 것을 특징으로 하는 신호 전송 시스템.
제 1항에 있어서,

전송정지 모드가 지정된 경우에는 상기 복수개의 신호선 모두가 상기 송신 유니트와 상기 수신 유니트 사이의 신호전송에 사용되지 않고 또 상기 복수개 각각의 신호선을 흐르는 전류가 저감되도록 상기 복수개 신호선의 각각과 상기 직류전원 사이의 임피던스를 모두 높이기 위한 수단을 추가로 구비하는 것을 특징으로 하는 신호전송 시스템.
송신 유니트와 수신유니트 및 상기 송신 유니트와 상기 수신유니트 사이에 개재하는 복수개의 신호선을 구비하는 신호전송 시스템에 있어서,

상기 송신 유니트는,

상기 복수개의 신호선 중 각각 대응하는 신호선에 접속된 복수 개의 드라이버와,

통상전송 모드가 지정된 경우에는 상기 복수개의 신호선 모두를 사용하는 병렬신호 전송이 실행되도록 상기 복수개의 드라이버를 모두 활성화시키고 제한전송 모드가 지정된 경우에는 상기 복수개의 신호선 중 적어도 1개의 신호선은 사용하지 않는 신호전송이 실행되도록 상기 복수개의 드라이버 중 사용 드라이버를 활성화시켜 비사용 드라이버의 출력 임피던스를 높이기 위한 논리 수단을 가지며,

상기 수신 유니트는,

상기 통상전송 모드가 지정된 경우에는 상기 복수개의 신호선으로부터 수신한 신호를 모두 유효화하고, 상기 제한전송 모드가 지정된 경우에는 상기 복수개의 신호선 중 사용 신호선으로부터 수신한 신호를 유효화하고 비사용 신호선으로부터 수신한 신호를 무효화하기 위한 논리 수단을 갖는 것을 특징으로 하는 신호전송 시스템.
제 3항에 있어서,

상기 송신 유니트의 논리 수단은 상기 제한전송 모드가 지정된 경우에 상기 복수개의 드라이버 중 1개의 사용 드라이버로 직렬신호를 공급하기 위한 병렬-직렬 변환회로를 갖는 것을 특징으로 하는 신호전송 시스템.
제 4항에 있어서,

상기 수신 유니트의 논리 수단은 상기 제한전송 모드가 지정된 경우에 수신한 신호를 병렬신호로 변환하기 위한 직렬-병렬 변환회로를 갖는 것을 특징으로 하는 신호전송 시스템.
제 3항에 있어서,

상기 송신 유니트의 논리 수단은 전송정지 모드가 지정된 경우에는 상기 복수개의 드라이버 각각의 출력 임피던스를 모두 높이는 기능을 추가로 구비하는 것을 특징으로 하는 신호전송 시스템.
제 6항에 있어서,

상기 수신 유니트의 논리 수단은 상기 전송정지 모드가 지정된 경우에는 상기 복수개의 신호선으로부터 수신한 신호를 모두 무효화하는 기능을 추가로 구비하는 것을 특징으로 하는 신호전송 시스템.
제 3항에 있어서,

상기 복수개의 각 드라이버는,

전원선과 상기 복수개의 신호선 중 대응하는 신호선 사이에 개재하는 PMOS 트랜지스터와,

상기 대응하는 신호선과 접지선 사이에 개재하는 NMOS 트랜지스터를 갖는 것을 특징으로 하는 신호전송 시스템.
제 3항에 있어서,

상기 복수개의 각 신호선 중 대응하는 신호선을 종단전압선에 접속하기 위한 복수개의 종단저항을 추가로 구비하는 것을 특징으로 하는 신호전송 시스템.
제 3항에 있어서,

상기 송신 유니트는 메모리 컨트롤러이며 상기 수신 유니트는 메모리인 것을 특징으로 하는 신호전송 시스템.