KR19990066698A - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

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도모키 오쿠
겐이치로 죠메이
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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

반도체장치 및 그 제조방법에 관한 것으로서, 높은 게이트내압과 높은 gm 및 K값을 동시에 얻을 수 있도록 하기 위해, 그의 표면의 서로 떨어진 1쌍의 영역 사이에 마련된 오목부, 오목부의 바로 아래에 마련된 n형 불순물을 갖는 제1 n층, 1쌍의 영역의 바로 아래에 제1 n층의 하면과 대략 동일한 깊이에 도달하도록 마련되고 임의의 금속재료와 옴접합가능한 농도의 n형 불순물을 갖는 1쌍의 제2 n층, 오목부의 1쌍의 제2 n층과 대향하는 측면을 덮도록 마련된 그의 진성영역으로 이루어지는 1쌍의 진성층, 1쌍의 진성층과 제1 n층과 1쌍의 제2 n층 사이에 개재되고 또한 제2 n층과 대략 동일한 깊이에 도달하도록 마련된 n형 불순물을 갖는 1쌍의 제3 n층, 제1 n층, 1쌍의 제2 n층 및 1쌍의 제3 n층의 하면을 따라서 마련된 p형 불순물을 갖는 p층을 갖는 판형상의 화합물반도체, 화합물반도체 표면의 1쌍의 영역에 마련되고 제2 n층과 옴접합가능한 금속재료로 이루어지는 1쌍의 옴전극 및 화합물반도체의 오목부에 매립되도록 마련되고 제1 n층과 쇼트키접합가능한 금속재료로 이루어지는 게이트전극을 구비한다.
이것에 의해, 게이트길이가 짧아도 gm 및 K값을 저하시키는 일 없이 게이트내압을 향상시킬 수 있고, 또 오목부의 옴전극에 대향하는 측면을 덮도록 진성층이 마련된 반도체장치를 저렴하게 제조할 수 있다는 효과가 얻어진다.

Description

반도체장치 및 그 제조방법
본 발명은 반도체장치 및 그 제조방법에 관한 것으로서, 특히 높은 게이트내압과 높은 gm 및 K값을 동시에 얻을 수 있는 매립형 자기정합형의 반도체장치 및 그 제조방법에 관한 것이다.
GaAsMMIC(Monolithic Microwave Integrated Circuits)를 비롯한 화합물반도체계 모놀리식IC는 화합물반도체재료의 우수한 전자수송특성을 FET(Field Effect Transistor)소자의 고속화실현에 가장 유효하게 이용할 수 있는 디바이스이므로, 위성, 이동체 마이크로파, 밀리파 집적회로 등의 분야로의 응용이 도모되고 있고, 근래의 이동체무선의 발전에 의해 더욱 수요가 예상되고 있다. 그러나, 그 용도는 이동체 무선용 또는 위성용의 고출력앰프이므로, 트랜지스터의 고주파특성의 향상뿐만 아니라 트랜지스터자체의 발열에 견디고 또한 과혹한 환경하에서 장기간의 사용에 견딜 수 있는 것이 아니면 안된다. 따라서, 그 신뢰성에는 특히 엄격한 것이 요구되는 것이 일반적이다. 특히, FET의 신뢰성을 좌우하는 게이트전극, 소오스전극 및 드레인전극은 화합물반도체와의 쇼트키접합 및 옴접합을 이용하고 있으므로, 그 신뢰성향상을 위해서는 금속과 반도체 사이의 고상(solid phase)반응을 충분히 억제할 수 있는 고안이 필요하다.
일반적으로, 내열성향상을 위해서는 게이트전극에 고융점금속을 사용한다. 예를 들면, 자기정합형의 고융점금속 게이트전극을 갖는 플레이너(평면)형 FET는 휴대전화의 송신부에 필요로 되는 저렴한 고출력 트랜지스터로서 사용되고 있다. 그러나, 플레이너형 FET를 고출력앰프로 사용하면 반도체(GaAs)표면근방에 과대한 전류가 흐르게 되어 전기적으로 불안정하고 또한 전기적내압이 작다는 문제가 있다.
이와 같은 플레이너형 FET에서는 달성할 수 없는 고출력특성이 얻어지는 FET로서 화합물반도체에 움푹패임부(이하, 오목부라고 한다)를 마련하고, 그 중앙에 고융점금속 게이트를 마련한 것(이하, 매립형 FET라 한다)이 있다. 이 매립형 FET에서는 화합물반도체표면 근방에 과대한 전류가 흐르는 일이 없어져 고출력앰프로서 사용할 수 있다. 그러나, 이와 같은 매립형 FET를 실현하기 위해서는 고가인 에피택셜기판을 사용하는 것이 필요하기 때문에 특히 저가격이 요구되는 휴대전화의 송신부에 사용하는 트랜지스터에는 적합하지 않고, 이 매립형 FET는 비교적 저가격이 요구되지 않는 위성용 고출력앰프로서 사용되는 경우가 많다.
그러나, 출원인은 선출원(일본국 특허출원 평성8-309168, 미공개)에 있어서 상기와 같은 문제를 해결하여 저렴한 고출력앰프를 실현하는 것이 가능한 매립형 FET(이하, 매립형 자기정합FET라 한다)를 제안하고 있다. 이하, 이 매립형 자기정합FET를 설명한다.
도 10은 이 매립형 자기정합FET의 구성을 도시한 단면도이고, 도면에 있어서 (100)은 판형상의 화합물반도체, (1)은 화합물반도체(100)의 불순물이 첨가되어 있지 않은(진성인)영역으로 이루어지는 베이스층, (2)는 n층, (103)은 n'층, (4)는 n+층, (5)는 p층, (51)은 p'층, (52)는 p"층, (6)은 고융점금속으로 이루어지는 게이트전극, (7)은 절연막, (8)은 옴전극이다. 게이트전극(6)은 오목부(101)에 메립되도록 마련되고 그 좌우에 마련된 1쌍의 n+층(4)까지의 거리는 동일하다. n층(2) 및 p층(5)는 게이트전극(6)의 바로 아래에 마련되고 p"층(52)는 n+층(4)의 바로 아래에 마련되어 있다. n'층(103)은 오목부(101) 및 n층(2)와 n+층(4) 사이에 개재하도록 마련되고, p'층(51)은 p층(5)와 p"층(52) 사이에 개재하도록 마련되어 있다. 이것에 의해, n'층(103)의 두께는 n층(2)보다 두꺼워져 있다. 또, 게이트전극(6)은 직방체형상을 갖는 것으로 대표로서 나타내고 있다.
이와 같이 구성된 매립형 자기정합FET에서는 채널전류가 오목부(101)에 마련된 게이트전극(6) 바로 아래의 n층(2)를 흐른 후 n'층(103) 및 n+층(4)로 흐른다. 여기에서, n'층(103)의 하면은 n층(2)의 하면과 대략 동일한 깊이에 위치하도록 형성되어 있으므로, 채널전류는 n'층(103)을 흐를 때는 화합물반도체(100) 표면에서 떨어져 있는 부분을 흐른다. 또, n+층(4)의 하면도 n'층(103)의 하면과 대략 동일한 깊이에 위치하고 있으므로, 채널전류는 n+층(4)를 흐를 때에도 화합물반도체(100)의 표면에서 떨어져 있는 부분을 흐른다. 즉, 이 매립형 자기정합FET는 화합물반도체(100)의 표면의 영향(계면준위, 계면트랩, 표면공핍층)을 받는 일이 거의 없다. 이 때문에, 게이트로의 펄스전압에 대한 소오스-드레인간 전류의 응답인 펄스응답이 빨라지는 효과가 있다. 또, 이 매립형 자기정합FET에서는 n'층(103) 및 n+층(4)를 두껍게 할 수 있으므로 상호컨덕턴스gm, 전류구동능력K값의 향상이 도모된다. 특히, gm향상을 위해서 n층(2)를 얇게 (채널방향의 길이를 작게) 한 경우에도 단채널효과를 억제한 채로 n'층(103)의 저항Rs를 작게 할 수 있는 효과가 있다.
이와 같이, 이 매립형 자기정합FET는 게이트전극(6)을 오목부(101) 중에 자기정합적으로 형성하고 또한 이온주입프로세스에 의한 자기정합 프로세스를 사용하는 것에 의해 고출력이고 저렴한 트랜지스터를 제공할 수 있음과 동시에 n'층(103)과 절연막(7)의 계면에 발생한 트랩의 영향을 저감할 수 있고, n'층(103)의 횡폭(채널방향의 길이)의 제어가 용이하고 또 p층(5)의 최적화를 실행할 수 있으므로 고주파특성의 향상과 단채널효과의 억제를 동시에 만족시킬 수 있다.
그러나, 이 매립형 자기정합FET는 게이트전극(6)의 측벽과 n'층(103)이 접하고 있으므로 게이트내압이 작아진다는 문제점이 있었다.
이것은 히코사카외의 "고출력선택 도프 이중헤테로접합FET", 신학회 반도체 트랜지스터 연구자료, SSD84-35, pp89-98(1984)에 의해 설명할 수 있다. 그들에 의하면, 오목부길이가 0인 매립형FET의 내압V(BR)Lat는
V(BR)Lat= εLeffEa 2(1-qNDa/εEa)2/2qND(t-tS)
로 나타내어진다. 여기에서, ε는 GaAs화합물 반도체의 유전율, Leff는 등가게이트길이, Ea는 애벌랜치(avalanche) 항복시의 게이트 바로 아래의 전계, q는 전자의 전하, ND는 활성층의 불순물농도, a는 활성층의 두께, t는 n'층의 두께, tS는 표면공핍층의 두께이다. 가령, Leff=0.5㎛, Ea=7×105V/㎝, ND=1.5×1017㎝-3, a=1.5×1017㎝-3, a=0.12㎛, t=0.5㎛, tS=0.085㎛로 하면 내압V(BR)Lat는 5V정도로 되어 버린다. 또, 식 1에서 내압V(BR)Lat는 ND에 대략 반비례하므로 트랜지스터의 gm, K값의 향상을 도모하기 위해 n'층의 농도를 높게 하면 내압V(BR)Lat는 급격하게 저하하게 된다. 따라서, 고출력 트랜지스터에 필요한 10V이상의 게이트내압과 높은 gm, K값을 동시에 얻는 것은 곤란하다고 고려된다.
본 발명의 목적은 상기와 같은 문제점을 해소하기 위해 이루어진 것으로서, 높은 게이트내압과 높은 gm 및 K값을 동시에 얻을 수 있는 매립형 자기정합형의 반도체장치 및 그 제조방법을 제공하는 것이다.
도 1은 본 발명의 실시예 1에 의한 매립형 자기정합FET의 구성을 도시한 단면도,
도 2의 (a)∼도 2의 (q)는 도 1의 매립형 자기정합FET의 제조방법을 도시한 공정별 단면도,
도 3은 도 1의 매립형 자기정합FET의 효과를 나타내는 n'층의 피크불순물농도에 대한 게이트내압을 도시한 그래프,
도 4는 도 1의 매립형 자기정합FET의 효과를 나타내는 n'층의 피크불순물농도에 대한 gm을 도시한 그래프,
도 5는 본 발명의 실시예 2에 의한 매립형 자기정합FET의 구성을 도시한 단면도,
도 6의 (a)∼도 6의 (r)은 도 5의 매립형 자기정합FET의 제조방법을 도시한 공정별 단면도,
도 7a, 도 7b는 본 발명의 실시예 1, 2에 의한 매립형 자기정합FET의 다른 제조방법을 도시한 공정별 단면도,
도 8은 본 발명의 실시예 2에 의한 매립형 자기정합FET의 게이트전극의 다른 구성예를 도시한 단면도,
도 9는 본 발명의 실시예 3에 의한 매립형 자기정합FET의 구성을 도시한 단면도,
도 10은 종래의 매립형 자기정합FET의 구성을 도시한 단면도.
[부호의 설명]
1 진성 베이스층, 2 n층, 3, 103 n'층, 4 n+층, 5 p층, 6 게이트전극, 7 보호절연막, 8 옴전극, 9 진성층, 11 제4 절연막, 12 제3 절연막, 41 제1 절연막, 42 제1 레지스트, 45 제2 레지스트, 51 p'층, 52 p"층, 61 제2 절연막.
본 발명의 반도체장치는 그의 표면의 서로 떨어진 1쌍의 영역 사이에 마련된 오목부, 상기 오목부의 바로 아래에 마련된 n형 불순물을 갖는 제1 n층, 상기 1쌍의 영역의 바로 아래에 상기 제1 n층의 하면과 대략 동일한 깊이에 도달하도록 마련되고 임의의 금속재료와 옴접합가능한 농도의 n형 불순물을 갖는 1쌍의 제2 n층, 상기 오목부의 상기 1쌍의 제2 n층과 대향하는 측면을 덮도록 마련된 그 진성영역으로 이루어지는 1쌍의 진성층, 상기 1쌍의 진성층과 상기 제1 n층과 상기 1쌍의 제2 n층 사이에 개재되고 또한 상기 제2 n층과 대략 동일한 깊이에 도달하도록 마련된 n형 불순물을 갖는 1쌍의 제3 n층, 상기 제1 n층, 상기 1쌍의 제2 n층 및 상기 1쌍의 제3 n층의 하면을 따라서 마련된 p형 불순물을 갖는 p층을 갖는 판형상의 화합물반도체, 상기 화합물반도체 표면의 상기 1쌍의 영역에 마련되고 상기 제2 n층과 옴접합가능한 금속재료로 이루어지는 1쌍의 옴전극 및 상기 화합물반도체의 오목부에 매립되도록 마련되고 상기 제1 n층과 쇼트키접합가능한 금속재료로 이루어지는 게이트전극을 구비한 것이다.
또, 본 발명의 반도체장치는 그의 표면의 서로 떨어진 1쌍의 영역 사이에 마련된 오목부, 상기 오목부의 바로 아래에 마련되고 임의의 농도의 n형 불순물을 갖는 제1 n층, 상기 1쌍의 영역의 바로 아래에 상기 제1 n층의 하면 이하의 깊이에 도달하도록 마련되고 임의의 금속재료와 옴접합가능한 농도의 n형 불순물을 갖는 1쌍의 제2 n층, 상기 오목부와 상기 제1 n층과 상기 1쌍의 제2 n층 사이에 개재되고 또한 상기 제2 n층과 대략 동일한 깊이에 도달하도록 마련되고 상기 제1 n층의 농도보다 작은 농도의 n형 불순물을 갖는 1쌍의 제3 n층, 상기 제1 n층, 상기 1쌍의 제2 n층 및 상기 1쌍의 제3 n층의 바로 아래에 연속하도록 마련된 p형 불순물을 갖는 p층을 갖는 판형상의 화합물반도체, 상기 화합불반도체 표면의 상기 1쌍의 영역에 마련되고 상기 제2 n층과 옴접합가능한 금속재료로 이루어지는 1쌍의 옴전극 및 상기 화합물반도체의 오목부에 매립되도록 마련되고 상기 제1 n층과 쇼트키접합가능한 금속재료로 이루어지는 게이트전극을 구비한 것이다.
또, 본 발명의 반도체장치의 제조방법은 반도체장치의 제조방법에 있어서, 판형상의 화합물반도체 표면의 서로 떨어진 1쌍의 영역 사이에 오목부를 형성하는 공정, 상기 형성된 오목부의 바로 아래에 하측에 위치하는 p형 불순물을 갖는 제1 p층과 상측에 위치하는 n형 불순물을 갖는 제1 n층을 이온주입에 의해 형성하는 공정, 이 공정 후 상기 제1 n층과 쇼트키접합가능한 금속재료로 이루어지는 게이트전극을 상기 화합물반도체의 오목부를 매립하고 또한 적어도 그 외주부가 상기 오목부에서 돌출하도록 형성하는 공정, 상기 게이트전극이 형성된 화합물반도체의 표면을 절연막으로 덮는 공정, 상기 화합물반도체의 표면에 상기 덮은 절연막의 상기 게이트전극의 측면에 위치하는 부분을 마스크로서 이용해서 경사진 방향에서 이온주입함과 동시에 상기 화합물반도체 표면의 상기 1쌍의 영역에 별도 이온을 주입하는 것에 의해 상기 오목부의 상기 1쌍의 영역에 대향하는 측면의 근방에 상기 화합물반도체의 진성영역으로 이루어지는 1쌍의 진성층을 형성하고, 상기 1쌍의 영역의 바로 아래에 상기 제1 n층의 하면과 대략 동일한 깊이에 도달하도록 임의의 금속재료와 옴접합가능한 농도의 n형 불순물을 갖는 1쌍의 제2 n층을 형성하고, 상기 1쌍의 진성층과 상기 제1 n층과 상기 1쌍의 제2 n층 사이에 개재되고 또한 상기 제2 n층과 대략 동일한 깊이에 도달하도록 n형 불순물을 갖는 1쌍의 제3 n층을 형성하고, 또한 상기 1쌍의 제2 n층 및 1쌍의 제3 n층의 바로 아래에 p형 불순물을 갖는 1쌍의 제2 p층 및 1쌍의 제3 p층을 각각 형성하는 공정, 상기 판형상의 화합물반도체 표면의 상기 1쌍의 영역에 상기 제2 n층과 옴접합가능한 금속재료로 이루어지는 1쌍의 옴전극을 형성하는 공정을 갖는 것이다.
<실시예>
실시예 1
도 1은 본 발명의 실시예 1에 의한 반도체장치로서의 매립형 자기정합FET의 구성을 도시한 단면도이다.
도면에 있어서, (100)은 GaAs로 이루어지는 판형상의 화합물반도체(이하, 화합물반도체기판이라고 한다)이고, 이 화합물반도체기판(100)의 표면의 서로 떨어진 1쌍의 옴층을 형성해야할 영역(100a)의 중앙에 움푹패임부(오목부)(101)이 마련되고, 이 오목부(101)의 바로 아래에 소정 농도의 n형 불순물을 갖는 n층(2)(제1 n층)가 마련되고, 상기 1쌍의 옴층을 형성해야할 영역(100a)의 바로 아래에 후술하는 옴전극과 옴접합이 가능한 농도의 n형 불순물을 갖는 1쌍의 n+층(제2 n층)(4)가 그 하면이 n층(2)의 하면과 대략 동일한 깊이에 위치하도록 마련되고, n층(2)의 농도보다 작은 농도의 n형 불순물을 갖는 1쌍의 n'층(3)(제3 n층)이 오목부(101)와 n층(2)와 1쌍의 n+층(4) 사이에 개재되고 또한 그 하면이 n층(2) 및 n+층(4)의 하면과 대략 동일한 깊이에 위치하도록 마련되고, n층(2), 1쌍의 n'층(3) 및 1쌍의 n+층(4)의 바로 아래에 각각 p층(5)(제1 p층), 1쌍의 p'층(51)(제3 p층) 및 1쌍의 p"층(52)(제2 p층)가 서로 연속하도록 마련되어 있다. (1)은 화합물반도체기판(100)의 진성영역으로 이루어지는 베이스층을 나타내고 있다.
그리고, 화합물반도체기판(100)의 표면의 1쌍의 옴층을 형성해야할 영역(100a)의 중앙부에 1쌍의 옴전극(소오스/드레인전극)(8)이 마련되고, 화합물반도체기판(100)의 오목부(101)에 매립하도록 고융점금속으로 이루어지는 게이트전극(6)이 마련되어 있다. 따라서, 게이트전극(6)의 측면에서 1쌍의 n+층(4)까지의 거리는 좌우 모두 동일하게 되어 있다. 게이트전극(6)은 W, WSi, WSiN, WN, TiW, 또는 그의 조합으로 이루어지는 재료(W/WSi, ……) 등으로 구성된다. 또, 옴전극(8)은 AuGe계의 합금을 사용하고 Ni를 하층에 삽입한 구성으로 된다.
그리고, 1쌍의 옴전극(8)을 제외한 화합물반도체기판(100)의 표면 및 게이트전극(6)의 표면은 비활성화를 위해 SiON막 등으로 이루어지는 보호절연막(7)로 덮여져 있다.
다음에, 이상과 같이 구성된 매립형 자기정합FET의 제조방법을 도 2를 사용해서 설명한다.
도 2는 본 발명의 실시예 1에 의한 매립형 자기정합FET의 제조방법을 도시한 공정별 단면도이다.
매립형 자기정합FET를 제조하기 위해서는 우선 웨이퍼상태의 화합물반도체기판(100)을 준비한다. 여기에서, 이하의 설명에 있어서 「웨이퍼」라는 것은 「그 화합물반도체기판(100)에 대해서 상기 공정까지의 각 처리가 실시된 웨이퍼」를 의미하는 것으로 한다.
다음에, 도 2의 (a)에 도시한 바와 같이 화합물반도체기판(100)상에 제1 절연막(41)을 6000Å정도 피착하고, 다음에 제1 레지스트(42)에 의해 소정의 개구패턴을 형성한다.
다음에, 도 2의 (b)에 도시한 바와 같이 제1 레지스트(42)에 의한 개구패턴을 마스크로서 사용하고 제1 절연막(41)을 에칭하여 개구한다. 여기에서, 제1 절연막(41)로서는 예를 들면 SiO막을 사용하고, 에칭방법으로서는 예를 들면 수직가공을 실행하는데 필수인 CHF3+O2가스를 사용한 ECR에칭을 사용할 수 있다.
다음에, 도 2의 (c)에 도시한 바와 같이 제1 레지스트(42)를 제거하고 화합물반도체기판(100)에 500Å정도의 깊이의 오목부(101)을 에칭에 의해 형성한다. 여기에서, 제1 레지스트(42)의 제거와 오목부(101)의 형성의 순서는 반대라도 좋다. 또, 화합물반도체기판(100)에 오목부(101)을 형성하기 위해서는 Cl2가스에 의한 드라이에칭을 사용하는 것이 바람직하다. 여기에서는 이 드라이에칭에 의해 수직가공을 하고 있다.
다음에, 도 2의 (d)에 도시한 바와 같이 제2 절연막(61)을 100∼300Å정도로 박층으로 형성한 후 n형 불순물을 제1 절연막(41)의 개구패턴내의 오목부(101)에 이온주입하고 n층(2), p층(5)를 형성한다. 이 때, 제2 절연막(61)이 통과막으로 되어 있고, 제1 절연막(41)이 마스크로 되어 있고, 제2 절연막(61) 및 제1 절연막(41) 중에도 이온이 주입되어 있지만, 그 농도는 1017㎝-3정도이고 조성변화는 거의 없으므로 도시하고 있지 않다. 여기에서, n층(2) 형성용 주입이온으로서는 Si이온을 사용하고, p층(5) 형성용 주입이온으로서는 Mg이온을 사용하고, 예를 들면 이온주입은 Si이온의 가속에너지 50KeV, 도즈량 7×1012㎝-2정도, Mg이온의 가속에너지 300KeV, 도즈량 5×1012㎝-2정도의 조건하에서 실행한다. 이온주입의 깊이는 1000Å정도로 하고 이 정도의 이온주입깊이이면 6000Å의 SiO2막으로 이루어지는 제1 절연막(41)은 충분히 이온주입의 마스크로서 기능한다. 또, 이온주입은 채널링(화합물반도체기판(100)을 구성하는 GaAs의 결정축을 따라서 이온주입하면 랜덤방향에서 이온주입하는 경우보다 이온이 깊게 주입되는 현상)의 영향을 회피하기 위해서 화합물반도체기판(100)의 주면에 대해 2∼3°정도 경사져서 주입하므로 주입영역은 깊어질수록 넓어진다.
다음에, 도 2의 (e)에 도시한 바와 같이 제2 절연막(61)을 제거하고 그 후 고융점금속박막(6)을 웨이퍼의 전면에 피착한다. 이 때, 오목부(101)의 측벽 및 이 오목부(101)상의 제1 절연막(41)의 개구부의 측벽에는 거의 고융점금속박막(6)이 피착하지 않을 정도로 얇게 피착한다. 고융점금속박막(6)으로서는 W, WSi, WSiN, WN, TiW 또는 그의 조합으로 이루어지는 막(W/WSi, ……) 등을 사용할 수 있다. 또, 고융점금속박막(6)의 피착방법으로서는 스퍼터증착을 사용하는 것이 바람직하고, 막두께는 1000Å 이하로 얇게 하는 것으로 한다.
다음에, 도 2의 (f)에 도시한 바와 같이 웨이퍼전면에 제2 레지스트(45)를 도포한다. 이 때, 고융점금속박막(6)의 오목부를 충분히 평탄화할 수 있는 막두께로 되도록 도포한다. 제2 레지스트(45)는 RIE내성이 있는 것을 사용하고 약 1㎛의 막두께로 도포한다.
다음에, 도 2의 (g)에 도시한 바와 같이 제2 레지스트(45)를 O2애싱 등의 웨이퍼면내 균일성이 높은 에칭방법을 사용해서 에칭하고, 고융점금속박막(5)가 노출된 시점에서 에칭을 정지한다. 여기에서, 고융점금속박막(6)의 오목부에 매립된 제2 레지스트(45)가 웨이퍼전면에 대해 차지하는 비율은 작으므로, 에칭중에 CO의 발광을 모니터해 두면 고융점금속박막(6)이 노출된 시점에서 CO의 발광량은 급격히 저하하므로 그것에 의해 에칭을 정지시키면 제어성좋게 제2 레지스트(45)를 고융점금속박막(6)의 오목부에 남길 수 있다.
다음에, 도 2의 (h)에 도시한 바와 같이 제2 레지스트(45)를 마스크로 해서 고융점금속박막(6)을 에칭한다. 여기에서, 에칭방법으로서는 플라즈마에칭, ECR(마이크로파 플라즈마)에칭 또는 RIE(반응성이온에칭) 등의 에칭을 사용하고 제2 레지스트(45)에 대해서 고융점금속박막(6)을 에칭한다. 에칭가스로서는 SF6이나 CF4+O2를 사용하고 에칭에 의해 제1 절연막(41)이 노출된 시점에서 에칭을 정지시킨다(오목부(101)상에 위치하는 제1 절연막(41)의 개구부의 측벽에는 거의 고융점금속박막(6)이 피착하고 있지 않으므로 반드시 저스트에칭(just-etching)일 필요는 없다). 이 때, F래디컬의 발광 또는 SiF의 발광을 모니터하면 용이하게 에칭의 종점을 검출할 수 있다.
다음에, 도 2의 (i)에 도시한 바와 같이 제2 레지스트(45)를 제거하고 제1 절연막(41)의 개구부의 하부에 얇게 고융점금속박막(6)을 남긴다.
다음에, 도 2의 (j)에 도시한 바와 같이 W-CVD등의 방법에 의해 제1 절연막(41)의 개구부를 매립하도록 이 개구부에만 고융점금속박막(6)을 형성한다. 이 개구부의 하부에 얇게 남긴 고융점금속박막(6)은 W-CVD에 의해 이 개구부에만 선택적으로 고융점금속박막(6)이 성장하도록 하기 위한 것이다.
다음에, 도 2의 (k)에 도시한 바와 같이 제1 절연막(41)을 제거하고 그것에 의해 고융점금속박막(6)으로 이루어지는 게이트전극을 형성한다. 제1 절연막(41)을 제거하기 위해서는 예를 들면 완충 플루오르화 수소산(HF:NH4F=30:1)을 사용하고, 이 때 게이트전극(6)이나 화합물반도체기판(100)에 손상을 주지 않고 또 잔재를 남기지 않도록 하는 것이 중요하다.
다음에, 도 2의 (l)에 도시한 바와 같이 게이트전극(6)을 마스크로서 사용하고, n'층(3)을 형성하기 위해서 Si이온을 주입하고, p'층(51)을 형성하기 위해서 Mg이온을 주입한다. 여기에서, Si이온의 주입에너지는 n층(2)의 깊이와 동일한 깊이로 주입할 필요가 있으므로 오목부(101)의 깊이에 따른 높은 에너지인 것이 필요하고, 여기에서는 예를 들면 100KeV로 한다. 도즈량은 완성품에 있어서 필요로 되는 게이트내압 및 상호컨덕턴스에 따라 결정된다. Mg이온은 도 2의 (d)의 공정과 동등한 조건 즉 가속에너지 300KeV, 도즈량5×1012㎝-2정도의 조건하에서 주입한다. 이 때도 이온주입은 채널링의 영향을 회피하기 위해서 화합물반도체기판(100)의 주면에 대해 2∼3°정도 경사져서 실행하므로 주입영역은 깊어질수록 넓어진다. 그 결과, n층(2)와 n'층(3)의 중첩영역이 형성되게 된다.
다음에, 도 2의 (m)에 도시한 바와 같이 제3 절연막(12)를 전면에 피착한 후 이것을 ECR(마이크로파 플라즈마) 에칭이나 RIE(반응성이온에칭) 등의 에칭방법에 의해 에칭하고 제3 절연막(12)가 게이트전극(6)의 측면에만 남도록 된 시점에서 에칭을 정지한다. 여기에서, 제3 절연막(12)로서 측벽의 형성이 용이한 SiO2막을 사용하고 그 막두께를 5000Å으로 하면 0.3㎛폭의 측벽을 확보할 수 있다.
다음에, 도 2의 (n)에 도시한 바와 같이 게이트전극(6)과 제3 절연막(12)로 이루어지는 측벽을 마스크로서 사용하고, n+층(4)를 형성하기 위해서 Si이온을 주입하고, p"층(52)를 형성하기 위해서 Mg이온을 주입한다. 여기에서, Si이온의 주입에너지는 n층(2) 및 n'층(3)의 깊이와 동일한 깊이로 주입할 필요가 있으므로 오목부(101)의 깊이에 따른 높은 에너지인 것이 필요하고, 여기에서는 예를 들면 100KeV로 한다. 도즈량은 옴전극의 재료에 따라서 이 옴전극과 옴접합을 형성하는데 충분한 농도로 되도록 결정된다. Mg이온은 도 2의 (d)의 공정과 동등한 조건 즉 가속에너지 300KeV, 도즈량 5×1012㎝-2정도의 조건하에서 주입한다. 이 때도 이온주입은 채널링의 영향을 회피하기 위해 화합물반도체기판(100)의 주면에 대해서 2∼3°정도 경사져서 실행하므로 주입영역은 깊어질수록 넓어지지만, 이 영역의 넓어짐은 디바이스의 구성상 영향은 없다. 따라서, 도면에서는 깊은 곳도 넓어짐이 없도록 도시되어 있다.
다음에, 도 2의 (o)에 도시한 바와 같이 제3 절연막(12)를 제거한다. 제3 절연막(12)를 제거하기 위해서는 예를 들면 완충 플루오르화 수소산(HF:NH4F=30:1)을 사용하고, 이 때 게이트전극(6)이나 화합물반도체기판(100)에 손상을 주지 않고 또 잔재를 남기지 않도록 하는 것이 중요하다. 여기에서, 제3 절연막(12)는 SiO2이므로 에칭레이트는 크고(1000Å/min), 따라서 게이트전극(6)이나 화합물반도체기판(100)을 에칭하는 일은 거의 없다. 다음에, 800℃에서 30분정도의 어닐을 실행한다. 여기에서, n층(2)와 n'층(3)의 중첩영역은 이 어닐전에는 Si이온의 농도가 쌍방의 층이 중첩된 분만큼 높아져 있지만 이 어닐에 의해 Si이온의 확산을 발생시키고 그 농도가 저하한다. 따라서, 도면에서는 이 중첩영역을 나타내지 않도록 도시하고 있다. 실제로는 이 중첩영역은 Si이온의 농도가 조금 높아져 있게 된다.
다음에, 도 2의 (p)에 도시한 바와 같이 비활성화를 위한 보호절연막(7)을 피착한다. 여기에서, 보호절연막(7)은 단채널효과억제를 위해 응력이 1×109dyn/㎠이하의 것을 사용하는 것이 바람직하고, 예를 들면 플라즈마CVD에 의해 형성한 SiON막 등을 사용한다.
마지막으로, 도 2의 (q)에 도시한 바와 같이 옴전극을 마련해야할 영역에 개구부를 갖는 레지스트패턴(도시하지 않음)을 마스크로 해서 보호절연막(7)을 에칭한 후 보호절연막(7)의 이 에칭에 의해 개구한 부분에 소오스/드레인전극으로 되는 옴전극(8)을 리프트오프법에 의해 형성하고 소결을 실행한다. 이것에 의해, 매립형 자기정합FET가 완성된다. 여기에서, 옴전극(8)에는 AuGe계의 합금을 사용하고 Ni를 하층에 삽입해서 콘택트저항을 저감한다.
또한, 도 2의 (e)∼도 2의 (j)까지의 공정은 도 7a에 도시한 바와 같이 바이어스 스퍼터에 의해 고융점금속박막(6)을 제1 절연막(41)의 개구부를 매립하도록 해서 웨이퍼의 전면에 피착하고, 그 후 도 7b에 도시한 바와 같이 에치백에 의해 고융점금속박막(6)을 에칭하고 제1 절연막(41)이 노출된 시점에서 에칭을 정지하는 공정으로 해도 좋다.
다음에, 상기와 같이 구성된 매립형 자기정합FET의 동작을 도 1에 의해 설명한다.
즉, 본 매립형 자기정합FET에서는 채널전류가 오목부(101)에 마련된 게이트전극(6) 바로 아래의 n층(2)를 흐른 뒤 n'층(3) 및 n+층(4)로 흐른다. 여기에서, n'층(3)의 하면은 n층(2)의 하면과 대략 동일한 깊이에 위치하도록 형성되어 있으므로, 채널전류는 n'층을 흐를 때는 화합물반도체기판(100)의 표면에서 떨어져 있는 곳을 흐른다. 또, n+층(4)의 하면도 n'층(3)의 하면과 대략 동일한 깊이에 위치하고 있으므로 채널전류는 n+층(4)를 흐를 때도 화합물반도체기판(100)의 표면에서 떨어져 있는 곳을 흐른다.
이와 같이, 본 매립형 자기정합FET는 오목게이트(게이트전극(6))를 갖고 있으므로 종래예와 마찬가지로 화합물반도체기판(100)의 표면의 영향(계면전위, 계면트랩, 표면공핍층)을 받는 일이 거의 없이 게이트전극(6)으로의 펄스전압에 대한 소오스/드레인간 전류의 응답인 펄스응답이 빨라지는 효과가 있고, 또 도 10의 매립형 자기정합FET와 마찬가지로 n'층(3) 및 n+층(4)를 두껍게 할 수 있으므로 gm, K값의 향상을 도모할 수 있고, 특히 gm향상을 위해 n층(2)를 얇게 한 경우에도 단채널효과를 억제한 채로 n'층(3)의 저항Rs를 작게 할 수 있는 효과가 있다.
또, 본 매립형 자기정합FET는 n'층(3)이 n층(2)보다 Si이온농도(이하, 불순물농도라 한다)가 작다는 특징을 갖고 있으므로, 게이트내압의 향상과 gm 및 K값의 유지를 동시에 도모할 수 있다는 효과가 있다.
다음에, 이 효과를 도 3, 도 4를 사용해서 설명한다.
도 3은 n'층의 피크불순물농도에 대한 게이트내압을 도시한 그래프이고, 도면에는 n'층의 피크불순물농도와 게이트내압의 관계를 게이트전극의 매립깊이(이하, 간단히 매립깊이라 한다)를 파라미터로 해서 측정한 예가 도시되어 있다. 이 때의 게이트길이Lg는 1.2㎛이다. 이 그래프에 의해 n'층의 불순물농도가 증가함과 동시에 게이트내압이 저하하고 매립깊이가 깊어질 수록 게이트내압이 저하하는 것을 알 수 있다. 즉, 매립깊이가 500, 1000Å으로 깊어지면 그것에 따라서 n'층의 불순물농도를 작게 하는 것에 의해 게이트내압을 확보할 수 있다는 것을 알 수 있다. 반대로, n'층의 불순물농도가 n층의 불순물농도보다 커져 버리는 통상의 플레이너형 FET에서는 매립깊이 0Å의 곡선에 있어서의 n층의 피크불순물농도(약 10×1017㎝-3)에 대응하는 게이트내압으로 나타내어지는 바와 같이 그 게이트내압은 6V이하인 것을 알 수 있다. 이것은 식 1에서 나타내어지는 관계 중 V(BR)Lat∝ 1/NDt라는 관계가 정성적으로 나타나 있는 것이라고 고려된다.
한편, 도 4는 도 3의 측정예에 있어서의 n'층의 피크불순물농도에 대한 gm을 도시한 그래프이고, 도면에 있어서 gm은 n'층의 불순물농도가 3∼10×1017㎝-3인 범위내에서는 대략 일정하다. 그리고, gm이 대략 일정하면 K값도 마찬가지로 대략 일정하다고 할 수 있다.
이와 같이, n'층(3)의 불순물농도를 n층의 불순물농도보다 작게 하는 것에 의해 게이트내압의 향상을 도모할 수 있는 한편 높은 gm 및 K값을 유지하는 것이 가능한 이유는 n'층의 두께가 n층에 비해 두껍고 게이트길이Lg가 크기 때문이다. 즉, 채널저항RO와 n'층 부분의 저항RS에 의해 gm을 나타내면
gm = gm0/ (1+RSgmO)
여기에서,
이다. 간략하게 쓰면
gm = gm0/ ((1+RS/RO)f(Vg))
여기에서,
RS/RO=(a/t)(Nn/Nn')(Ln'/Lg)
이다. 여기에서, α는 비례정수, Nn은 n층의 불순물농도, Nn'는 n'층의 불순물농도, Ln'는 n'층의 횡축(채널방향의 길이)을 의미한다. Lg는 게이트길이이고, t, a는 식 1에서 설명한 것이다. gm이 tNn'에 의존하지 않는 것은 RS/RO가 0에 가깝기 때문이다. 즉,
(a/t)(Nn/Nn')(Ln'/Lg) ≒ 0
이다. 여기에서, Lg=1.2㎛, Ln'=0.3㎛정도이므로 (a/t)(Nn/Nn')가 크지 않은 경우에는 식 4가 성립한다. 즉, Nn'를 작게 한 분만큼 t를 크게 하는 것이다. 바꿔말하면, 게이트내압향상을 위해 n'층의 불순물농도가 작아진 분만큼, n'층의 두께를 두껍게 하는 것에 의해 시트저항의 증대를 억제하는 것이다. 그러나, Lg가 작아지면 gm의 저하는 회피할 수 없다.
또한, 상기 설명에서는 게이트전극(6)의 형상을 직방체형상으로 하고 있지만, 이것을 도 8에 도시한 바와 같은 얇은 아치형상의 베이스부의 양끝에 귀형상의 측벽을 갖는 형상으로 해도 좋다. 이 경우, 게이트전극(6)을 형성하기 위해서는 도 2의 (j) 공정에 있어서 제1 절연막(41)의 개구부를 완전하게 매립하는 것이 아니고 스퍼터에 의해 이 개구부에 고융점금속박막(6)을 구성하는 W, WSi, WSiN, WN, TiW 또는 그의 조합으로 이루어지는 막(W/WSi, ……)등을 5000Å정도 피착하고 그 후 이 피착한 고융점금속박막(6)의 양끝에 귀형상의 측벽을 형성하도록 하면 좋다.
또, 상기의 설명에서는 게이트전극(6)의 상면에 게이트저항을 저감하기 위해 저저항금속을 탑재하는 것에 대해서 언급하고 있지 않지만, FET에 사용하는 주파수가 높은 경우에는 저저항금속을 탑재해서 고주파응답을 높히도록 해도 좋고 이 경우 게이트전극(6)을 형성하기 위해서는 잘 알려져 있는 바와 같이 게이트전극의 상면을 노출시킨 후에 저저항금속을 피착하도록 하면 좋다.
이상과 같이, 본 실시예 1에 있어서는 판형상의 화합물반도체기판(100)의 표면의 게이트전극(6)이 마련되는 오목부(101)의 바로 아래에 n층(2)를, 옴층을 형성해야할 영역(100a)의 바로 아래에 n+층(4)를, 또 오목부(101)과 n층(2)와 n+층(4) 사이에 n'층(3)을 각 층의 하면이 대략 동일한 깊이로 되도록 각각 마련함과 동시에 n층(2), n'층(3) 및 n+층(4)의 하면을 따라서 p층(5), p'층(51) 및 p"층(52)를 마련했으므로, 종래예와 마찬가지로 게이트전극(6)을 오목부(101)에 자기정합적으로 형성할 수 있음과 동시에 또 각 n층(2), (3), (4) 및 p층(5), (51), (52)를 화합물반도체기판(100)으로의 이온주입에 의해 자기정합적으로 형성할 수 있고, 또한 게이트전극(6)의 측면에 접하는 n'층(3)의 불순물농도가 n층(2)의 불순물농도보다 작은 한편 n'층(3)의 두께가 n층(2)의 두께보다 크기 때문에 gm 및 K값을 저하시키는 일 없이 게이트내압을 향상시킬 수 있다.
실시예 2
도 5는 본 발명의 실시예 2에 의한 반도체장치로서의 매립형 자기정합FET의 구성을 도시한 단면도이다.
도면에 있어서 도 1과 동일부호는 동일 또는 상당하는 부분을 나타내고, 본 실시예 2에 의한 매립형 자기정합FET는 화합물반도체기판(100)의 진성영역으로 이루어지는 1쌍의 진성층(9)가 오목부(101)의 1쌍의 n+층(4)와 대향하는 측면을 덮도록 마련되고, n'층(3)이 이 1쌍의 진성층(9)와 n층(2)와 1쌍의 n+층(4) 사이에 개재되고 또한 그 하면이 n층(2) 및 n+층(4)의 하면과 대략 동일한 깊이에 위치하도록 마련되어 있는 점이 실시예 1의 매립형 자기정합FET와 다른 점이다.
다음에, 이와 같이 구성된 매립형 자기정합FET의 제조방법을 도 6을 사용해서 설명한다.
도 6은 본 발명의 실시예 2에 의한 매립형 자기정합FET의 제조방법을 도시한 공정별 단면도이고, 도면에 있어서 도 2와 동일부호는 동일 또는 상당하는 부분을 나타낸다.
본 매립형 자기정합FET를 제조하기 위해서는 우선 웨이퍼상태의 화합물반도체기판(100)을 준비한다. 다음에, 도 6의 (a)∼도 6의 (k)의 공정을 실시예 1의 도 2의 (a)∼도 2의 (k)의 공정과 완전히 동일하게 해서 실행한다.
다음에, 도 6의 (l)에 도시한 바와 같이 SiO2막으로 이루어지는 제4 절연막(11)을 500Å정도 피착한다.
다음에, 도 6의 (m)에 도시한 바와 같이 제4 절연막(11)을 통과막으로서 사용하고 n'층(3)을 형성하기 위해서 Si이온을 주입하고, p'층(51)을 형성하기 위해서 Mg이온을 주입한다. 여기에서, Si이온의 주입에너지는 n층(2)의 깊이와 동일한 깊이로 주입할 필요가 있고 또한 제4 절연막(11)을 투과시킬 필요가 있으므로, 오목부(101)의 깊이 및 절연막(11)의 막두께에 따른 높은 에너지인 것이 필요하고 여기에서는 예를 들면 130KeV로 한다. 도즈량은 완성품에 있어서 필요로 되는 게이트내압 및 상호 컨덕턴스에 따라서 결정된다. Mg이온의 주입에너지는 제4 절연막(11)을 투과시킬 필요가 있는 것을 고려해서 가속에너지 350KeV로 한다. 도즈량은 도 6의 (d)의 공정과 동등한 5×1012㎝-2정도로 한다. 이 때도 이온주입은 채널링의 영향을 회피하기 위해 화합물반도체기판(100)의 주면에 대해서 2∼3°정도 경사져서 실행하므로 주입영역은 깊어질수록 넓어진다. 그 결과, 게이트전극(6)의 측면에 위치하는 제4 절연막(11)로 차단되어 오목부(101)의 양측면의 근방에 이온주입되어 있지 않은 진성영역(9)가 형성됨과 동시에 화합물반도체기판(100)의 깊은 곳에서는 n층(2)와 n'층(3)의 중첩영역이 형성된다.
다음에, 도 6의 (n)에 도시한 바와 같이 제4 절연막(11)을 ECR(마이크로파 플라즈마)에칭이나 RIE(반응성이온에칭)에칭 등의 방법에 의해 에칭하고, 제4 절연막(11)이 게이트전극(6)의 측면에만 남도록 한 시점에서 에칭을 정지한다. 그 후, 제3 절연막(12)를 웨이퍼전면에 피착하여 제4 절연막(11)과 마찬가지의 방법에 의해 에칭하고 제3 절연막(12)가 게이트전극(6) 및 제4 절연막(11)의 측면에만 남도록 한 시점에서 에칭을 정지한다. 여기에서, 제3 절연막(12)로서 측벽의 형성이 용이한 SiO2막을 사용하고 그 막두께를 5000Å으로 하면 0.3㎛폭의 측벽을 확보할 수 있다.
다음에, 도 6의 (o)에 도시한 바와 같이 게이트전극(6)과 제4 절연막(14) 및 제3 절연막(12)로 이루어지는 측벽을 마스크로서 사용하고, n+층(4)를 형성하기 위해서 Si이온을 주입하고, p"층(52)를 형성하기 위해서 Mg이온을 주입한다. 여기에서, Si이온의 주입에너지는 n층(2) 및 n'층(3)의 깊이와 동일한 깊이로 주입할 필요가 있으므로, 오목부(101)의 깊이에 따른 높은 에너지인 것이 필요하고, 여기에서는 예를 들면 100KeV로 한다. 도즈량은 옴전극의 재료에 따라서 이 옴전극과 옴접합을 형성하는데 충분한 농도로 되도록 결정된다. Mg이온은 도 6의 (d) 공정과 동등한 조건 즉 가속에너지300KeV, 도즈량5×1012㎝-2정도의 조건하에서 주입한다. 이 때도 이온주입은 채널링의 영향을 회피하기 위해 화합물반도체기판(100)의 주면에 대해서 2∼3°정도 경사져서 실행하므로 주입영역은 깊어질수록 넓어지지만, 이 영역의 넓어짐은 디바이스의 구성상 영향은 없다. 따라서, 도면에서는 깊은 곳도 넓어짐이 없도록 도시되어 있다.
다음에, 도 6의 (p)에 도시한 바와 같이 제4 절연막(11) 및 제3 절연막(12)를 제거한다. 제4 절연막(11) 및 제3 절연막(12)를 제거하기 위해서는 예를 들면 완충 플루오르화 수소산(HF:NH4F=30:1)을 사용하고 이 때 게이트전극(6)이나 화합물반도체기판(100)에 손상을 주지않고 또 잔재를 남기지 않도록 하는 것이 중요하다. 여기에서, 제4 절연막(11) 및 제3 절연막(12)는 SiO2이므로 에칭레이트는 크고(1000Å/min), 따라서 게이트전극(6)이나 화합물반도체기판(100)을 에칭하는 일은 거의 없다. 다음에, 800℃에서 30분정도의 어닐을 실행한다. 여기에서, n층(2)와 n'층(3)의 중첩영역은 이 어닐전에는 Si이온의 농도가 쌍방의 층이 중첩된 분만큼 높아져 있지만, 이 어닐에 의해 Si이온의 확산을 발생시켜 그 농도가 저하한다. 따라서, 도면에서는 이 중첩영역을 나타내지 않도록 도시되어 있다. 실제로는 이 중첩영역은 Si이온의 농도가 조금 높아져 있게 된다. 또, 오목부(101)의 양측면의 근방에 형성된 진성층(9)는 Si이온의 확산의 영향에 의해 도시한 바와 같이 프로파일이 둥근형상으로 된다.
다음에, 도 6의 (q)에 도시한 바와 같이 비활성화를 위한 보호절연막(7)을 피착한다. 여기에서, 보호절연막(7)은 단채널효과 억제를 위해 응력이 1×109dyn/㎠ 이하인 것을 사용하는 것이 바람직하고, 예를 들면 플라즈마CVD에 의해 형성한 SiON막 등을 사용한다.
마지막으로, 도 6의 (r)에 도시한 바와 같이 옴전극을 마련해야할 영역에 개구부를 갖는 레지스트패턴(도시하지 않음)을 마스크로 해서 보호절연막(7)을 에칭한 후, 보호절연막(7)의 이 에칭에 의해 개구한 부분에 소오스/드레인전극으로 되는 옴전극(8)을 리프트오프법에 의해 형성하고 소결을 실행한다. 이것에 의해, 매립형 자기정합FET가 완성된다. 여기에서, 옴전극(8)에는 AuGe계의 합금을 사용하고 Ni를 하층에 삽입해서 콘택트저항을 저감한다.
또한, 도 6의 (e)∼도 6의 (j)의 공정은 도 7a에 도시한 바와 같이 바이어스 스퍼터에 의해 고융점금속박막(6)을 제1 절연막(41)의 개구부를 매립하도록 해서 웨이퍼의 전면에 피착하고, 그 후 도 7b에 도시한 바와 같이 에치백에 의해 고융점금속박막(6)을 에칭하고 제1 절연막(41)이 노출된 시점에서 에칭을 정지하는 공정으로 해도 좋다.
또한, 상기 설명에서는 게이트전극(6)의 형상을 직방체형상으로 하고 있지만, 이것을 도 8에 도시한 바와 같이 얇은 아치형상의 베이스부의 양끝에 귀형상의 측벽을 갖는 형상으로 해도 좋다. 이 경우의 게이트전극(6)의 형성방법은 실시예 1에서 설명한 것과 마찬가지이다.
또, 실시예 1과 마찬가지로 게이트전극(6)의 상면에 게이트저항을 저감하기 위해 저저항금속을 탑재하도록 해도 좋다.
다음에, 이상과 같이 해서 제조된 매립형 자기정합FET는 게이트전극(6)의 측면이 진성층(9)에 의해 n'층(3)과 격리되어 있으므로, 실시예 1에서 기술한 효과에 부가해서 게이트길이Lg가 작아져도 gm의 저하를 억제할 수 있다는 효과를 갖는다. 즉, 진성층(9)에 의해 게이트내압을 향상시킬 수 있는 분만큼 n'층(3)의 불순물농도를 크게 할 수 있으므로 게이트길이Lg가 작아도 실시예 1에서 기술한 식 4가 성립되기 때문이다.
또, 본 실시예 2에서는 진성층(9)를 게이트길이(6)이 형성된 화합물반도체기판(100)의 표면을 덮은 제4 절연막(11)을 통해서 이온주입하는 것에 의해 형성하도록 하고 있으므로, 이온주입시에 얇게 형성하는 것이 곤란한 측벽을 게이트전극(6)의 측면에 형성할 필요가 없고, 그 때문에 진성층(9)를 게이트전극(6)의 측면의 근방에 용이하게 얇게 형성할 수 있다.
실시예 3
도 9는 본 발명의 실시예 3에 의한 반도체장치로서의 매립형 자기정합FET의 구성을 도시한 단면도이다.
도면에 있어서, 도 1과 동일부호는 동일 또는 상당하는 부분을 나타내고 본 실시예 3에 의한 매립형 자기정합FET는 n'층(3) 및 n+층(4)의 하면이 p층(5)의 하면과 대략 동일한 깊이에 위치하도록 마련되고, p'층(51)이 깊이방향에 있어서 p층(5)와 연속하도록 마련되어 있는 점이 실시예 1의 매립형 자기정합FET와 다른 점이다.
이와 같이 구성된 매립형 자기정합FET를 제조하기 위해서는 실시예 1에 있어서 n'층(3), n+층(4), p'층(51) 및 p"층(52)를 형성할 때 이온주입의 가속에너지를 각 층의 위치가 깊어진 분만큼 증대하도록 하면 좋다. 또, p층(5)와 p'층(51)은 p'층(51)의 상면이 p층(5)의 하면과 동일하거나 또는 그것보다 위쪽에 위치하도록 설정하면, 이온주입은 화합물반도체기판(100)의 주면에 대해서 2∼3°정도 경사져서 실행되기 때문에 양층(5), (51)은 중첩을 발생하므로 깊이방향에 있어서 연속하게 된다.
또한, 상기 설명에서는 n'층(3) 및 n+층(4)의 하면이 p층(5)의 하면과 대략 동일한 깊이에 위치하는 것으로 했지만, n'층(3) 및 n+층(4)의 하면은 n층(2)의 하면보다 깊게 위치하면 좋다.
이와 같이 구성된 매립형 자기정합FET는 n'층(3)의 하면이 n층(2)의 하면보다 깊게 위치하도록 형성되어 있으므로, 실시예 1에서 기술한 효과에 부가해서 게이트길이Lg가 작아져도 gm의 저하를 억제할 수 있다는 효과를 갖는다. 즉, n'층(3)에 의해 게이트내압을 향상시킬 수 있는 분만큼 n'층(3)의 두께(t)를 크게 할 수 있으므로 게이트길이Lg가 작아도 실시예 1에서 기술한 식 4가 성립되기 때문이다.
이상 기술한 바와 같이 본 발명에 의하면, 판형상의 화합물반도체표면의 게이트전극이 마련되는 오목부의 바로 아래에 제1 n층을, 옴층을 형성해야할 영역의 바로 아래에 제2 n층을, 오목부의 제2 n층과 대향하는 측면을 덮도록 진성층을, 또 진성층과 제1 n층과 제2 n층 사이에 제3 n층을 각 층의 하면이 대략 동일한 깊이로 되도록 각각 마련함과 동시에 제1∼제3 n층의 하면을 따라서 p층을 마련했으므로, 종래예와 마찬가지로 게이트전극을 오목부에 자기정합적으로 형성할 수 있음과 동시에 또 각 n층 및 p층과 진성층을 화합물반도체로의 이온주입에 의해 자기정합적으로 형성할 수 있고 또한 게이트전극의 측면이 진성층에 의해 제2 n층과 격리되어 있으므로 그 만큼 더욱 게이트내압을 향상시킬 수 있다. 또, 그 결과, 게이트길이가 짧아도 gm 및 K값을 저하시키는 일 없이 게이트내압을 향상시킬 수 있다.
또, 본 발명에 의하면, 판형상의 화합물반도체표면의 게이트전극이 마련되는 오목부의 바로 아래에 제1 n층을 마련하고, 옴층을 형성해야할 영역의 바로 아래에 제2 n층을, 오목부와 제1 n층과 제2 n층 사이에 제3 n층을 각 층의 하면이 제1 n층의 하면보다 깊게 되도록 각각 마련함과 동시에 제1∼제3 n층의 바로 아래에 연속하도록 p층을 마련했으므로, 종래예와 마찬가지로 게이트전극을 오목부에 자기정합적으로 형성할 수 있음과 동시에 또 각 n층 및 p층을 화합물반도체로의 이온주입에 의해 자기정합적으로 형성할 수 있고 또한 제2 n층의 하면이 제1 n층의 하면보다 깊은 위치에까지 형성되어 있으므로 그 만큼 더욱 게이트내압을 향상시킬 수 있다. 또, 그 결과, 게이트길이가 짧아도 gm 및 K값을 저하시키는 일 없이 게이트내압을 향상시킬 수 있다.
또, 본 발명에 의하면, 오목부에 게이트전극을 자기정합에 의해 형성하고 채널층 및 옴전극을 마련하기 위한 n층 및 절연을 위한 p층을 이온주입에 의해 자기정합 프로세스에 의해 형성하는 반도체장치의 제조방법에 있어서, 게이트전극의 측면을 덮는 절연막을 마스크로서 이용해서 경사진 방향에서 이온주입하는 것에 의해 오목부의 옴전극에 대향하는 측면의 근방에 진성층을 남기도록 했으므로, 오목부의 옴전극에 대향하는 측면을 덮도록 진성층이 마련된 반도체장치를 저렴하게 제조할 수 있다.

Claims (3)

  1. 그의 표면의 서로 떨어진 1쌍의 영역 사이에 마련된 오목부,
    상기 오목부의 바로 아래에 마련된 n형 불순물을 갖는 제1 n층,
    상기 1쌍의 영역의 바로 아래에 상기 제1 n층의 하면과 대략 동일한 깊이에 도달하도록 마련되고 임의의 금속재료와 옴접합가능한 농도의 n형 불순물을 갖는 1쌍의 제2 n층,
    상기 오목부의 상기 1쌍의 제2 n층과 대향하는 측면을 덮도록 마련된 그의 진성영역으로 이루어지는 1쌍의 진성층,
    상기 1쌍의 진성층과 상기 제1 n층과 상기 1쌍의 제2 n층 사이에 개재되고 또한 상기 제2 n층과 대략 동일한 깊이에 도달하도록 마련된 n형 불순물을 갖는 1쌍의 제3 n층,
    상기 제1 n층, 상기 1쌍의 제2 n층 및 상기 1쌍의 제3 n층의 하면을 따라서 마련된 p형 불순물을 갖는 p층을 갖는 판형상의 화합물반도체,
    상기 화합물반도체 표면의 상기 1쌍의 영역에 마련되고 상기 제2 n층과 옴접합가능한 금속재료로 이루어지는 1쌍의 옴전극 및
    상기 화합물반도체의 오목부에 매립되도록 마련되고 상기 제1 n층과 쇼트키접합가능한 금속재료로 이루어지는 게이트전극을 구비한 것을 특징으로 하는 반도체장치.
  2. 그의 표면의 서로 떨어진 1쌍의 영역 사이에 마련된 오목부,
    상기 오목부의 바로 아래에 마련되고 임의의 농도의 n형 불순물을 갖는 제1 n층,
    상기 1쌍의 영역의 바로 아래에 상기 제1 n층의 하면 이하의 깊이에 도달하도록 마련되고 임의의 금속재료와 옴접합가능한 농도의 n형 불순물을 갖는 1쌍의 제2 n층,
    상기 오목부와 상기 제1 n층과 상기 1쌍의 제2 n층 사이에 개재되고 또한 상기 제2 n층과 대략 동일한 깊이에 도달하도록 마련되고 상기 제1 n층의 농도보다 작은 농도의 n형 불순물을 갖는 1쌍의 제3 n층,
    상기 제1 n층, 상기 1쌍의 제2 n층 및 상기 1쌍의 제3 n층의 바로 아래에 연속하도록 마련된 p형 불순물을 갖는 p층을 갖는 판형상의 화합물반도체,
    상기 화합물반도체 표면의 상기 1쌍의 영역에 마련되고 상기 제2 n층과 옴접합가능한 금속재료로 이루어지는 1쌍의 옴전극 및
    상기 화합물반도체의 오목부에 매립되도록 마련되고 상기 제1 n층과 쇼트키접합가능한 금속재료로 이루어지는 게이트전극을 구비한 것을 특징으로 하는 반도체장치.
  3. 반도체장치의 제조방법으로서,
    판형상의 화합물반도체 표면의 서로 떨어진 1쌍의 영역 사이에 오목부를 형성하는 공정,
    상기 형성된 오목부의 바로 아래에 하측에 위치하는 p형 불순물을 갖는 제1 p층과 상측에 위치하는 n형 불순물을 갖는 제1 n층을 이온주입에 의해 형성하는 공정,
    이 공정 후 상기 제1 n층과 쇼트키접합가능한 금속재료로 이루어지는 게이트전극을 상기 화합물반도체의 오목부를 매립하고 또한 적어도 그 외주부가 상기 오목부에서 돌출하도록 형성하는 공정,
    상기 게이트전극이 형성된 화합물반도체 표면을 절연막으로 덮는 공정,
    상기 화합물반도체 표면에 상기 덮은 절연막의 상기 게이트전극의 측면에 위치하는 부분을 마스크로서 이용해서 경사진 방향에서 이온주입함과 동시에 상기 화합물반도체 표면의 상기 1쌍의 영역에 별도 이온을 주입하는 것에 의해, 상기 오목부의 상기 1쌍의 영역에 대향하는 측면의 근방에 상기 화합물반도체의 진성영역으로 이루어지는 1쌍의 진성층을 형성하고, 상기 1쌍의 영역의 바로 아래에 상기 제1 n층의 하면과 대략 동일한 깊이에 도달하도록 임의의 금속재료와 옴접합가능한 농도의 n형 불순물을 갖는 1쌍의 제2 n층을 형성하고, 상기 1쌍의 진성층과 상기 제1 n층과 상기 1쌍의 제2 n층 사이에 개재되고 또한 상기 제2 n층과 대략 동일한 깊이에 도달하도록 n형 불순물을 갖는 1쌍의 제3 n층을 형성하고, 또한 상기 1쌍의 제2 n층 및 1쌍의 제3 n층의 바로 아래에 p형 불순물을 갖는 1쌍의 제2 p층 및 1쌍의 제3 p층을 각각 형성하는 공정,
    상기 판형상의 화합물반도체 표면의 상기 1쌍의 영역에 상기 제2 n층과 옴접합가능한 금속재료로 이루어지는 1쌍의 옴전극을 형성하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
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KR100754951B1 (ko) * 2006-05-09 2007-09-04 박주웅 채널 문자 머신 및 그 방법

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