KR19990061997A - Gate Forming Method of Semiconductor Device - Google Patents

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KR19990061997A KR1019970082302A KR19970082302A KR19990061997A KR 19990061997 A KR19990061997 A KR 19990061997A KR 1019970082302 A KR1019970082302 A KR 1019970082302A KR 19970082302 A KR19970082302 A KR 19970082302A KR 19990061997 A KR19990061997 A KR 19990061997A
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임근
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김영환
현대전자산업 주식회사
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

게이트산화막의 두께가 서로 다른 2종류 이상의 트랜지스터를 형성하기 위한 반도체장치의 게이트 형성방법에 관해 개시한다. 본 발명은, 소자의 특성에 따라 서로 다른 두께의 게이트산화막을 가지는 반도체장치의 게이트구조에 있어서, 두꺼운 게이트산화막과 얇은 게이트산화막을 개별적으로 분리형성시키며, 게이트산화막 형성도중 종래기술의 문제점이었던 감광막 사용공정을 생략하여 막질이 양호한 게이트산화막을 얻을 수 있으며, 게이트산화막의 두께가 서로 다른 2종류일지라도 정확한 두께조절이 가능하다.A method of forming a gate of a semiconductor device for forming two or more kinds of transistors having different thicknesses of gate oxide films is disclosed. According to the present invention, in the gate structure of a semiconductor device having a gate oxide film having a different thickness according to the characteristics of a device, a thick gate oxide film and a thin gate oxide film are separately formed and formed, and a photoresist film, which has been a problem of the prior art during gate oxide film formation, is used. By eliminating the step, a gate oxide film having a good film quality can be obtained, and precise thickness control is possible even if two kinds of gate oxide films have different thicknesses.

Description

반도체장치의 게이트 형성방법Gate Forming Method of Semiconductor Device

본 발명은 반도체장치의 게이트 형성방법에 관한 것으로, 특히 게이트의 구동전류가 각기 달리 인가되어야 하는 반도체장치에서, 게이트산화막의 두께가 서로 다른 2종류 이상의 트랜지스터를 형성하기 위한 반도체장치의 게이트 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a gate of a semiconductor device, and more particularly, to a method of forming a gate of a semiconductor device for forming two or more kinds of transistors having different thicknesses of gate oxide films in semiconductor devices in which gate driving currents are to be applied differently. It is about.

반도체장치가 다기능화, 복잡화되어 감에 따라 하나의 칩에 여러 가지 소자를 구현하는 기술이 개발되고 있다. 그 중, DRAM(Dynamic Random Access Memory)과 로직(logic)소자를 하나의 칩에 구현하는 MML(Merged Memory/Logic) 소자는 그 로직부분의 소자가 특정한 역할을 하기 위해 MML 소자의 기본이 되는 다른 부분과는 다른 구동전류를 가져야 한다. 이러한 과제를 쉽게 달성하려면, 소자의 크기를 달리 하거나 소자에 인가되는 전압을 달리 하는 등 반도체소자의 설계를 변경하면 되나, 이러한 방법은 반도체장치의 생산원가를 증가시키는 요인이 되기 때문에 채택하기 어렵다.As semiconductor devices become more versatile and complex, technologies for implementing various devices on a single chip are being developed. Among them, MML (Dynamic Random Access Memory) and MML (Logic Memory / Logic) devices, which implement logic devices on one chip, are based on other MML devices for the logic part to play a specific role. It must have a different drive current than the part. In order to easily accomplish such a task, the design of the semiconductor device may be changed by changing the size of the device or by changing the voltage applied to the device. However, such a method is difficult to adopt because it increases the production cost of the semiconductor device.

반도체소자의 설계를 변경하지 않고도 게이트에 인가되는 구동전류를 다르게 하는 방법은 소자영역마다 다른 게이트산화막 두께를 가지도록 하는 것이다. 그러나, 부분적으로 차별화된 두께를 갖는 게이트산화막을 처음부터 형성하기 위해서는 어려운 공정을 거쳐야 하며, 형성된 게이트산화막의 특성도 악화되는 문제점이 있다.The method of changing the driving current applied to the gate without changing the design of the semiconductor device is to have a different gate oxide film thickness for each device region. However, in order to form a gate oxide film having a partially differentiated thickness from the beginning, a difficult process is required, and the characteristics of the formed gate oxide film are also deteriorated.

도 1a 내지 도 1h는 종래기술에 의한 모스(MOS) 트랜지스터의 제조방법을 나타내는 단면도들이다.1A to 1H are cross-sectional views illustrating a method of manufacturing a MOS transistor according to the prior art.

종래기술에 의해 모스 트랜지스터를 제조하기 위해서는 우선, 도 1a에 도시된 바와 같이, 실리콘기판(10) 상에 활성영역을 규정하고 소자분리를 하기 위한 필드산화막(20)을 형성시킨다.In order to manufacture a MOS transistor by the prior art, first, as shown in FIG. 1A, a field oxide film 20 for defining an active region and separating devices is formed on a silicon substrate 10.

이어서, 도 1b에 도시된 바와 같이, 활성영역 상에 하부 실리콘산화막(30)을 형성한다.Subsequently, as shown in FIG. 1B, a lower silicon oxide layer 30 is formed on the active region.

그 다음, 도 1c와 같이, 반도체소자, 예컨대 MML소자의 로직에서 게이트전극에 인가되는 구동전류가 큰 예정영역에만 감광막패턴(40)을 형성하고, 이 감광막패턴(40)을 식각마스크로 하여 하부 실리콘산화막(30)을 습식식각해 내면, 하부 실리콘산화막패턴(31)을 얻을 수 있다. 여기서, 구동전류가 큰 예정영역이라 함은 감광막패턴(40)에 의해 활성영역이 노출된 영역에 만들어지는 게이트산화막보다 상대적으로 두꺼운 게이트산화막을 가지게 되는 영역을 말한다.Next, as shown in FIG. 1C, the photoresist pattern 40 is formed only in a predetermined region having a large driving current applied to the gate electrode in the logic of the semiconductor device, for example, the MML element, and the photoresist pattern 40 is formed as an etch mask. When the silicon oxide film 30 is wet etched, the lower silicon oxide film pattern 31 may be obtained. Here, the predetermined region having a large driving current refers to a region having a gate oxide film that is relatively thicker than the gate oxide film formed in the region where the active region is exposed by the photosensitive film pattern 40.

그 다음, 감광막패턴(40)을 제거하고 그 결과물의 전면에 산화공정을 실시하여 게이트형성용 실리콘산화막을 형성시킴으로써 도 1d에 도시된 구조를 얻는다. 따라서, 게이트전극에 인가되는 구동전류가 큰 예정영역에는 하부 실리콘산화막패턴과 게이트형성용 산화막이 순차 적층된 제1 게이트산화막(33)이 형성되고, 다른 활성영역에는 게이트형성용 산화막만에 의한 제2 게이트산화막(32)이 형성된다. 따라서, 상대적으로 두꺼운 제1 게이트산화막(33)과 상대적으로 얇은 제2 게이트산화막(32)가 단일 실리콘기판 상에 존재하게 된다.Then, the photoresist pattern 40 is removed and an oxidation process is performed on the entire surface of the resultant to form a gate oxide silicon oxide film to obtain the structure shown in FIG. 1D. Accordingly, the first gate oxide layer 33 in which the lower silicon oxide layer pattern and the gate forming oxide layer are sequentially stacked is formed in a predetermined region having a large driving current applied to the gate electrode, and in the other active region, only the gate forming oxide layer is formed. A two gate oxide film 32 is formed. Thus, a relatively thick first gate oxide film 33 and a relatively thin second gate oxide film 32 are present on a single silicon substrate.

이어서, 폴리실리콘막(50)을 증착하여 도 1e의 구조를 얻는다.Next, the polysilicon film 50 is deposited to obtain the structure of FIG. 1E.

그 후, 사진식각공정을 거치게 하여 게이트전극(52, 53)을 형성하면, 도 1f에 도시된 게이트구조를 얻는다.Thereafter, the gate electrodes 52 and 53 are formed through a photolithography process to obtain the gate structure shown in FIG. 1F.

도 1g에는, 트랜지스터 형성에 있어서 쇼트채널효과를 방지하기 위해 LDD(Lightly Doped Drain)를 형성하는 과정이 도시되어 있다. 우선, 게이트전극을 형성할 때 식각공정에서 발생된 손상을 치유하기 위해 얇은 산화막(62, 63)을 형성시키고 비교적 낮은 농도로 이온을 주입하여 소스/드레인 예정영역(80)에 LDD(Lightly Doped Drain)를 형성한다.FIG. 1G illustrates a process of forming a lightly doped drain (LDD) to prevent short channel effects in transistor formation. First, when the gate electrode is formed, thin oxide layers 62 and 63 are formed to heal damage caused in the etching process, and ions are implanted at a relatively low concentration to lightly doped drain 80 in the source / drain target region 80. ).

이어서, 도 1h에 도시된 바와 같이, 게이트전극(52, 53) 및 게이트산화막(32', 33')의 측벽에 이를 피복하는 스페이서용 산화막(90)을 각각 형성한다. 그 다음, 비교적 높은 농도로 이온을 주입하여 소스/드레인 영역(80 및 110)을 완성한다.Subsequently, as shown in FIG. 1H, spacer oxide films 90 are formed on sidewalls of the gate electrodes 52 and 53 and the gate oxide films 32 'and 33', respectively. Ions are then implanted at relatively high concentrations to complete the source / drain regions 80 and 110.

상기한 방법에 의해 형성된 종래의 이중 게이트산화막은 제1 게이트산화막(33) 형성과정에서 감광막도포 및 그의 제거와 추가적인 산화공정을 거쳐야 하므로, 이 과정에서 불순물에 의한 전하함유 및 산화막질의 특성저하를 초래할 수 있다. 특히 미세한 트랜지스터를 형성하는 경우, 상대적으로 두꺼운 게이트산화막도 절대적으로는 100Å 미만의 박막으로 형성시켜야 하므로, 막질의 특성이 저하되거나 두께조절에 실패할 가능성이 많다.The conventional double gate oxide film formed by the above-described method must undergo photoresist coating, its removal, and an additional oxidation process in the process of forming the first gate oxide film 33, and in this process, it will lead to deterioration of charge-containing properties and oxide film quality due to impurities. Can be. Particularly, in the case of forming a fine transistor, a relatively thick gate oxide film must be formed as a thin film of absolutely less than 100 GPa, and thus there is a possibility that the quality of the film is degraded or the thickness control fails.

따라서, 본 발명의 기술적 과제는 이중 게이트산화막을 채용한 게이트구조를 구현함에 있어서, 신뢰성있는 게이트산화막의 막질을 보장할 수 있는 반도체장치의 게이트 형성방법을 제공하는 데 있다.Accordingly, an object of the present invention is to provide a gate forming method of a semiconductor device capable of ensuring a reliable film quality of a gate oxide film in implementing a gate structure using a double gate oxide film.

또한, 본 발명의 다른 목적은, 이중 게이트산화막을 채용한 게이트구조를 구현함에 있어서, 게이트산화막의 정확한 두께조절이 가능한 반도체장치의 게이트 형성방법을 제공하는 데 있다.Another object of the present invention is to provide a gate forming method of a semiconductor device capable of precisely adjusting the thickness of a gate oxide film in implementing a gate structure using a double gate oxide film.

도 1a 내지 도 1h는 종래기술에 의한 모스(MOS) 트랜지스터의 제조방법을 나타내는 단면도들,1A to 1H are cross-sectional views illustrating a method of manufacturing a MOS transistor according to the prior art;

도 2a 내지 도 2k는 본 발명의 실시예를 구현하기 위한 공정순서를 나타낸 단면도들이다.2A to 2K are cross-sectional views illustrating a process sequence for implementing an embodiment of the present invention.

* 도면 중의 주요부분에 대한 부호설명 *Explanation of Codes on Major Parts of Drawings

45 … PSG막45... PSG film

36 … 제1 게이트산화막36. First gate oxide

56 … 제1 게이트전극56. First gate electrode

38 … 제2 게이트산화막38. Second gate oxide

58 … 제2 게이트전극58. Second gate electrode

상기한 기술적 과제를 해결하기 위한 본 발명은, 소자의 특성에 따라 서로 다른 두께의 게이트산화막을 가지는 반도체장치의 게이트구조에 있어서, 소자분리 필드산화막에 의해 분리된 활성영역이 형성된 실리콘기판 전면에 절연막을 형성하는 단계; 상기 활성영역에서 서로 같은 두께를 가지는 게이트산화막이 형성될 부분의 군을 선택하여 활성영역이 노출되도록 상기 절연막을 식각하고, 상기 식각단계에 의해 노출된 활성영역에 제1 게이트산화막을 형성하는 단계; 상기 제1 게이트산화막이 형성된 상기 결과물 전면에 폴리실리콘막을 증착하고, 상기 제1 게이트산화막이 형성된 부분 외에서 상기 절연막이 노출되도록 상기 폴리실리콘막을 화학 기계적 연마함으로써 제1 게이트전극을 완성하는 단계; 상기 서로 같은 두께를 가지는 게이트산화막이 형성될 부분의 다른 군을 선택하여 활성영역이 노출되도록 상기 절연막을 식각하고, 상기 식각단계에 의해 노출된 다른 활성영역에 제2 게이트산화막을 형성하는 단계; 및 상기 제2 게이트산화막이 형성된 상기 결과물 전면에 폴리실리콘막을 증착하고, 상기 제2 게이트산화막이 형성된 부분 외에서 상기 절연막이 노출되도록 상기 폴리실리콘막을 화학 기계적 연마함으로써 제2 게이트전극을 완성하는 단계를 포함하는 반도체장치의 게이트 형성방법을 제공한다.The present invention for solving the above technical problem, in the gate structure of the semiconductor device having a gate oxide film having a different thickness according to the characteristics of the device, the insulating film on the entire surface of the silicon substrate formed by the active region separated by the device isolation field oxide film Forming a; Etching the insulating layer to expose the active region by selecting a group of portions in which the gate oxide films having the same thickness are to be formed in the active region, and forming a first gate oxide layer in the active region exposed by the etching step; Depositing a polysilicon film on the entire surface of the resultant product on which the first gate oxide film is formed, and completing the first gate electrode by chemical mechanical polishing of the polysilicon film to expose the insulating film outside the portion where the first gate oxide film is formed; Etching the insulating layer to expose an active region by selecting another group of portions where the gate oxide layers having the same thickness are to be formed, and forming a second gate oxide layer on the other active region exposed by the etching step; And depositing a polysilicon film on the entire surface of the resultant product on which the second gate oxide film is formed, and completing the second gate electrode by chemical mechanical polishing of the polysilicon film to expose the insulating film outside the portion where the second gate oxide film is formed. A method of forming a gate of a semiconductor device is provided.

본 발명에 있어서, 상기 절연막은 PSG 또는 실리콘질화막으로 형성시킬 수 있다.In the present invention, the insulating film may be formed of a PSG or silicon nitride film.

또한, 상기 절연막을 형성하는 단계에 앞서 열산화박막을 형성하는 단계를 더 진행하는 것이 바람직하다.In addition, it is preferable to further proceed with the step of forming a thermal oxide thin film before the step of forming the insulating film.

또한, 상기 같은 두께를 가지는 게이트산화막이 형성될 부분의 군끼리 선택하는 단계는 상기 게이트산화막의 두께가 큰 순서부터 선택하는 단계인 것이 바람직하다.In addition, the step of selecting the groups of the portion where the gate oxide film having the same thickness is to be formed is preferably a step of selecting from the order of the thickness of the gate oxide film.

한편, 상기 제1 게이트전극 및 제2 게이트전극은 서로 다른 농도의 불순물로 도핑하게 할 수 있으며, 상기 제1 게이트전극 및 제2 게이트전극 중의 어느 하나는 n형으로 도핑되고, 다른 하나는 p형으로 도핑되도록 할 수도 있다.Meanwhile, the first gate electrode and the second gate electrode may be doped with impurities having different concentrations, one of the first gate electrode and the second gate electrode is doped with n-type, and the other is p-type. It can also be doped with.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2k는 본 발명의 실시예를 구현하기 위한 공정순서를 나타낸 단면도들이다.2A to 2K are cross-sectional views illustrating a process sequence for implementing an embodiment of the present invention.

도 2a를 참조하면, 우선 실리콘기판(10) 상에 활성영역을 규정하고 소자분리를 하기 위한 필드산화막(20)이 형성된다.Referring to FIG. 2A, a field oxide film 20 is first formed on a silicon substrate 10 to define an active region and to separate devices.

이어서, 도 2b에 도시된 바와 같이, 열산화박막(30)을 형성시키고, 그 결과물 위에 PSG(PhosphoSilicate Glass)막(45)을 증착시킨다. 이 때, 열산화막(30)의 역할은 후술할 LDD구조를 형성할 때, 이온주입의 버퍼층으로 사용하기 위함이다.Subsequently, as shown in FIG. 2B, a thermal oxide thin film 30 is formed and a PSG (PhosphoSilicate Glass) film 45 is deposited on the resultant. At this time, the role of the thermal oxide film 30 is to use as a buffer layer for ion implantation when forming the LDD structure to be described later.

그 다음, 두꺼운 게이트산화막이 형성될 부위의 PSG막에 사진식각공정을 적용하여 그 부분의 활성영역이 노출된, 도 2c에 도시된 구조를 형성한다.Next, a photolithography process is applied to the PSG film of the portion where the thick gate oxide film is to be formed to form the structure shown in FIG. 2C in which the active region of the portion is exposed.

그 후, 두꺼운 제1 게이트산화막(36)을 형성하고, 폴리실리콘막(55)을 증착하여 도 2d에 도시된 구조를 얻는다. 폴리실리콘막(55)은 증착 후, 불순물에 의해 도핑되거나, 증착과정에서 도핑되어 게이트전극으로 작용할 수 있게 한다. 이 때, 도핑 불순물의 종류, 예컨대 n형 또는 p형,나 도핑농도는 사용하는 반도체소자의 종류에 따라 자유롭게 선택할 수 있다.Thereafter, a thick first gate oxide film 36 is formed, and a polysilicon film 55 is deposited to obtain the structure shown in FIG. 2D. The polysilicon film 55 may be doped with impurities after deposition, or doped during deposition to serve as a gate electrode. At this time, the type of doping impurity, such as n-type or p-type or the doping concentration, can be freely selected according to the type of semiconductor element to be used.

이어서, 도 2e에 도시된 바와 같이, 증착된 폴리실리콘막(55)를 화학기계적 연마(Chemical Mechanical Polishing; 이하 CMP라 한다)에 의해 평탄화하여, 제1 게이트산화막(36) 상부의 제1 게이트전극(56)을 남기고 나머지 부분은 PSG막이 노출되게 한다.Subsequently, as illustrated in FIG. 2E, the deposited polysilicon film 55 is planarized by chemical mechanical polishing (hereinafter referred to as CMP) to form a first gate electrode on the first gate oxide film 36. Leave (56) and the rest leave the PSG film exposed.

도 2f 내지 도 2h는 제1 게이트산화막(36)보다 얇은 게이트산화막을 형성하기 위한 공정을 나타낸 단면도로서 기본적인 공정방법은 도 2a 내지 도 2e에 나타낸 것과 동일하다.2F to 2H are cross-sectional views showing a process for forming a gate oxide film thinner than the first gate oxide film 36, and the basic process method is the same as that shown in FIGS. 2A to 2E.

도 2f를 참조하면, 얇은 게이트산화막이 형성될 부위의 PSG막에 사진식각공정을 적용하여 그 부분의 활성영역을 노출시킨다.Referring to FIG. 2F, a photolithography process is applied to the PSG film of the portion where the thin gate oxide film is to be formed to expose the active region of the portion.

이어서, 얇은 제2 게이트산화막(38)을 형성하고, 폴리실리콘막(57)을 증착하여 도 2g에 도시된 구조를 얻는다.Subsequently, a thin second gate oxide film 38 is formed, and a polysilicon film 57 is deposited to obtain the structure shown in FIG. 2G.

그 후, 도 2h에 도시된 바와 같이, 증착된 폴리실리콘막(57)를 CMP에 의해 평탄화하여, 제2 게이트산화막(38) 상부의 제2 게이트전극(58)을 남긴다.Thereafter, as illustrated in FIG. 2H, the deposited polysilicon film 57 is planarized by CMP, leaving the second gate electrode 58 on the second gate oxide film 38.

도 2i를 참조하면, PSG막패턴(47)을 습식식각에 의해 제거해 냄으로써, 게이트산화막의 두께가 서로 다른 제1 게이트(36, 56) 및 제 2 게이트(38, 58)을 얻는다.Referring to FIG. 2I, by removing the PSG film pattern 47 by wet etching, first gates 36 and 56 and second gates 38 and 58 having different thicknesses of the gate oxide film are obtained.

도 2j 내지 도 2k는 LDD를 형성하는 공정을 나타낸 단면도들로서 기본적인 공정방법은 종래기술의 도 1g 내지 도 1h에 나타낸 것과 동일하므로, 구체적인 설명은 생략한다.2J to 2K are cross-sectional views illustrating a process of forming an LDD, and a basic process method is the same as that shown in FIGS. 1G to 1H of the prior art, and thus a detailed description thereof will be omitted.

이상 실시예를 통하여 본 발명을 설명하였으나, 본 발명은 상기 실시예에만 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다. 따라서, 상기의 실시예는 2종류의 서로 다른 두께를 갖는 게이트산화막에 대해 설명하였으나, 필요에 따라 게이트산화막의 두께를 여러 가지로 달리 할 수 있다.Although the present invention has been described through the above embodiments, the present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical idea to which the present invention belongs. Accordingly, the above embodiment has been described with respect to the gate oxide film having two different thicknesses, but the thickness of the gate oxide film may be varied in various ways as necessary.

본 발명에 따르면, 게이트의 구동전류가 각기 달리 인가되어야 하는 반도체장치에서, 게이트산화막의 두께가 서로 다른 2종류 이상의 트랜지스터를 용이하게 형성하기 위한 반도체장치의 게이트 형성방법이 제공된다. 또한, 신뢰성있는 게이트산화막의 막질이 보장되며, 이중 게이트산화막을 채용한 게이트구조를 구현함에 있어서, 게이트산화막의 정확한 두께조절이 가능하다.According to the present invention, there is provided a gate forming method of a semiconductor device for easily forming two or more kinds of transistors having different thicknesses of gate oxide films in a semiconductor device in which gate driving currents are to be applied differently. In addition, a reliable gate oxide film quality is ensured, and in implementing the gate structure using the double gate oxide film, accurate thickness control of the gate oxide film is possible.

Claims (6)

서로 다른 두께의 게이트산화막을 가지는 반도체장치의 게이트구조의 형성방법에 있어서,In the method of forming a gate structure of a semiconductor device having a gate oxide film having a different thickness, 소자분리 필드산화막에 의해 분리된 활성영역이 형성된 반도체기판 전면에 절연막을 형성하는 단계;Forming an insulating film on the entire surface of the semiconductor substrate on which the active region separated by the device isolation field oxide film is formed; 상기 활성영역에서 서로 같은 두께를 가지는 게이트산화막이 형성될 부분의 군을 선택하여 활성영역이 노출되도록 상기 절연막을 식각하고, 상기 식각단계에 의해 노출된 활성영역에 제1 게이트산화막을 형성하는 단계;Etching the insulating layer to expose the active region by selecting a group of portions in which the gate oxide films having the same thickness are to be formed in the active region, and forming a first gate oxide layer in the active region exposed by the etching step; 상기 제1 게이트산화막이 형성된 상기 결과물 전면에 폴리실리콘막을 증착하고, 상기 제1 게이트산화막이 형성된 부분 외에서 상기 절연막이 노출되도록 상기 폴리실리콘막을 화학 기계적 연마함으로써 제1 게이트전극을 완성하는 단계;Depositing a polysilicon film on the entire surface of the resultant product on which the first gate oxide film is formed, and completing the first gate electrode by chemical mechanical polishing of the polysilicon film to expose the insulating film outside the portion where the first gate oxide film is formed; 상기 서로 같은 두께를 가지는 게이트산화막이 형성될 부분의 다른 군을 선택하여 활성영역이 노출되도록 상기 절연막을 식각하고, 상기 식각단계에 의해 노출된 다른 활성영역에 제2 게이트산화막을 형성하는 단계; 및Etching the insulating layer to expose an active region by selecting another group of portions where the gate oxide layers having the same thickness are to be formed, and forming a second gate oxide layer on the other active region exposed by the etching step; And 상기 제2 게이트산화막이 형성된 상기 결과물 전면에 폴리실리콘막을 증착하고, 상기 제2 게이트산화막이 형성된 부분 외에서 상기 절연막이 노출되도록 상기 폴리실리콘막을 화학 기계적 연마함으로써 제2 게이트전극을 완성하는 단계를 포함하는 반도체장치의 게이트 형성방법.Depositing a polysilicon film on the entire surface of the resultant product on which the second gate oxide film is formed, and completing the second gate electrode by chemical mechanical polishing of the polysilicon film to expose the insulating film outside the portion where the second gate oxide film is formed; A method of forming a gate of a semiconductor device. 제1항에 있어서, 상기 절연막은 PSG 또는 실리콘질화막인 것을 특징으로 하는 반도체장치의 게이트 형성방법.The method of forming a gate of a semiconductor device according to claim 1, wherein said insulating film is a PSG or silicon nitride film. 제1항에 있어서, 상기 절연막을 형성하는 단계에 앞서 열산화박막을 형성하는 단계를 더 진행하는 것을 특징으로 하는 반도체장치의 게이트 형성방법.2. The method of claim 1, further comprising forming a thermally oxidized thin film prior to forming the insulating film. 제1항에 있어서, 상기 같은 두께를 가지는 게이트산화막이 형성될 부분의 군끼리 선택하는 단계는 상기 게이트산화막의 두께가 큰 순서부터 선택하는 단계인 것을 특징으로 하는 반도체장치의 게이트 형성방법.The method of claim 1, wherein the selecting of the groups of the portions in which the gate oxide film having the same thickness is to be formed comprises selecting the gate oxide film in order of increasing thickness. 제1항에 있어서, 상기 제1 게이트전극 및 제2 게이트전극은 서로 다른 농도의 불순물로 도핑한 것을 특징으로 하는 반도체장치의 게이트 형성방법.The method of claim 1, wherein the first gate electrode and the second gate electrode are doped with impurities having different concentrations. 제1항에 있어서, 상기 제1 게이트전극 및 제2 게이트전극 중의 어느 하나는 n형으로 도핑되고, 다른 하나는 p형으로 도핑된 것을 특징으로 하는 반도체장치의 게이트 형성방법.The method of claim 1, wherein one of the first gate electrode and the second gate electrode is doped with an n-type, and the other is doped with a p-type.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100333057B1 (en) * 2000-07-11 2002-04-22 윤종용 Method for manufacturing non-volatile memory device with two or more tunnel oxides having different thickness

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