KR19990061216A - Packet bus and method of transmitting packet data using the same - Google Patents
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Abstract
본 발명은 여러 보드 사이의 패킷 데이터를 전송하기 위한 방법에 관한 것으로서, 특히 하나 또는 두 개의 주 제어 장치와 여러 개의 종속 제어 장치 사이에서 종속 제어 장치와 주 제어 장치 간의 패킷 데이터를 전송하기 위한 방법에 관한 것이다.The present invention relates to a method for transmitting packet data between several boards, and more particularly, to a method for transmitting packet data between a slave controller and a master controller between one or two master controllers and several slave controllers. It is about.
종래의 제어 장치에서는 송신과 수신이 완전히 독립적으로 분리하지 못하였기 때문에 대용량의 전송이 어려운 문제점이 있었으며, 패킷 전송시에 패리티 에러에 대한 조사를 하지 못함으로서 데이터의 신뢰성이 떨어지는 단점이 있었다.In the conventional control device, since transmission and reception cannot be completely independently separated, there is a problem in that a large amount of transmission is difficult, and there is a disadvantage in that reliability of data is deteriorated by failing to investigate parity errors during packet transmission.
이에 본 발명의 패킷 버스 제어 장치는, 종속 장치와 패킷을 주고받기 위해 패킷 버스를 제어하는 하나 또는 두 개의 주 제어 장치와, 주 제어 장치와 패킷을 주고받기 위해 패킷 버스를 제어하는 n 개의 종속 제어 장치를 포함하는 패킷 버스를 제공한다.Accordingly, the packet bus control apparatus of the present invention includes one or two main control apparatuses that control a packet bus to exchange packets with the slave apparatus, and n subordinate control units that control the packet bus to exchange packets with the main controller apparatus. Provide a packet bus that includes a device.
본 발명에 의한 Tx 버스의 패킷 전송 방법은, 패킷을 전송하기 전에 주 제어 장치에 있는 Tx 제어기는 Tx 버스 조정기에 버스 사용 권한을 요구하는 신호를 보내는 단계, 상기 Tx 버스 조정기는 다음 번에 패킷을 전송할 주 제어 장치를 결정하는 단계, 상기 버스 제어 권한을 부여받은 주 제어 장치는 먼저 패킷을 전송할 종속 제어 장치를 결정하는 단계 및 패킷 전송을 수행하는 단계를 포함한다.In the packet transmission method of the Tx bus according to the present invention, before the packet is transmitted, the Tx controller in the main control unit sends a signal to the Tx bus arbiter requesting permission to use the bus, and the Tx bus arbiter next time transmits the packet. Determining a primary control device to transmit to, the primary control device authorized to control the bus includes first determining a slave control device to transmit a packet to, and performing a packet transmission.
본 발명의 패킷 버스는, 주 제어 장치의 입장에서 보았을 때 패킷을 종속 제어 장치로 전송하는데 사용하는 Tx 버스와, 종속 제어 장치로부터 패킷을 받는데 사용하는 Rx 버스를 포함한다.The packet bus of the present invention includes a Tx bus used to transmit a packet to a slave controller and an Rx bus used to receive a packet from the slave controller from the standpoint of the main controller.
본 발명에서는 패킷을 하나 또는 두 개의 주 제어 장치와 여러 개의 종속 제어 장치 사이에서의 패킷 전송을 수행함에 있어, 송신과 수신을 완벽히 독립적으로 분리시켜 수행함으로써 대용량의 전송이 가능하고, 두 개의 주 제어 장치가 부하 분산 및 이중화 기능을 동시에 수행이 가능하여 보드의 고장 시에 훨씬 능동적으로 대체할 수 있다. 그리고 패킷 전송 시에 패리티 에러에 대한 조사를 함으로써 데이터의 신뢰성을 확보할 수 있으며, 단지 최대 두 개의 주 제어 장치만이 있으므로 버스를 제어하고 관리하기가 쉽게 되는 특성을 향상시킬 수 있다.In the present invention, in performing packet transmission between one or two main control apparatuses and several subordinate control apparatuses, a large amount of transmission is possible by completely separating transmission and reception, and two main control operations. The device can perform load balancing and redundancy functions simultaneously, allowing for a more proactive replacement in the event of a board failure. In addition, by investigating parity errors during packet transmission, data reliability can be ensured. Since there are only two main control devices, it is easy to control and manage a bus.
Description
본 발명은 여러 보드 사이의 패킷 데이터를 전송하기 위한 방법에 관한 것이다. 특히 하나 또는 두 개의 주 제어 장치와 여러 개의 종속 제어 장치 사이에서 종속 제어 장치와 주 제어 장치 간의 패킷 데이터를 전송하기 위한 방법에 관한 것이다.The present invention relates to a method for transferring packet data between several boards. In particular, the present invention relates to a method for transmitting packet data between a slave control unit and a master control unit between one or two main control units and several slave control units.
종래의 제어 장치에서는 송신과 수신이 완전히 독립적으로 분리하지 못하였기 때문에 대용량의 전송이 어려운 문제점이 있었으며, 패킷 전송시에 패리티 에러에 대한 조사를 하지 못함으로서 데이터의 신뢰성이 떨어지는 단점이 있었다.In the conventional control device, since transmission and reception cannot be completely independently separated, there is a problem in that a large amount of transmission is difficult, and there is a disadvantage in that reliability of data is deteriorated by failing to investigate parity errors during packet transmission.
본 발명은 상기된 바와 같은 문제점을 해결하기 위한 것으로,The present invention is to solve the above problems,
본 발명의 제 1 목적은 하나 또는 두 개의 주 제어 장치와 여러 개의 종속 제어 장치 간에 패킷 버스 제어 장치를 구성하는 방법을 제공함에 있다.It is a first object of the present invention to provide a method of configuring a packet bus control device between one or two main control devices and several slave control devices.
본 발명의 제 2 목적은 패킷 버스를 제공함에 있다.It is a second object of the present invention to provide a packet bus.
본 발명의 제 3 목적은 주 제어 장치에 탑재된 패킷 버스 제어기를 제공하는 것이다.It is a third object of the present invention to provide a packet bus controller mounted on a main control device.
본 발명의 제 4 목적은 종속 제어 장치에 있는 패킷 버스 제어기를 제공하는 것이다.It is a fourth object of the present invention to provide a packet bus controller in a slave control device.
본 발명의 제 5 목적은 Tx 버스의 패킷 전송 방법을 제공하는 것이다.A fifth object of the present invention is to provide a packet transmission method of a Tx bus.
본 발명의 제 6 목적은 Rx 버스의 패킷 수신 방법을 제공하는 것을 목적으로 한다.A sixth object of the present invention is to provide a packet reception method of an Rx bus.
본 발명의 다른 목적과 장점은 아래의 발명의 상세한 설명을 읽고 아래의 도면을 참조하면 보다 명백해질 것이다:Other objects and advantages of the present invention will become more apparent upon reading the following detailed description and with reference to the drawings below:
도 1은 패킷 버스 구조를 나타낸다.1 shows a packet bus structure.
도 2는 주 제어 장치에 있는 패킷 버스 제어기의 구조를 나타낸다.2 shows the structure of a packet bus controller in the main control unit.
도 3은 종속 제어 장치에 있는 패킷 버스 제어기의 구조를 나타낸다.3 shows the structure of a packet bus controller in a slave control device.
도 4는 주 제어 장치에 있는 패킷 버스 제어기 내의 Tx 제어기의 구조를 나타낸다.4 shows the structure of a Tx controller in a packet bus controller in the main control unit.
도 5는 주 제어 장치에 있는 패킷 버스 제어기 내의 Rx 제어기의 구조를 나타낸다.Fig. 5 shows the structure of the Rx controller in the packet bus controller in the main control unit.
도 6은 종속 제어 장치에 있는 패킷 버스 제어기 내의 Tx 제어기의 구조를 나타낸다.6 shows the structure of a Tx controller in a packet bus controller in a slave control device.
도 7은 종속 제어 장치에 있는 패킷 버스 제어기 내의 Rx 제어기의 구조를 나타낸다.7 shows the structure of an Rx controller in a packet bus controller in a slave control device.
도 8은 Tx 버스 조정기의 동작에 대한 플로우 챠트를 나타낸다.8 shows a flow chart for the operation of the Tx bus regulator.
도 9는 패리티 에러가 없는 경우 Tx 버스에서의 동작을 나타낸다.9 illustrates operation on a Tx bus when there is no parity error.
도 10은 패리티 에러가 있는 경우 Tx 버스에서의 패킷 재전송 동작을 나타낸다.10 illustrates a packet retransmission operation on a Tx bus when there is a parity error.
도 11은 패리티 에러가 없는 경우의 Rx 버스에서의 동작을 나타낸다.11 shows the operation on the Rx bus in the absence of a parity error.
도 12는 패리티 에러가 있는 경우 Rx 버스에서의 패킷 재전송 동작을 나타낸다.12 illustrates a packet retransmission operation on an Rx bus when there is a parity error.
상기와 같은 목적을 달성하기 위하여 창안된 본 발명의 패킷 버스 제어 장치의 바람직한 일 실시예는,One preferred embodiment of the packet bus control apparatus of the present invention created to achieve the above object,
종속 장치와 패킷을 주고받기 위해 패킷 버스를 제어하는 하나 또는 두 개의 주 제어 장치; 와One or two main control devices for controlling the packet bus to send and receive packets with the slave device; Wow
주 제어 장치와 패킷을 주고받기 위해 패킷 버스를 제어하는 n 개의 종속 제어 장치를 포함한다.N subordinate control devices that control the packet bus to exchange packets with the main control device.
본 발명에 있어서, 상기 두 개의 주 제어 장치가 둘 다 살아있는 경우에는 부하를 서로 분담하는 것이 바람직하며,In the present invention, when the two main control devices are both alive, it is preferable to share the load with each other,
상기 주 제어 장치중 하나의 장치만 죽었을 경우 나머지 하나가 모든 부하를 감당하여 패킷의 전송을 수행하는 것이 바람직하다.When only one of the main control devices dies, it is preferable that the other bears all the loads to perform packet transmission.
상기한 다른 목적을 달성하기 위한 본 발명의 패킷 버스는,The packet bus of the present invention for achieving the above another object,
주 제어 장치의 입장에서 보았을 때 패킷 버스는,From the standpoint of the main controller, the packet bus
패킷을 종속 제어 장치로 전송하는데 사용하는 Tx 버스; 와A Tx bus for use in transmitting packets to slave control devices; Wow
종속 제어 장치로부터 패킷을 받는데 사용하는 Rx 버스를 포함한다.It contains the Rx bus used to receive packets from the slave controller.
본 발명에 있어서, 상기 Tx 버스는 16 비트로 구동하는 것이 바람직하며,In the present invention, the Tx bus is preferably driven with 16 bits,
상기 Rx 버스는 16 비트로 구동하는 것이 바람직하며,Preferably, the Rx bus is driven with 16 bits.
상기 두 버스는 완전히 독립적으로 구동하여 패킷을 전송하는 것이 바람직하며,Preferably, the two buses operate completely independently to transmit packets.
상기 Tx 버스는The Tx bus is
실제 패킷 데이터가 전송되는 16비트 RxData 신호;A 16 bit RxData signal through which actual packet data is transmitted;
패킷의 시작을 알려주는 RxSOP 신호;An RxSOP signal indicating the start of a packet;
패킷의 끝을 알려주는 RxEOP 신호;An RxEOP signal indicating the end of a packet;
16비트 RxData에 대한 패리티를 전송하는 RxPrty 신호;An RxPrty signal for transmitting parity for 16-bit RxData;
패킷 전송이 진행 중임을 나타내는 RxDValid* 신호;An RxDValid * signal indicating that packet transmission is in progress;
종속 제어 장치에 패킷의 전송을 시작하도록 알려주는 RxEnb* 신호;An RxEnb * signal informing the slave control device to start transmitting the packet;
패킷을 전송할 종속 제어 장치를 나타내는 m+1 비트의 RxAddr 신호;An RxAddr signal of m + 1 bits indicating a slave control device to send a packet;
현재 종속 제어 장치에 전송할 패킷이 있는 지 없는 지를 나타내는 n 비트의 RxPav 신호; 및An n-bit RxPav signal indicating whether there is a packet to transmit to the current slave control apparatus; And
주 제어 장치가 패킷의 헤더를 받고 이 데이터에 대한 패리티를 체크한 후 그 결과를 종속 제어 장치에 보내기 위한 RxPValid* 신호 와 RxPrtyOK 신호를 포함하는 것이 바람직하며,It is preferable that the main controller includes an RxPValid * signal and an RxPrtyOK signal for receiving the header of the packet and checking parity on this data and sending the result to the slave controller.
상기 Rx 버스는The Rx bus
실제 패킷 데이터가 전송되는 16비트 RxData 신호;A 16 bit RxData signal through which actual packet data is transmitted;
패킷의 시작을 알려주는 RxSOP 신호;An RxSOP signal indicating the start of a packet;
패킷의 끝을 알려주는 RxEOP 신호;An RxEOP signal indicating the end of a packet;
16비트 RxData에 대한 패리티를 전송하는 RxPrty 신호;An RxPrty signal for transmitting parity for 16-bit RxData;
패킷 전송이 진행 중임을 나타내는 RxDValid* 신호;An RxDValid * signal indicating that packet transmission is in progress;
종속 제어 장치에 패킷의 전송을 시작하도록 알려주는 RxEnb* 신호;An RxEnb * signal informing the slave control device to start transmitting the packet;
패킷을 전송할 종속 제어 장치를 나타내는 m+1 비트의 RxAddr 신호;An RxAddr signal of m + 1 bits indicating a slave control device to send a packet;
현재 종속 제어 장치에 전송할 패킷이 있는 지 없는 지를 나타내는 n 비트의 RxPav 신호; 및An n-bit RxPav signal indicating whether there is a packet to transmit to the current slave control apparatus; And
주 제어 장치가 패킷의 헤더를 받고 이 데이터에 대한 패리티를 체크한 후 그 결과를 종속 제어 장치에 보내기 위한 RxPValid* 신호 와 RxPrtyOK 신호를 포함하는 것이 바람직하다.It is preferred that the master control device contains the RxPValid * and RxPrtyOK signals for receiving the header of the packet and checking the parity for this data and sending the result to the slave control device.
상기한 다른 목적을 달성하기 위한 본 발명의 주 제어 장치에 탑재된 패킷 버스 제어기의 바람직한 일 실시예는,One preferred embodiment of the packet bus controller mounted on the main control apparatus of the present invention for achieving the above-mentioned other objects,
Tx 버스에서 데이터 전송을 제어하는 Tx 제어기;A Tx controller for controlling data transmission on the Tx bus;
두 개의 주 제어 장치 사이에서 Tx 버스의 사용 권한을 조정하는 Tx 버스 조정기;A Tx bus regulator to adjust the usage rights of the Tx bus between the two main control units;
종속 제어 장치로 전송할 패킷을 임시적으로 저장하고 있는 Tx 메모리;A Tx memory temporarily storing a packet to be transmitted to the slave control device;
Rx 버스에서 데이터 전송을 제어하는 Rx 제어기;An Rx controller for controlling data transmission on the Rx bus;
두 개의 주 제어 장치 사이에서 Rx 버스의 사용 권한을 조정하는 Rx 버스 조정기; 및An Rx bus regulator to adjust the usage rights of the Rx bus between two main control devices; And
종속 제어 장치로부터 전송되어 오는 패킷을 임시적으로 저장할 Rx 메모리를 포함한다.It includes an Rx memory to temporarily store packets transmitted from the slave control device.
본 발명에 있어서, 상기 주 제어 장치에 있는 패킷 버스 제어기내의 Tx 제어기는,In the present invention, the Tx controller in the packet bus controller in the main control apparatus,
Tx 버스 조정기에 Tx 버스를 사용하기 위하여 버스 요구 신호를 보내고, 버스 사용 권한을 얻은 후, 패킷이 전송될 목적지를 정하고 메모리 접속 블록과 패킷 버스 접속 블록에 패킷 전송을 요구하는 기능을 가진 조정기 접속 블록;A coordinator access block with the function of sending a bus request signal to the Tx bus coordinator to use the Tx bus, obtaining the bus usage rights, specifying the destination where the packet will be sent, and requesting the packet transfer to the memory access block and the packet bus access block. ;
상기 조정기의 요구에 따라 Tx 메모리로부터 패킷을 읽어내는 기능을 하는 메모리 접속 블록;A memory access block functioning to read a packet from a Tx memory in response to a request of the coordinator;
메모리 접속 블록에서 오는 패킷에 16비트별로 패리티를 발생시키는 패리티 발생기; 및A parity generator for generating parity for each 16-bit packet coming from the memory access block; And
상기 패리티 발생기를 통해 온 패킷과 패리티를 Tx 버스로 전송하는 기능을 하는 패킷 버스 접속 블록을 포함하는 것이 바람직하며,It is preferable to include a packet bus access block for transmitting a packet and parity through the parity generator to the Tx bus,
상기 주 제어 장치에 있는 패킷 버스 제어기 내의 Rx 제어기는,The Rx controller in the packet bus controller in the main control unit is
Tx 버스에 접속하여 주 제어 장치로부터 오는 제어신호를 받아 데이터를 받아들이고 패리티 에러가 발생하였을 경우 재전송을 요구하는 기능을 가진 패킷 버스 접속 블록;A packet bus access block connected to a Tx bus, receiving a control signal from a main control device, receiving data, and requesting retransmission when a parity error occurs;
패킷 버스 접속 블록에서 오는 데이터의 패리티를 검사하여 그 결과를 패킷 버스 접속 블록으로 보내는 기능을 가진 패킷 버스 검사기; 및A packet bus checker having a function of checking parity of data coming from the packet bus access block and sending the result to the packet bus access block; And
패킷 버스 검사기를 통하여 전달된 패킷을 Rx 메모리에 저장하는 기능을 가진 메모리 접속 블록을 포함하는 것이 바람직하다.It is preferable to include a memory access block having a function of storing a packet transferred through a packet bus checker in an Rx memory.
상기한 다른 목적을 달성하기 위한 본 발명의 종속 제어 장치에 있는 패킷 버스 제어기의 바람직한 일 실시예는,One preferred embodiment of the packet bus controller in the slave control apparatus of the present invention for achieving the above another object is,
Tx 버스로부터 오는 제어 신호와 데이터를 처리하는 Rx 제어기;An Rx controller for processing control signals and data coming from the Tx bus;
Rx 제어기를 통해 받은 패킷을 임시적으로 저장하는 Rx 메모리;An Rx memory for temporarily storing a packet received through the Rx controller;
Rx 버스로부터 오는 제어 신호를 처리하고 이 제어 신호에 따라 Rx 버스를 통해 데이터 전송을 제어하는 Tx 제어기; 및A Tx controller for processing a control signal coming from the Rx bus and controlling data transmission over the Rx bus in accordance with the control signal; And
주 제어 장치로 전송될 패킷을 임시적으로 저장하는 Tx 메모리를 포함한다.And a Tx memory that temporarily stores packets to be sent to the master control device.
본 발명에 있어서, 종속 제어 장치에 있는 패킷 버스 제어기내의 Tx 제어기는In the present invention, the Tx controller in the packet bus controller in the slave controller
Rx 버스에 접속하여 주 제어 장치로부터 오는 제어신호를 받아 데이터를 전송하는 기능을 하는 패킷 버스 접속 블록;A packet bus connection block connected to the Rx bus and receiving a control signal from the main control device and transmitting data;
패킷 버스 접속 블록에서 오는 신호에 따라 Tx 메모리로부터 패킷을 읽어들이는 기능을 하는 메모리 접속 블록; 및A memory access block for reading a packet from the Tx memory in accordance with a signal from the packet bus access block; And
메모리 접속 블록에서 오는 패킷에 대한 패리티를 발생시키는 패리티 발생기를 포함하는 것이 바람직하며,Preferably it includes a parity generator for generating parity for packets coming from the memory access block,
상기 종속 제어 장치에 있는 패킷 버스 제어기 내의 Rx 제어기는,The Rx controller in the packet bus controller in the slave controller is
Tx 버스에 접속하여 주 제어 장치로부터 오는 제어신호를 받아 데이터를 받아들이고, 패리티 에러가 발생하였을 경우 재전송을 요구하는 기능을 가진 패킷 버스 접속 블록;A packet bus access block having a function of connecting to a Tx bus, receiving a control signal from a main control device, receiving data, and requesting retransmission when a parity error occurs;
패킷 버스 접속 블록에서 오는 데이터의 패리티를 검사하여 그 결과를 패킷 버스 접속 블록으로 보내는 기능을 가진 패킷 버스 검사기; 및A packet bus checker having a function of checking parity of data coming from the packet bus access block and sending the result to the packet bus access block; And
패킷 버스 검사기를 통하여 전달된 패킷을 Rx 메모리에 저장하는 기능을 가진 메모리 접속 블록을 포함하는 것이 바람직하다.It is preferable to include a memory access block having a function of storing a packet transferred through a packet bus checker in an Rx memory.
상기한 다른 목적을 달성하기 위한 본 발명의 Tx 버스의 패킷 전송 방법의 바람직한 일 실시예는,One preferred embodiment of the packet transmission method of the Tx bus of the present invention for achieving the above another object,
패킷을 전송하기 전에 주 제어 장치에 있는 Tx 제어기는 Tx 버스 조정기에 버스 사용 권한을 요구하는 신호를 보내는 제 1 단계;Before transmitting the packet, the Tx controller in the main control unit may include a first step of sending a signal to the Tx bus coordinator requesting permission to use the bus;
상기 Tx 버스 조정기는 다음 번에 패킷을 전송할 주 제어 장치를 결정하는 제 2 단계;The second bus coordinator determines a main control device to transmit a packet next time;
상기 버스 제어 권한을 부여받은 주 제어 장치는 먼저 패킷을 전송할 종속 제어 장치를 결정하는 제 3 단계; 및A third step of determining, by the main control device to which the bus control right is given, a slave control device to first transmit a packet; And
패킷 전송을 수행하는 제 4 단계를 포함한다.And a fourth step of performing packet transmission.
본 발명에 있어서, 제 1 단계에서 상기 Tx 버스 조정기는 각 주 제어 장치에 모두 존재하지만 두 보드가 모두 살아있는 경우에는 둘 중의 하나만 Tx 버스 조정기로서의 기능을 하고 다른 하나는 사용되지 않는 것이 바람직하며,In the present invention, in the first step, the Tx bus regulator is present in each main control device, but when both boards are alive, it is preferable that only one of the two functions as the Tx bus regulator and the other is not used.
제 2 단계에서 다음 번 패킷을 전송할 주 제어장치를 결정하는 방법은In the second step, the method of determining the main control device to transmit the next packet is
Tx 버스 조정기가 다른 주 제어 장치가 있는지 없는지를 조사하는 제 1 단계;A first step of examining whether the Tx bus regulator has another main control device;
만약 없다면 무조건 SBusgnt* 신호를 0으로 만들어 자신의 Tx 제어기가 Tx 버스를 제어하도록 하는 제 2 단계;If not present, a second step that unconditionally sets the SBusgnt * signal to zero so that its Tx controller controls the Tx bus;
만약 있다면 자신이 Tx 버스 조정기로서 기능을 해야되는지 아닌지를 조사하는 제 3 단계;A third step of checking if it should function as a Tx bus regulator;
상기 기능을 하지 않아야 된다면 다른 주 제어 장치가 없어지는 지만을 조사하는 제 4 단계;A fourth step of investigating only if the other main control device disappears if it should not function;
조정기로서 기능을 하여야 한다면 현재 어느 주 제어 장치가 패킷을 전송하고 있는지를 확인하는 제 5 단계;A fifth step of identifying which main control device is currently transmitting a packet if it should function as a coordinator;
현재 패킷을 전송하고 있지 않은 주 제어 장치에서 오는 버스 요구 신호를 확인하는 제 6 단계;A sixth step of confirming a bus request signal coming from a main control device that is not currently transmitting a packet;
버스 요구 신호가 있으면 다음 번 패킷 전송을 그 주 제어 장치가 제어하도록 하는 제 7 단계;A seventh step of causing the main control device to control the next packet transmission if there is a bus request signal;
버스 요구 신호가 없으면 현재 패킷을 전송하고 있는 주 제어 장치의 버스 요구 신호를 확인하는 제 8 단계;An eighth step of confirming a bus request signal of a main control device currently transmitting a packet if there is no bus request signal;
요구 신호가 있으면 Tx 버스 제어 권한을 부여하는 제 9 단계; 및A ninth step of granting Tx bus control authority if there is a request signal; And
버스 제어 권한을 부여받을 주 제어 장치가 보내는 Busbusy* 신호를 보고 있다가 그 값이 1로 되면 다음 번 버스 제어 권한을 받을 주 제어 장치를 결정하는 제 10 단계를 포함하는 것이 바람직하며,It is preferable to include the tenth step of determining the main control device to receive the next bus control authority when the value of the bus control signal is seen by the main control device to which the bus control authority is to be given and the value becomes 1,
상기 제 3 단계에서 먼저 패킷을 전송할 종속 제어 장치를 결정하는 방법은In the third step, a method of determining a slave control device to transmit a packet first
상위 레이어에서 받은 PacketArrive 신호를 이용하여 만들어 놓은 각 종속 제어 장치에 전송되어야 할 패킷이 있는지 없는지를 가지고 있는 레지스터와 각 종속 제어 장치에서 오는 Rx 메모리에 패킷을 받아들일 공간이 있는지를 나타내는 TxFull* 신호를 앤드(AND)하는 제 1 단계;Using the PacketArrive signal received from the upper layer, each slave controller has a register that has a packet to be sent or not, and a TxFull * signal indicating whether there is room in the Rx memory from each slave controller. A first step of AND;
상기 결과가 1인 것이 있으면 그 종속 제어 장치로 패킷을 전송하는 제 2 단계; 및A second step of transmitting a packet to the slave controller if the result is 1; And
여러 개의 종속 제어 장치에 대한 신호가 1인 경우에는 라운드로빙 방식으로 결정하는 제 3 단계를 포함하는 것이 바람직하며,In the case where the signal for the plurality of subordinate control devices is 1, it is preferable to include a third step of determining in a round roving manner.
상기 패킷 전송을 수행하는 방법은The method for performing the packet transmission
주 제어 장치에 있는 패킷 버스 제어기 내에 있는 Tx 제어기는 Tx 버스 조정기로부터 패킷을 전송할 종속 제어 장치를 결정 받는 제 1 단계;The Tx controller in the packet bus controller in the master control device may comprise: a first step of determining from the Tx bus coordinator a slave control device to send a packet;
클락 타임 2에서 TxAddr에 그 종속 제어 장치의 어드레스를 적어, 종속 제어 장치가 패킷을 받을 준비를 할 수 있도록 하는 제 2 단계;A second step of writing the address of the slave controller in TxAddr at clock time 2 so that the slave controller is ready to receive packets;
한 클락 뒤에 TxEnb* 신호를 '0'으로 하고, TxData에는 첫 번째 패킷 헤더 데이터(RO)를 싣고, TxSOP에는 '1'을, TxEOP에는 '0'을, TxPrty에는 TxData에 대한 패리티 값(RPO)을 실으면서 패킷 전송을 시작하는 제 3 단계;After one clock, the TxEnb * signal is set to '0', the first packet header data (RO) is loaded in TxData, '1' in TxSOP, '0' in TxEOP, and parity value (RPO) for TxData in TxPrty. A third step of starting packet transmission while carrying the message;
패킷 헤더의 전송을 끝낸 후에는 종속 제어 장치로부터 오는 패킷 헤더의 재전송 여부를 알려주는 신호를 기다리는 제 4 단계;A fourth step of waiting for a signal indicating whether to retransmit the packet header from the slave controller after the transmission of the packet header;
종속 제어 장치들은 항상 TxAddr 신호를 보고 있다가 그 값이 자신의 어드레스와 같으면 패킷을 받을 준비를 하고 있다가 TxEnb* 신호가 '0'이면 패킷 데이터를 받아들이는 제 5 단계;A slave device always watching the TxAddr signal and preparing to receive a packet when its value is equal to its address, and accepting packet data when the TxEnb * signal is '0';
패킷 헤더를 다 받아들인 후에는 헤더에 대한 패리티를 검사하는 제 6 단계;A sixth step of checking parity for the header after receiving the packet header;
만약 패리티 에러가 없으면 TxPValid* 신호를 '0'으로, TxPrtyOK 신호는 '1'로 만들어 주 제어 장치에 전송하는 제 7 단계;A seventh step of transmitting a TxPValid * signal to '0' and a TxPrtyOK signal to '1' if there is no parity error and transmitting it to the main control device;
만약 패리티 에러가 있으면 TxPValid* 신호와 TxPrtyOK 신호 둘 다를 '0'으로 만들어 주 제어 장치에 전송하는 8 단계;If there is a parity error, step 8 of making both the TxPValid * signal and the TxPrtyOK signal '0' and transmitting it to the main control device;
패리티 검사 결과를 기다리고 있던 주 제어 장치는 패리티 에러 신호를 받게 되면 헤더를 재 전송하는 제 9 단계;A ninth step of waiting for a parity check result to retransmit a header upon receiving a parity error signal;
상기 패킷 헤더의 패리티 에러가 연속적으로 상당수 여러 번 발생하게 되면 주 제어 장치는 상기 종속 제어 장치로의 패킷 전송을 중지하고 Tx 버스 조정기에 그 사실을 알려주는 제 10 단계;A tenth step in which, when a parity error of the packet header occurs a plurality of times in succession, the main controller stops packet transmission to the slave controller and informs the Tx bus coordinator of the fact;
상기 종속 보드로의 패킷 전송을 하지 못하도록 하는 동시에 상위 레이어로도 이 사실을 알려주는 제 11 단계;An eleventh step of notifying packet transmission to the subordinate board and informing the upper layer of the fact;
만약 패리티 에러가 없다면 주 제어 장치는 TxEnb* 신호를 '0'으로 만들면서 패킷의 나머지 데이터에 대한 전송을 시작하는 제 12 단계; 및If there is no parity error, the main control device performs a twelfth step of starting transmission of the remaining data of the packet while making the TxEnb * signal '0'; And
패킷의 마지막 데이터가 전송될 때에 TxEOP 신호를 '1'로 만들어 줌으로써 패킷 전송이 끝났음을 알려주고 Tx 버스 조정기에도 Busbusy* 신호를 전송하여 다음 번 조정 기능을 수행하도록 하는 제 13 단계를 포함하는 것이 바람직하다.When the last data of the packet is transmitted, it is desirable to include a thirteenth step to make the TxEOP signal '1' to indicate that the packet transmission is complete and to transmit a Busbusy * signal to the Tx bus coordinator to perform the next coordination function. .
상기한 다른 목적을 달성하기 위한 본 발명의 Rx 버스의 패킷 수신 방법의 바람직한 일 실시예는,One preferred embodiment of the packet reception method of the Rx bus of the present invention for achieving the above another object,
다음 번 패킷을 수신할 주 제어 장치를 결정하는 제 1 단계;A first step of determining a main control device to receive the next packet;
상기 결과를 주 제어 장치에 알려주어 패킷 버스 제어기의 Rx 제어기가 패킷 수신을 시작할 수 있도록 하는 제 2 단계;A second step of notifying the main control device of the result so that the Rx controller of the packet bus controller can start receiving the packet;
Rx 버스 제어 권한을 부여받은 주 제어 장치는 각 종속 제어 장치로부터 오는 패킷이 있는지를 나타내는 RxPav 신호를 이용하여 Rx 버스 조정기에서 다음 번 패킷을 전송할 종속 제어 장치를 결정하는 제 3 단계; 및The main control device having the Rx bus control authority may further include a third step of determining a slave control device to transmit a next packet in the Rx bus coordinator by using an RxPav signal indicating whether there is a packet from each slave control device; And
패킷을 수신 받는 제 4 단계를 포함한다.And a fourth step of receiving the packet.
본 발명에 있어서, 상기 제 1 단계에서 다음 번 패킷을 수신할 주 제어장치를 결정하는 방법은In the present invention, the method for determining a main control device to receive the next packet in the first step is
Rx 버스 조정기가 다른 주 제어 장치가 있는지 없는지를 조사하는 제 1 단계;A first step of checking whether the Rx bus regulator has another main control device;
만약 없다면 무조건 SBusgnt* 신호를 0으로 만들어 자신의 Rx 제어기가 Rx 버스를 제어하도록 하는 제 2 단계;If not present, a second step that unconditionally sets the SBusgnt * signal to zero so that its Rx controller controls the Rx bus;
만약 있다면 자신이 Rx 버스 조정기로서 기능을 해야되는지 아닌지를 조사하는 제 3 단계;A third step of checking if it should function as an Rx bus regulator;
상기 기능을 하지 않아야 된다면 다른 주 제어 장치가 없어지는 지만을 조사하는 제 4 단계;A fourth step of investigating only if the other main control device disappears if it should not function;
조정기로서 기능을 하여야 한다면 현재 어느 주 제어 장치가 패킷을 전송하고 있는지를 확인하는 제 5 단계;A fifth step of identifying which main control device is currently transmitting a packet if it should function as a coordinator;
현재 패킷을 전송하고 있지 않은 주 제어 장치에서 오는 버스 요구 신호를 확인하는 제 6 단계;A sixth step of confirming a bus request signal coming from a main control device that is not currently transmitting a packet;
버스 요구 신호가 있으면 다음 번 패킷 전송을 그 주 제어 장치가 제어하도록 하는 제 7 단계;A seventh step of causing the main control device to control the next packet transmission if there is a bus request signal;
버스 요구 신호가 없으면 현재 패킷을 전송하고 있는 주 제어 장치의 버스 요구 신호를 확인하는 제 8 단계;An eighth step of confirming a bus request signal of a main control device currently transmitting a packet if there is no bus request signal;
요구 신호가 있으면 Rx 버스 제어 권한을 부여하는 제 9 단계; 및A ninth step of granting Rx bus control authority if there is a request signal; And
버스 제어 권한을 부여받을 주 제어 장치가 보내는 Busbusy* 신호를 보고 있다가 그 값이 1로 되면 다음 번 버스 제어 권한을 받을 주 제어 장치를 결정하는 제 10 단계를 포함하는 것이 바람직하며,It is preferable to include the tenth step of determining the main control device to receive the next bus control authority when the value of the bus control signal is seen by the main control device to which the bus control authority is to be given and the value becomes 1,
상기 제 2 단계에서 상기 다음 번 패킷을 전송할 종속 제어 장치를 결정하는 방법은 라운드로빙 형식을 취하는 것이 바람직하며,In the second step, the method for determining the slave control apparatus to transmit the next packet preferably takes the form of round roving.
상기 라운로빙 형식은 지난번에 패킷을 전송한 다음 번 종속 제어 장치로부터 오는 RxPav 신호를 검사하여 가장 먼저 만나는 패킷 존재 신호를 보내는 종속 제어 장치가 이번에 패킷을 전송할 장치로 결정되는 것이 바람직하며,In the round roving format, it is preferable that the slave control device which transmits a packet presence signal that meets the earliest first by checking the RxPav signal from the slave control device after transmitting the packet last time is determined as the device to transmit the packet.
상기 제 4 단계에서 상기 패킷을 수신 받는 방법은In the fourth step, the method for receiving the packet
주 제어 장치 내의 Rx 제어기는 Rx 버스 조정기로부터 패킷을 전송할 종속 제어 장치의 어드레스를 전달받는 제 1 단계;The Rx controller in the master control device may include a first step of receiving an address of a slave control device from which an Rx bus coordinator sends a packet;
RxENB* 신호를 '0'으로 만들고, RxAddr 신호를 패킷을 전송하기로 결정된 종속 제어 장치의 어드레스로 만들어 종속 제어 장치들에게로 전송하는 제 2 단계;A second step of making the RxENB * signal '0' and making the RxAddr signal the address of the slave control device determined to send the packet to the slave control devices;
RxAddr에 있는 어드레스를 자기의 어드레스로 가진 종속 제어 장치가 RxDValid* 신호를 '0'으로, RxData에는 첫 번째 패킷 헤더를, RxSOP 신호는 '1'로, RxEOP 신호는 '0'으로, RxPrty 신호는 RxData에 대한 패리티 값을 전송하면서 패킷 전송을 시작하는 제 3 단계;A slave controller with an address in RxAddr as its address sets the RxDValid * signal to '0', the first packet header to RxData, the RxSOP signal to '1', the RxEOP signal to '0', and the RxPrty signal to A third step of starting packet transmission while transmitting a parity value for RxData;
패킷 헤더 전송을 완료한 후에는 주 제어 장치로부터 패킷 헤더 패리티를 조사한 결과를 기다리는 제 4 단계;A fourth step of waiting for a result of checking the packet header parity from the main control apparatus after completing the packet header transmission;
주 제어 장치는 RxDValid* 신호가 '0'인 경우에 패킷을 받아들이는 제 5 단계;A main step of accepting a packet when the RxDValid * signal is '0';
패킷 헤더 부분을 받아들인 후 이에 대한 패리티를 조사하는 제 6 단계;A sixth step of accepting the packet header portion and checking parity for it;
상기 결과를 RxPValid* 신호와 RxPrtyOK 신호를 이용하여 종속 제어 장치에 전송하는 제 7 단계;A seventh step of transmitting the result to the slave controller using the RxPValid * signal and the RxPrtyOK signal;
상기 신호를 받은 종속 제어 장치는 그 결과에 따라 패리티 에러가 있으면 패킷 헤더를 재 전송하는 제 8 단계;An eighth step of receiving the signal and retransmitting a packet header if there is a parity error according to the result;
패리티 에러가 없으면 나머지 데이터를 전송하는 제 9 단계;A ninth step of transmitting remaining data if there is no parity error;
마지막 데이터를 전송할 때에 RxEOP 신호를 '1'로 전송함으로써 패킷 전송이 완료되었음을 주 제어 장치에 알려주는 제 10 단계; 및A tenth step of informing the main control device that the packet transmission is completed by transmitting the RxEOP signal as '1' when transmitting the last data; And
주 제어 장치는 패킷 수신을 완료한 후에 RxBusbusy* 신호를 Rx 버스 조정기에 보냄으로써 다음 번 패킷을 전송할 주 제어 장치를 결정하는 제 11 단계를 포함하는 것이 바람직하며,The main control device preferably includes an eleventh step of determining the main control device to transmit the next packet by sending an RxBusbusy * signal to the Rx bus coordinator after completing the packet reception.
상기 제 7 단계에서 패리티 에러가 없으면 RxPValid* 신호는 '0'으로, RxPrtyOK 신호는 '1'로 만들어 전송하고, 패리티 에러가 있으면 RxPValid* 신호와 RxPrtyOK 신호를 둘 다 '0'으로 만들어서 전송하는 것이 바람직하다.In the seventh step, if there is no parity error, the RxPValid * signal is set to '0' and the RxPrtyOK signal is set to '1', and if there is a parity error, the RxPValid * signal and the RxPrtyOK signal are both set to '0' and transmitted. desirable.
도 1에서 패킷 버스 구조를 나타낸 바와 같이, Tx 버스는 실제 패킷 데이터가 전송되는 16비트 TxData 신호, 패킷의 시작을 알려주는 TxSOP 신호, 패킷의 끝을 알려주는 TxEOP 신호, 16비트 TxData에 대한 패리티를 전송하는 TxPrty 신호, 패킷 전송이 진행 중임을 나타내는 TxEnb* 신호, 패킷이 전송될 종속 제어 장치를 나타내는 (m+1)비트의 TxAddr 신호, 현재 종속 제어 장치가 패킷을 받을 수 있는 지 없는 지를 나타내는 n 비트의 TxFull* 신호, 종속 제어 장치가 패킷의 헤더를 받고 이 데이터에 대한 패리티를 체크한 후 그 결과를 주 제어 장치에 보내기 위한 TxPValid*와 TxPrtyOK 신호로 구성되는 것이 바람직하다.As shown in the packet bus structure of FIG. 1, the Tx bus is a 16-bit TxData signal to transmit the actual packet data, a TxSOP signal to indicate the start of the packet, a TxEOP signal to indicate the end of the packet, parity for the 16-bit TxData TxPrty signal to transmit, TxEnb * indicating that packet transmission is in progress Signal, a (m + 1) bit TxAddr signal indicating the slave control unit to which the packet is to be sent, an n-bit TxFull * signal indicating whether or not the slave control unit can receive the packet, and the slave control unit And TxPValid * and TxPrtyOK signals for checking the parity for this data and sending the result to the main control device.
또한 Rx 버스는 실제 패킷 데이터가 전송되는 16비트 RxData 신호, 패킷의 시작을 알려주는 RxSOP 신호, 패킷의 끝을 알려주는 RxEOP 신호, 16비트 RxData에 대한 패리티를 전송하는 RxPrty 신호, 패킷 전송이 진행 중임을 나타내는 RxDValid* 신호, 종속 제어 장치에 패킷의 전송을 시작하도록 알려주는 RxEnb* 신호, 패킷을 전송할 종속 제어 장치를 나타내는 (m+1)비트의 RxAddr 신호, 현재 종속 제어 장치에 전송할 패킷이 있는 지 없는 지를 나타내는 n 비트의 RxPav 신호, 주 제어 장치가 패킷의 헤더를 받고 이 데이터에 대한 패리티를 체크한 후 그 결과를 종속 제어 장치에 보내기 위한 RxPValid* 신호와 RxPrtyOK 신호로 구성되는 것이 바람직하다.In addition, the Rx bus is a 16-bit RxData signal to send the actual packet data, the RxSOP signal to indicate the start of the packet, the RxEOP signal to indicate the end of the packet, the RxPrty signal to transmit the parity for 16-bit RxData, packet transmission is in progress RxDValid * signal to indicate, RxEnb * signal to tell slave control to start sending packet, RxAddr signal of (m + 1) bits to indicate to slave control device to send packet, whether there is currently a packet to send to slave controller It is preferable that the RxPav signal of n bits indicating whether there is no, the RxPValid * signal and the RxPrtyOK signal for receiving the header of the packet and checking the parity for this data and sending the result to the slave control device.
도 2는 주 제어 장치에 있는 패킷 버스 제어기의 구조를 나타낸다. 도 2를 참조하여 설명하면, 주 제어 장치에 있는 패킷 버스 제어기는 Tx 버스에서 데이터 전송을 제어하는 Tx 제어기, 두 개의 주 제어 장치 사이에서 Tx 버스의 사용 권한을 조정하는 Tx 버스 조정기, 종속 제어 장치로 전송할 패킷을 임시적으로 저장하고 있는 Tx 메모리, Rx 버스에서 데이터 전송을 제어하는 Rx 제어기, 두 개의 주 제어 장치 사이에서 Rx 버스의 사용 권한을 조정하는 Rx 버스 조정기, 종속 제어 장치로부터 전송되어 오는 패킷을 임시적으로 저장할 Rx 메모리로 구성되는 것이 바람직하다.2 shows the structure of a packet bus controller in the main control unit. Referring to Figure 2, the packet bus controller in the main control unit is a Tx controller for controlling data transmission on the Tx bus, a Tx bus regulator for adjusting the usage rights of the Tx bus between the two main control units, slave control unit Tx memory that temporarily stores packets to be sent to the Rx controller, an Rx controller that controls data transmission on the Rx bus, an Rx bus regulator that adjusts the usage rights of the Rx bus between two main controllers, and a packet sent from the slave controller. It is preferably configured as an Rx memory to temporarily store the.
도 3은 종속 제어 장치에 있는 패킷 버스 제어기의 구조를 나타낸다. 도 3을 참조하여 설명하면, 종속 제어 장치에 있는 패킷 버스 제어기는 Tx 버스로부터 오는 제어 신호와 데이터를 처리하는 Rx 제어기, Rx 제어기를 통해 받은 패킷을 임시적으로 저장하는 Rx 메모리, Rx 버스로부터 오는 제어 신호를 처리하고, 이 제어 신호에 따라 Rx 버스를 통해 데이터 전송을 제어하는 Tx 제어기, 주 제어 장치로 전송될 패킷을 임시적으로 저장하는 Tx 메모리로 구성되는 것이 바람직하다.3 shows the structure of a packet bus controller in a slave control device. Referring to FIG. 3, the packet bus controller in the slave control device includes an Rx controller for processing control signals and data coming from the Tx bus, an Rx memory for temporarily storing packets received through the Rx controller, and a control coming from the Rx bus. A Tx controller which processes the signal and controls data transmission via the Rx bus in accordance with this control signal, and a Tx memory that temporarily stores packets to be transmitted to the main control device.
도 4는 주 제어 장치에 있는 패킷 버스 제어기 내의 Tx 제어기의 구조를 나타낸다. 도 4를 참조하여 설명하면, 주 제어 장치에 있는 패킷 버스 제어기 내의 Tx 제어기는 Tx 버스 조정기에 Tx 버스를 사용하기 위하여 버스 요구 신호를 보내고, 버스 사용 권한을 얻은 후, 패킷이 전송될 목적지를 정하고, 메모리 접속 블록과 패킷 버스 접속 블록에 패킷 전송을 요구하는 기능을 가진 조정기 접속 블록, 조정기의 요구에 따라 Tx 메모리로부터 패킷을 읽어내는 기능을 하는 메모리 접속 블록, 메모리 접속 블록에서 오는 패킷에 16비트별로 패리티를 발생시키는 패리티 발생기, 패리티 발생기를 통해 온 패킷과 패리티를 Tx 버스로 전송하는 기능을 하는 패킷 버스 접속 블록으로 구성되는 것이 바람직하다.4 shows the structure of a Tx controller in a packet bus controller in the main control unit. Referring to FIG. 4, the Tx controller in the packet bus controller in the main control unit sends a bus request signal to the Tx bus coordinator to use the Tx bus, obtains bus usage authority, and then determines a destination to which the packet is transmitted. A coordinator access block having a function of requesting a packet transfer to a memory access block and a packet bus access block, a memory access block for reading a packet from a Tx memory at the request of the coordinator, and 16 bits for a packet from the memory access block It is preferable that the parity generator generates parity, and a packet bus access block having a function of transmitting parity on the parity generator and parity to the Tx bus.
도 5는 주 제어 장치에 있는 패킷 버스 제어기 내의 Rx 제어기의 구조를 나타낸다. 도 5를 참조하여 설명하면, 주 제어 장치에 있는 패킷 버스 제어기 내의 Rx 제어기는 Rx 버스 조정기에 Rx 버스를 사용하기 위하여 버스 요구 신호를 보내고, 버스 사용 권한을 얻은 후, 패킷을 전송하게 될 종속 제어 장치를 정하고, 패킷 버스 접속 블록에 패킷 받기를 요구하는 기능을 가진 조정기 접속 블록, 조정기의 요구에 따라 종속 제어 장치에 패킷 전송을 요구하고, 패킷을 받아들이고, 패리티 에러의 경우에는 재전송을 요구하는 기능을 가진 패킷 버스 접속 블록, 패킷 버스 접속 블록에서 들어온 패킷의 패리티를 검사하여 에러가 있으면 패킷 버스 접속 블록에 알려주는 기능을 하는 패리티 검사기, 패리티 검사기를 거쳐 들어오는 패킷을 Rx 메로리에 저장하는 기능을 하는 메모리 접속 블록으로 구성되는 것이 바람직하다.Fig. 5 shows the structure of the Rx controller in the packet bus controller in the main control unit. Referring to FIG. 5, the Rx controller in the packet bus controller in the main control unit sends a bus request signal to the Rx bus coordinator to use the Rx bus, and after obtaining the bus usage authority, the slave control to transmit the packet. A coordinator access block having a function of selecting a device and receiving a packet from a packet bus access block, a function of requesting packet transmission to a slave controller according to a request of the coordinator, accepting a packet, and retransmission in the case of a parity error A parity checker that checks the parity of packets coming in from the packet bus access block with a packet bus access block, informs the packet bus access block if there is an error, and stores the incoming packets in the Rx memory through the parity checker. It is preferable that the memory connection block be configured.
도 6은 종속 제어 장치에 있는 패킷 버스 제어기 내의 Tx 제어기의 구조를 나타낸다. 도 6을 참조하여 설명하면, 종속 제어 장치에 있는 패킷 버스 제어기 내의 Tx 제어기는 Rx 버스에 접속하여 주 제어 장치로부터 오는 제어신호를 받아 데이터를 전송하는 기능을 하는 패킷 버스 접속 블록, 패킷 버스 접속 블록에서 오는 신호에 따라 Tx 메모리로부터 패킷을 읽어들이는 기능을 하는 메모리 접속 블록, 메모리 접속 블록에서 오는 패킷에 대한 패리티를 발생시키는 패리티 발생기로 구성되는 것이 바람직하다.6 shows the structure of a Tx controller in a packet bus controller in a slave control device. Referring to FIG. 6, the Tx controller in the packet bus controller of the slave control apparatus is connected to the Rx bus and receives a control signal from the main controller to transmit data. Preferably, the memory access block includes a memory access block that reads a packet from a Tx memory according to a signal from and a parity generator that generates parity for the packet from the memory access block.
도 7은 종속 제어 장치에 있는 패킷 버스 제어기 내의 Rx 제어기의 구조를 나타낸다. 도 7을 참조하여 설명하면, 종속 제어 장치에 있는 패킷 버스 제어기 내의 Rx 제어기는 Tx 버스에 접속하여 주 제어 장치로부터 오는 제어신호를 받아 데이터를 받아들이고, 패리티 에러가 발생하였을 경우 재전송을 요구하는 기능을 가진 패킷 버스 접속 블록, 패킷 버스 접속 블록에서 오는 데이터의 패리티를 검사하여 그 결과를 패킷 버스 접속 블록으로 보내는 기능을 가진 패킷 버스 검사기, 패킷 버스 검사기를 통하여 전달된 패킷을 Rx 메모리에 저장하는 기능을 가진 메모리 접속 블록으로 구성되는 것이 바람직하다.7 shows the structure of an Rx controller in a packet bus controller in a slave control device. Referring to FIG. 7, the Rx controller in the packet bus controller of the slave controller receives a control signal from the main controller by connecting to the Tx bus, receives data, and requests retransmission when a parity error occurs. Packet bus check block having the function of checking the parity of the data coming from the packet bus access block, the packet bus access block and sending the result to the packet bus access block, and storing the packet transmitted through the packet bus checker in the Rx memory. It is preferable that the excitation memory connection block be configured.
본 발명은 다양하게 변형될 수 있고, 여러 가지 형태를 취할 수 있지만, 그에 따른 특별한 실시예만 상기 도면에 도시되어 있고, 그에 대해서는 상세하게 기술될 것이다. 하지만, 본 발명은 명세서에서 언급된 특별한 형태로 한정되는 것이 아닌 것으로 이해되어야 하며, 오히려 본 발명은 첨부된 청구범위에 의해 정의된, 본 발명의 정신과 범위내에 있는 모든 변형물, 균등물 및 대체물을 포함하는 것으로 이해되어야 한다.While the invention is susceptible to various modifications and alternative forms, only specific embodiments thereof are shown in the drawings and will be described in detail. It is to be understood, however, that the present invention is not limited to the specific forms referred to in the specification, but rather that the invention is intended to cover all modifications, equivalents, and substitutions within the spirit and scope of the invention as defined by the appended claims. It should be understood to include.
이하 첨부된 도면들을 참조하여 본 발명의 패킷 버스 및 이를 이용하여 패킷 데이터를 전송하기 위한 방법을 설명한다.Hereinafter, a packet bus and a method for transmitting packet data using the same will be described with reference to the accompanying drawings.
패킷 버스는 16비트 Tx 버스와 16비트의 Rx 버스의 두 버스로 구성된다. 각 버스는 완전히 독립적으로 동작하여 패킷을 전송하는데 서로 간섭하지 않으므로 실제 전송 속도를 높일 수 있다. 그리고 두 개의 주 제어 장치는 둘 다 살아있는 경우에는 부하를 서로 분담하게 되고, 만약 하나의 장치가 죽게 되면 나머지 하나가 모든 부하를 감당하여 패킷의 전송을 수행한다.The packet bus consists of two buses: a 16-bit Tx bus and a 16-bit Rx bus. Each bus operates completely independently and does not interfere with each other in transmitting packets, thus increasing the actual transmission speed. The two main controllers share the load with each other if they are alive, and if one dies, the other bears all the load and performs packet transmission.
먼저 Tx 버스의 경우에 대하여 동작을 설명하기로 한다. 패킷을 전송하기 전에 주 제어 장치에 있는 Tx 제어기는 Tx 버스 조정기에 버스 사용 권한을 요구하는 신호를 보낸다. 상기 Tx 버스 조정기는 각 주 제어 장치에 모두 존재하지만 두 보드가 모두 살아있는 경우에는 둘 중의 하나만 Tx 버스 조정기로서의 기능을 하고 다른 하나는 사용되지 않는다. 상기 Tx 버스 조정기는 제 8 도에 있는 플로우챠트에 따라 다음 번에 패킷을 전송할 주 제어 장치를 결정하게 된다.First, the operation of the Tx bus will be described. Before sending a packet, the Tx controller at the master control unit sends a signal to the Tx bus coordinator requesting permission to use the bus. The Tx bus regulator is present in each main control unit, but if both boards are alive, only one of them functions as the Tx bus regulator and the other is not used. The Tx bus coordinator determines the main control device to transmit the packet next time according to the flowchart in FIG.
먼저 Tx 버스 조정기는 다른 주 제어 장치가 있는지 없는지를 조사한다. 만약 없다면 무조건 SBusgnt* 신호를 0으로 만들어 자신의 Tx 제어기가 Tx 버스를 제어하도록 한다. 만약 있다면 자신이 Tx 버스 조정기로서 기능을 해야되는지 아닌지를 조사하여 하지 않아야 된다면 다른 주 제어 장치가 없어지는 지만을 조사하고 있고, 조정기로서 기능을 하여야 한다면 현재 어느 주 제어 장치가 패킷을 전송하고 있는지를 확인하고(S=0 또는 1), 먼저 현재 패킷을 전송하고 있지 않은 주 제어 장치에서 오는 버스 요구 신호를 확인한다. 그래서 버스 요구 신호가 있으면 다음 번 패킷 전송을 그 주 제어 장치가 제어하도록 하고, 만약 버스 요구 신호가 없으면 현재 패킷을 전송하고 있는 주 제어 장치의 버스 요구 신호를 확인한다. 그래서 요구 신호가 있으면 Tx 버스 제어 권한을 부여한다.First, the Tx bus regulator checks whether there is another main control device. If not, it unconditionally sets the SBusgnt * signal to zero so that its Tx controller controls the Tx bus. If it does, it should investigate whether it should function as a Tx bus coordinator. If it should not, it is only investigating that the other main control unit is missing, and if it should function as a coordinator, it will determine which main control unit is currently sending packets. (S = 0 or 1), first check the bus request signal from the main control unit that is not currently transmitting a packet. Thus, if there is a bus request signal, the main control device controls the next packet transmission. If there is no bus request signal, the bus request signal of the main control device currently transmitting the packet is checked. Thus, if there is a request signal, it gives Tx bus control authority.
버스 제어 권한을 부여한 뒤, 버스 제어 권한을 부여받을 주 제어 장치가 보내는 Busbusy* 신호를 보고 있다가 그 값이 1로 되면 다음 번 버스 제어 권한을 받을 주 제어 장치를 결정하는 작업을 수행한다.After the bus control authority is given, the bus control signal is sent by the main control unit to which the bus control authority is assigned, and when the value is 1, the master control unit to determine the next bus control authority is performed.
상기와 같은 방법으로 버스 제어 권한을 부여받은 주 제어 장치는 먼저 패킷을 전송할 종속제어 장치를 결정하게 되는데 이것은 상위 레이어에서 받은 PacketArrive 신호를 이용하여 만들어 놓은 각 종속 제어 장치에 전송되어야 할 패킷이 있는지 없는지를 가지고 있는 레지스터와 각 종속 제어 장치에서 오는 Rx 메모리에 패킷을 받아들일 공간이 있는지를 나타내는 TxFull* 신호를 사용한다.In this way, the main control device granted the bus control authority first determines the slave control device to transmit the packet, which indicates whether there is a packet to be transmitted to each slave control device made using the PacketArrive signal received from the upper layer. It uses a TxFull * signal that indicates whether there is room to accept a packet in the Rx memory coming from the register holding each of the slave controllers.
이 두 신호를 엔드(AND)하여 1인 것이 있으면 그 종속 제어 장치로 패킷을 전송하는데 여러 개의 종속 제어 장치에 대한 신호가 1인 경우에는 라운드로빙 방식으로 결정하게 된다.If both signals are ANDed and 1, the packet is transmitted to the slave controller. If the signals for multiple slave controllers are 1, the signal is determined in a round roving manner.
상기한 바와 같이, 패킷이 전송될 종속 제어 장치가 결정되면 제 9 도와 제 10 도와 같은 타이밍도에 따라 패킷 전송을 수행한다.As described above, when the slave control apparatus to which the packet is to be transmitted is determined, packet transmission is performed according to timing diagrams of the ninth and tenth degrees.
제 9 도와 제 10 도의 타이밍도에서 설명을 위하여 5번째 종속 제어 장치로 패킷을 전송하는 것을 가정하였고, 패킷의 헤더는 2워드(4바이트)의 길이로 가정하였다.In the timing diagrams of FIGS. 9 and 10, it is assumed that the packet is transmitted to the fifth slave control device, and the header of the packet is assumed to be 2 words (4 bytes) in length.
제 9 도는 패킷 헤더 전송 시에 패리티 에러가 발생하지 않고 정상적으로 패킷이 전송된 경우를 보여주고 있고, 제 10 도의 경우에는 패리티 에러가 발생하였을 경우 재전송을 수행하는 동작을 보여주고 있다.FIG. 9 illustrates a case in which a packet is normally transmitted without a parity error during packet header transmission, and FIG. 10 illustrates an operation of performing retransmission when a parity error occurs.
먼저 주 제어 장치에 있는 패킷 버스 제어기 내에 있는 Tx 제어기는 Tx 버스 조정기로부터 패킷을 전송할 종속 제어 장치를 결정받은 후에 클럭타임 2에서 TxAddr에 그 종속 제어 장치의 어드레스를 적어, 종속 제어 장치가 패킷을 받을 준비를 할 수 있도록 하고, 한 클럭 뒤에 TxEnb* 신호를 '0'으로 하고, TxData에는 첫 번째 패킷 헤더 데이터(RO)를 실고, TxSOP에는 '1'을, TxEOP에는 '0'을, TxPrty에는 TxData에 대한 패리티 값(RPO)를 실으면서 패킷 전송을 시작한다.First, the Tx controller in the packet bus controller in the main control unit receives the slave control unit to transmit the packet from the Tx bus coordinator, and then writes the address of the slave control unit in TxAddr at clock time 2 so that the slave control unit receives the packet. After one clock, the TxEnb * signal is set to '0', the first packet header data (RO) is loaded in TxData, '1' in TxSOP, '0' in TxEOP, and TxData in TxPrty. Packet transmission starts with a parity value (RPO) for.
패킷 헤더의 전송을 끝낸 후에는 (클럭타임 5) 종속 제어 장치로부터 오는 패킷 헤더의 재전송 여부를 알려주는 신호를 기다린다. 종속 제어 장치들은 항상 TxAddr 신호를 보고 있다가 그 값이 자신의 어드레스와 같으면 패킷을 받을 준비를 하고 있다가 TxEnb* 신호가 '0'이면 패킷 데이터를 받아들이게 된다. 그리고 패킷 헤더를 다 받아들인 후에는 헤더에 대한 패리티를 검사하고 만약 패리티 에러가 없으면 제 9 도처럼 TxPValid* 신호를 '0'으로, TxPrtyOK 신호는 '1'로 만들어 주 제어 장치에 전송하고, 만약 패리티 에러가 있으면 제 10도처럼 TxPValid* 신호와 TxPrtyOK 신호 둘 다를 '0'으로 만들어 주 제어 장치에 전송한다. 패리티 검사 결과를 기다리고 있던 주 제어 장치는 제 10 도처럼 패리티 에러 신호를 받게 되면 헤더를 재전송하게 된다.After finishing the transmission of the packet header (clock time 5), it waits for a signal indicating whether to retransmit the packet header from the slave control device. The slave controller always looks at the TxAddr signal and is ready to receive a packet if its value is the same as its address. If the TxEnb * signal is '0', it receives packet data. After accepting the packet header, check the parity of the header. If there is no parity error, send TxPValid * signal to '0' and TxPrtyOK signal to '1' as shown in Figure 9. If there is a parity error, the TxPValid * signal and the TxPrtyOK signal are both set to '0' and transmitted to the main control device as shown in FIG. The main control device waiting for the parity check result retransmits the header when receiving the parity error signal as shown in FIG.
이러한 패킷 헤더의 패리티 에러가 연속적으로 상당수 여러번 발생하게 되면 주 제어 장치는 그 종속 제어 장치로의 패킷 전송을 중지하고 Tx 버스 조정기에 그 사실을 알려주어 그 종속 보드로의 패킷 전송을 하지 못하도록 하는 동시에 상위 레이어로도 이 사실을 알려준다. 만약 제 9 도처럼 패리티 에러가 없다면 주 제어 장치는 TxEnb* 신호를 '0'으로 만들면서 패킷의 나머지 데이터에 대한 전송을 시작한다.If a large number of such parity errors occur consecutively, the main controller stops sending packets to its slave controllers and informs the Tx bus coordinator to prevent them from sending packets to its slave boards. The upper layer also tells you this. If there is no parity error as shown in FIG. 9, the main controller starts transmitting the remaining data of the packet by making the TxEnb * signal '0'.
그리고 패킷의 마지막 데이터가 전송될 때에 TxEOP 신호를 '1'로 만들어 줌으로써 패킷 전송이 끝났음을 알려주고 Tx 버스 조정기에도 Busbusy* 신호를 전송하여 다음 번 조정 기능을 수행하도록 하여준다.When the last data of the packet is transmitted, the TxEOP signal is set to '1' to indicate that the packet transmission is completed, and the Busxy * signal is also transmitted to the Tx bus regulator to perform the next adjustment function.
Rx 버스의 경우에도 Tx 버스 조정기의 플로우챠트와 동일한 것을 가지고 다음 번 패킷을 수신할 주 제어 장치를 결정하고 그 결과를 주 제어 장치에 알려주어 패킷 버스 제어기의 Rx 제어기가 패킷 수신을 시작할 수 있도록 하여준다.In the case of the Rx bus, it has the same flow chart as the Tx bus coordinator to determine the main control unit to receive the next packet and inform the main control unit of the result so that the Rx controller of the packet bus controller can start receiving packets. give.
Rx 버스 제어 권한을 부여받은 주 제어 장치는 각 종속 제어 장치로부터 오는 패킷이 있는지를 나타내는 RxPav 신호를 이용하여 Rx 버스 조정기에서 다음 번 패킷을 전송할 종속 제어 장치를 결정하게 된다.The main control device authorized to control the Rx bus control determines the slave control device to transmit the next packet in the Rx bus coordinator by using the RxPav signal indicating whether there is a packet from each slave control device.
이 때의 결정 방식은 라운드로빙 형식을 취한다. 즉, 지난 번에 패킷을 전송한 다음 번 종속 제어 장치로부터 오는 RxPav 신호를 검사하여 가장 먼저 만나는 패킷 존재 신호를 보내는 종속 제어 장치가 이번에 패킷을 전송할 장치로 결정된다.The decision method at this time takes the form of round roving. That is, the slave control device which sends the packet presence signal that meets the earliest by checking the RxPav signal from the slave control device after transmitting the packet last time is determined as the device to transmit the packet this time.
이렇게 패킷을 전송할 종속 제어 장치가 결정되면 제 11 도와 제 12 도와 같은 타이밍도를 가지고 패킷을 수신받게 된다. 제 11 도와 제 12 도에서 패킷을 전송할 종속 제어보드는 3번째 보드로 가정하였다. 제 11 도는 패리티 에러가 발생하지 않은 경우를 가정한 타이밍도이고 제 12 도는 패리티 에러가 발생한 경우 패킷 헤더를 재전송하는 동작을 보여주는 타이밍도이다.When the slave control apparatus for transmitting the packet is determined as described above, the packet is received with the same timing diagram as the 11th and 12th degrees. In FIG. 11 and FIG. 12, it is assumed that the slave control board to transmit the packet is the third board. FIG. 11 is a timing diagram assuming that no parity error has occurred, and FIG. 12 is a timing diagram showing an operation of retransmitting a packet header when a parity error has occurred.
먼저 주 제어 장치 내의 Rx 제어기는 Rx 버스 조정기로부터 패킷을 전송할 종속 제어 장치의 어드레스를 전달받은 후에 RxENB* 신호를 '0'으로 만들고, RxAddr 신호를 패킷을 전송하기로 결정된 종속 제어 장치의 어드레스로 만들어 종속 제어 장치들에게로 전송한다.First, the Rx controller in the main control unit receives the address of the slave control unit to transmit a packet from the Rx bus coordinator, and then makes the RxENB * signal '0' and makes the RxAddr signal the address of the slave control unit determined to transmit the packet. Send to slave control devices.
그러면 RxAddr에 있는 어드레스를 자기의 어드레스로 가진 종속 제어 장치가 RxDValid* 신호를 '0'으로, RxData에는 첫 번째 패킷 헤더를, RxSOP 신호는 '1'로, RxEOP 신호는 '0'으로, RxPrty 신호는 RxData에 대한 패리티 값을 전송하면서 패킷 전송을 시작한다.The slave controller with the address in RxAddr as its address then sets the RxDValid * signal to '0', the first packet header to RxData, the RxSOP signal to '1', the RxEOP signal to '0', and the RxPrty signal. Initiates packet transmission while transmitting a parity value for RxData.
패킷 헤더 전송을 완료한 후에는 주 제어 장치로부터 패킷 헤더 패리티를 조사한 결과를 기다린다. 주 제어 장치는 RxDValid* 신호가 '0'인 경우에 패킷을 받아들이고, 패킷 헤더 부분을 받아들인 후에 이에 대한 패리티를 조사하고 그 결과를 RxPValid* 신호와 RxPrtyOK 신호를 이용하여 종속 제어 장치에 전송한다. 즉, 패리티 에러가 없으면 RxPValid* 신호는 '0'으로, RxPrtyOK 신호는 '1'로 만들어 전송하고, 패리티 에러가 있으면 RxPValid* 신호와 RxPrtyOK 신호를 둘 다 '0'으로 만들어서 전송한다. 상기 신호를 받은 종속 제어 장치는 그 결과에 따라 패리티 에러가 있으면 제 12 도와 같이 패킷 헤더를 재전송하고 패리티 에러가 없으면 제 11 도와 같이 나머지 데이터를 전송하고 마지막 데이터를 전송할 때에 RxEOP 신호를 '1'로 전송함으로써 패킷 전송이 완료되었음을 주 제어 장치에 알려준다.After completing the packet header transmission, it waits for the result of checking the packet header parity from the main controller. When the RxDValid * signal is '0', the main controller receives the packet, receives the packet header part, checks the parity of the packet, and transmits the result to the slave controller using the RxPValid * signal and the RxPrtyOK signal. That is, if there is no parity error, the RxPValid * signal is set to '0' and the RxPrtyOK signal is set to '1' and transmitted, and if there is a parity error, both the RxPValid * signal and the RxPrtyOK signal are set to '0' and transmitted. Upon receiving the signal, the slave control apparatus retransmits the packet header as shown in FIG. 12 when there is a parity error, and transmits the remaining data as shown in FIG. 11 when there is no parity error and sets the RxEOP signal to '1' when transmitting the last data. The transmission informs the main control device that the packet transmission is complete.
주 제어 장치는 패킷 수신을 완료한 후에 RxBusbusy* 신호를 Rx 버스 조정기에 보냄으로써 다음 번 패킷을 전송할 주 제어 장치를 결정하게 한다.After completing the packet reception, the main control device sends an RxBusbusy * signal to the Rx bus coordinator to determine the main control device to transmit the next packet.
상기한 바와 같이, 본 발명은 패킷을 하나 또는 두 개의 주 제어 장치와 여러 개의 종속 제어 장치 사이에서의 패킷 전송을 수행함에 있어, 송신과 수신을 완벽히 독립적으로 분리시켜 수행함으로써 대용량의 전송이 가능하고, 두 개의 주 제어 장치가 부하 분산 및 이중화 기능을 동시에 수행이 가능하여 보드의 고장 시에 훨씬 능동적으로 대체할 수 있고, 패킷 전송 시에 패리티 에러에 대한 조사를 함으로써 데이터의 신뢰성을 확보할 수 있고, 단지 최대 두 개의 주 제어 장치만이 있으므로 버스를 제어하고 관리하기가 쉽게 되는 특성을 향상시킬 수 있다.As described above, according to the present invention, in performing packet transmission between one or two main control devices and several slave control devices, a large capacity transmission is possible by completely separating transmission and reception. In addition, two main controllers can perform load balancing and redundancy functions at the same time, so that they can be replaced more actively in the event of a board failure, and data reliability can be secured by investigating parity errors during packet transmission. As a result, there are only a maximum of two main control units, which enhances the characteristics that make the bus easier to control and manage.
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