KR19990060843A

KR19990060843A - Output buffer circuit

Info

Publication number: KR19990060843A
Application number: KR1019970081089A
Authority: KR
Inventors: 배휘철; 이호재; 이경섭
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1997-12-31
Filing date: 1997-12-31
Publication date: 1999-07-26

Abstract

1.청구범위에 기재된 발명이 속한 기술분야1. Technical field to which the invention described in the claims belongs

본 발명은 메모리 셀에 저장된 데이터를 읽어 그 데이터 출력을 다른 장치로 전달할 때 사용되는 출력 버퍼 회로에 관한 것이다.The present invention relates to an output buffer circuit that is used to read data stored in a memory cell and transfer its data output to another device.

2.발명이 해결하려고 하는 기술적 과제2. Technical problem that the invention tries to solve

출력 버퍼의 전류 구동 능력 감소를 해결하고, 내부 회로를 보호 함.It solves the current driving capacity reduction of the output buffer, and protects the internal circuit.

3.발명의 해결방법의 요지3. Summary of the solution of the invention

출력 버퍼의 출력 드라이버 회로를 병렬로 구성하고, 병렬로 구성된 각각의 드라이버 회로에서 전류 구동 능력을 조절하도록 함.Configure the output driver circuit of the output buffer in parallel and adjust the current drive capability in each of the parallel driver circuits.

4.발명의 중요한 용도4. Important uses of the invention

메모리 셀의 데이터 출력회로.Data output circuit of memory cell.

Description

Output buffer circuit

본 발명은 출력 버퍼 회로에 관한 것으로, 특히 메모리 셀에 저장된 데이터를 읽어 그 데이터 출력을 임의의 입력 장치로 전달할 때 사용되는 출력 버퍼회로에 관한 것이다.The present invention relates to an output buffer circuit, and more particularly, to an output buffer circuit used when reading data stored in a memory cell and delivering the data output to any input device.

도 1(a) 및 도 1(b)는 종래의 출력 버퍼 회로 및 그 등가 회로도이다.1 (a) and 1 (b) are conventional output buffer circuits and their equivalent circuit diagrams.

도 1(a)의 입력 단자(D_IN)를 통해 하이(High) 상태의 데이터가 입력될 때, 트랜지스터(Q1)는 턴온(Turn on) 되고, 인버터(I1)를 통해 상기 하이 상태의 데이터를 입력으로 하는 트랜지스터(Q2)는 턴오프(Turn off) 된다. 이때, 전원단자(Vcc)로부터 출력단자(D_OUT)로 트랜지스터(Q1)를 통해 전류 패스(Pass)가 형성된다. 그러므로, 상기 출력단자(D_OUT)로 출력되는 데이터는 하이 상태로 된다.When the data in the high state is input through the input terminal D _IN of FIG. 1A, the transistor Q1 is turned on and the data in the high state is transferred through the inverter I1. The transistor Q2 serving as an input is turned off. At this time, a current path (Pass) through the transistor (Q1) to the output terminal (D _OUT) from the power supply terminal (Vcc) is formed. Therefore, the data output to the output terminal D _OUT goes high.

반대로, 입력 단자(D_IN)를 통해 로우(Low) 데이터가 입력될 때, 트랜지스터(Q1)는 턴오프(Turn off) 되고, 인버터(I1)를 통해 상기 로우 상태의 데이터를 입력으로 하는 트랜지스터(Q2)는 턴온(Turn on) 된다. 이때, 도 1(b)의 등가 회로에 나타낸 바와 같이 트랜지스터(Q2)와 제 2 폴리 라인(P2)을 통해 전류 패스(Pass)가 형성된다. 그러므로, 상기 출력단자(D_OUT)로 출력되는 데이터는 로우 상태로 된다.On the contrary, when the low data is input through the input terminal D _IN , the transistor Q1 is turned off, and the transistor for inputting the low state data through the inverter I1 ( Q2) is turned on. At this time, as shown in the equivalent circuit of FIG. 1B, a current pass is formed through the transistor Q2 and the second polyline P2. Therefore, the data output to the output terminal D _OUT goes low.

그러나, 이러한 종래의 출력 버퍼 회로는 공정 변화로 인해 트랜지스터(Q2) 및 제 2 폴리 라인(P2)의 저항 값이 크게 증가되면 전류(I₀) 값은 급격히 감소하게 된다. 이를 해결하기 위해 출력 드라이버 회로의 트랜지스터(Q1 및 Q2)의 크기를 매우 크게 하는데, 이는 출력 댐핑(Damping)을 유발시키게 되는 단점이 있다.However, in the conventional output buffer circuit, when the resistance value of the transistor Q2 and the second polyline P2 is greatly increased due to the process change, the current I ₀ value rapidly decreases. In order to solve this problem, the size of the transistors Q1 and Q2 of the output driver circuit is made very large, which causes a disadvantage of causing output damping.

따라서, 본 발명은 출력 드라이버 회로를 병렬로 구성하고, 병렬로 구성된 각각의 드라이버 회로에서 전류 구동 능력을 조절하도록 함으로써, 상기한 단점을 해소할 수 있는 출력 버퍼 회로를 제공하는 데 그 목적이 있다.Accordingly, an object of the present invention is to provide an output buffer circuit that can solve the above disadvantages by configuring the output driver circuit in parallel and adjusting the current driving capability in each of the driver circuits configured in parallel.

상술한 목적을 달성하기 위한 본 발명에 따른 출력 버퍼 회로는 전원단자 및 접지단자 간에 입력단자를 통해 입력되는 데이터를 입력으로 하는 제 1 트랜지스터 및 인버터를 통해 상기 입력 단자를 통해 입력되는 데이터를 입력으로 하는 제 2 트랜지스터가 직렬로 접속되는 제 1 출력 드라이버 회로와, 상기 전원단자 및 접지단자 간에 병렬로 접속되는 제 2 내지 제 N 출력 드라이버 회로와, 상기 제 1 내지 제 N 출력 드라이버 회로 각각의 입력단자 간에 접속되는 다수의 퓨즈를 포함하여 구성된 것을 특징으로 한다.The output buffer circuit according to the present invention for achieving the above object is a data input via the input terminal through the first transistor and the inverter to input the data input through the input terminal between the power supply terminal and the ground terminal as input A first output driver circuit in which a second transistor is connected in series, second to Nth output driver circuits connected in parallel between the power supply terminal and a ground terminal, and input terminals of the first to Nth output driver circuits, respectively. It characterized in that it comprises a plurality of fuses connected between.

도 1(a) 및 1(b)는 종래의 출력 버퍼 회로 및 그 등가 회로도.1 (a) and 1 (b) are conventional output buffer circuits and their equivalent circuit diagrams.

도 2는 본 발명에 따른 출력 버퍼 회로도.2 is an output buffer circuit diagram in accordance with the present invention.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

1 내지 N: 출력 드라이버 회로 Q1 내지 Qn: 트랜지스터1 to N: output driver circuits Q1 to Qn: transistors

I11: 인버터 F1 내지 Fn: 퓨즈I11: inverters F1 to Fn: fuses

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 출력 버퍼 회로도이다. 제 1 출력 드라이버 회로(1)는 전원단자(Vcc) 및 접지단자(Vss)간에 입력 단자(D_IN)를 통해 데이터를 입력으로 하는 제 1 트랜지스터(Q11)와 인버터(I11)를 통해 상기 입력 단자(D_IN)를 통해 입력되는 데이터를 입력으로 하는 제 2 트랜지스터(Q2)가 직렬로 접속된다. 또한, 상기 제 1 출력 드라이버 회로(1)와 동일한 구조의 제 2 내지 제 N 출력 드라이버 회로(2 내지 N)가 전원단자(Vcc) 및 접지단자(Vss)간에 상기 제 1 출력 드라이버 회로(1)와 병렬로 접속되며, 각 출력 드라이버 회로는 파인 튜닝(Fine tuning)을 위해 퓨즈(F1 내지 Fn)로 접속된다.2 is an output buffer circuit diagram according to the present invention. The first output driver circuit 1 has a first transistor Q11 for inputting data through an input terminal D _IN between a power supply terminal Vcc and a ground terminal Vss, and the input terminal via an inverter I11. The second transistor Q2, which takes in data input via D _IN , is connected in series. Further, the second to Nth output driver circuits 2 to N having the same structure as the first output driver circuit 1 are connected to the first output driver circuit 1 between the power supply terminal Vcc and the ground terminal Vss. Are connected in parallel, and each output driver circuit is connected with fuses F1 to Fn for fine tuning.

상술한 바와 같이 구성된 본 발명에 따른 출력 버퍼 회로의 동작을 설명하면 다음과 같다.The operation of the output buffer circuit according to the present invention configured as described above is as follows.

입력 단자(D_IN)를 통해 하이(High) 데이터가 입력될 때, 트랜지스터(Q1, Q3 및 Qn-1)는 턴온 되고, 인버터(I11)를 통해 상기 하이 상태의 데이터를 입력으로 하는 트랜지스터(Q2, Q4 및 Qn)는 턴온(Turn on) 된다. 이때, 전원단자(Vcc)로부터 출력단자(D_OUT)로 각각의 트랜지스터(Q1, Q3 및 Qn-1)를 통해 전류 패스(Pass)가 형성된다. 그러므로, 상기 출력단자(D_OUT)로 출력되는 데이터는 하이 상태로 된다.When high data is input through the input terminal D _IN , the transistors Q1, Q3 and Qn-1 are turned on and the transistor Q2 which inputs the high state data through the inverter I11. , Q4 and Qn) are turned on. At this time, a current pass is formed from the power supply terminal Vcc to the output terminal D _OUT through the transistors Q1, Q3, and Qn-1. Therefore, the data output to the output terminal D _OUT goes high.

반대로, 입력 단자(D_IN)를 통해 로우(Low) 데이터가 입력될 때, 트랜지스터(Q1, Q3 및 Qn-1)는 턴오프 되고, 인버터(I11)를 통해 상기 로우 상태의 데이터를 입력으로 하는 트랜지스터(Q2, Q4 및 Qn)는 턴온(Turn on) 된다. 이때, 출력단자(D_OUT)로부터 각각의 트랜지스터(Q2, Q4 및 Qn)를 통해 전류 패스(Pass)가 형성된다. 그러므로, 상기 출력단자(D_OUT)로 출력되는 데이터는 로우 상태로 된다.On the contrary, when low data is input through the input terminal D _IN , the transistors Q1, Q3, and Qn-1 are turned off, and the low state data is input through the inverter I11. Transistors Q2, Q4 and Qn are turned on. At this time, a current pass is formed from the output terminal D _OUT through the transistors Q2, Q4, and Qn. Therefore, the data output to the output terminal D _OUT goes low.

상술한 바와 같이 본 발명에서는 병렬로 구성된 각각의 출력 드라이버 회로를 통해 전류 구동 능력을 조절함으로써, 충분한 출력 레벨을 확보할 수 있고, 어 제품의 신뢰성 향상에 탁월한 효과가 있다.As described above, in the present invention, by adjusting the current driving capability through each of the output driver circuits configured in parallel, it is possible to ensure a sufficient output level, it is excellent in improving the reliability of the product.

Claims

A first output driver circuit connected between a power supply terminal and a ground terminal and driven according to input data;

Second to Nth output driver circuits connected in parallel between the power supply terminal and the ground terminal;

And a plurality of fuses connected between input terminals of each of the first to Nth output driver circuits.

The method of claim 1,

Each of the first to Nth output driver circuits includes a pair of load transistors connected in series between the power supply terminal and the ground terminal and configured to input data input through the input terminal and inverted data, respectively. Buffer circuit.