KR19990058878A

KR19990058878A - Clock Synchronization Redundancy Method and Duplexer in Code Division Multiple Access Base Station

Info

Publication number: KR19990058878A
Application number: KR1019970079052A
Authority: KR
Inventors: 이현표
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-12-30
Filing date: 1997-12-30
Publication date: 1999-07-26

Abstract

본 발명은 CDMA 기지국에서 클럭을 생성하고 공급하는 방법에 관한 것으로서, 특히, CDMA 기지국에서 클럭을 생성하고 공급하는 클럭 동기부 이중화 방법 및 이중화기에 관한 것이다.The present invention relates to a method for generating and supplying a clock in a CDMA base station, and more particularly, to a clock synchronization duplication method and a duplexer for generating and supplying a clock in a CDMA base station.

본 발명에 의한 이중화기는, 제어값에 따른 가변이 가능한 두 개의 지연부, 시스템 클럭을 발생시키는 DPLL부, 기준 신호와 같은 신호를 생성하는 분주부, 신호간의 차이를 비교하는 비교부 및 상기 검출된 신호간의 차이 값을 이용하여 위상을 조정하는 제어부를 포함한다.The duplexer according to the present invention includes two delay units that can be varied according to control values, a DPLL unit for generating a system clock, a divider unit for generating a signal such as a reference signal, a comparison unit for comparing signals, and the detected unit. It includes a control unit for adjusting the phase by using the difference value between the signals.

또한, 본 발명에 의한 CDMA 기지국에서의 클럭 동기부 이중화 방법은, 외부로부터 1PPS가 지연부1을 거쳐 DPLL부로 입력되는 단계, 상기 DPLL부에서 위상 동기된 시스템 클럭을 발생시키는 단계, 상기 시스템 클럭이 비교부 및 제어부로 입력되는 단계, 상기 비교부 및 제어부로 입력되는 단계의 결과인 신호간의 차이를 상기 지연부1, 지연부2로 피드백 하는 단계 및 상기 지연부1, 지연부2로 피드백하여 에러를 보상하는 단계를 포함한다.In addition, the clock synchronization unit redundancy method of the CDMA base station according to the present invention comprises the steps of: 1PPS input from the outside through the delay unit 1 to the DPLL unit, generating a phase-locked system clock in the DPLL unit, the system clock is Feeding back the difference between the signals inputted by the comparator and the controller, and the result of the steps inputted to the comparator and the controller, to the delay unit 1 and the delay unit 2; Compensating for.

본 발명은, 클럭을 발생하여 공급시 안정된 이중화가 가능하게 되며 시스템의 신뢰성을 향상시키는 효과가 있다.The present invention enables stable redundancy at the time of generating and supplying a clock, and has the effect of improving the reliability of the system.

Description

Clock Synchronization Redundancy Method and Duplexer in Code Division Multiple Access Base Station

종래의 기술에 대하여 살펴보면 다음과 같다. 도 1 은 시스템 클럭의 이중화기이고, 도 2 는 종래의 기술에 따른 클럭 발생부 및 분배부이다.Looking at the prior art as follows. 1 is a system clock duplexer, and FIG. 2 is a clock generator and a divider according to the related art.

시스템 클럭(System Clock)은 PLL(Phase Locked Loop)부에서 발생되어 공급되며 1PPS와 동기가 이루어지도록 비교기에서 비교된 값을 가지고 상기 시스템 클럭을 1PPS에 동기되도록 하였다.The system clock is generated and supplied from a phase locked loop (PLL) unit, and the system clock is synchronized to 1PPS with a value compared by a comparator to synchronize with 1PPS.

CDMA 시스템은 클럭에 대단히 민감하여 클럭 공급부의 스위치 오버(Switch Over)시 발생하는 글리치(Glitch)나 이븐 쎄크(Even Sec)내의 클럭 개수 변동 발생시 시스템을 재시동 하거나 재동기 하여야 하므로 문제가 발생하게 된다.The CDMA system is very sensitive to the clock, which causes a problem because the clock has to be restarted or resynchronized when the number of clocks in Glitch or Even Sec occurs when the switch is over.

상기 클럭 발생부가 이중화 되어있을 때 발생된 각각의 신호 위상이 정확하지 않으므로, 절체시 공급하는 상기 클럭은 불연속한 상태로 되어 시스템에 치명적인 결과를 초래하는 문제점이 있었다.Since the signal phase generated when the clock generator is duplicated is not accurate, the clock supplied at the time of switching is discontinuous and causes a fatal result to the system.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 창안된 것으로서, 이중화된 클럭을 안정하게 공급하도록 하기 위한 스탠바이 부(Standby Side)가 엑티브 부(Active Side)에 동기되도록 하고, 상기 차이를 수 mS 이하로 조정하여 절체시 위상의 불연속이 없도록 하기 위해, 코드분할다중접속 기지국에서의 클럭 동기부 이중화 방법 및 이중화기를 제공하는 것을 목적으로 한다.The present invention was devised to solve the above problems of the prior art, in which a standby side for stably supplying a redundant clock is synchronized with an active side, and the difference can be corrected. It is an object of the present invention to provide a clock synchronization redundancy method and a duplexer in a code division multiple access base station in order to adjust the mS or less so that there is no discontinuity in phase during switching.

도 1 은 시스템 클럭의 이중화기이다.1 is a system clock duplexer.

도 2 는 종래의 기술에 따른 클럭 발생부 및 분배부이다.2 is a clock generator and a divider according to the prior art.

도 3 은 본 발명에 따른 클럭 발생부 및 분배부이다.3 is a clock generator and distributor according to the present invention.

도 4 는 본 발명에 따른 클럭 공급 및 수신 방법이다.4 is a clock supply and reception method according to the present invention.

상기와 같은 목적을 달성하기 위하여 본 발명에 따른, CDMA 기지국에서의 클럭 동기부 이중화기의 바람직한 일 실시예는,In order to achieve the above object, according to the present invention, a preferred embodiment of a clock synchronizer duplexer in a CDMA base station is

제어값에 따른 가변이 가능한 두 개의 지연부;Two delay units capable of varying according to control values;

시스템 클럭을 발생시키는 DPLL부;A DPLL unit generating a system clock;

기준 신호와 같은 신호를 생성하는 분주부;A divider generating a signal such as a reference signal;

신호간의 차이를 비교하는 비교부; 및A comparison unit comparing the difference between the signals; And

상기 검출된 신호간의 차이 값을 이용하여 위상을 조정하는 제어부를 포함한다.And a controller for adjusting a phase by using a difference value between the detected signals.

상기한 다른 목적을 달성하기 위한 본 발명에 따른, CDMA 기지국에서의 클럭 동기부 이중화 방법의 바람직한 일 실시예는,In accordance with another aspect of the present invention, there is provided a preferred embodiment of a clock synchronization redundancy method in a CDMA base station.

외부로부터 1PPS가 지연부1을 거쳐 DPLL부로 입력되는 제 1 단계;A first step of inputting 1PPS from the outside to the DPLL unit via the delay unit 1;

상기 DPLL부에서 위상 동기된 시스템 클럭을 발생시키는 제 2 단계;Generating a phase locked system clock in the DPLL unit;

상기 시스템 클럭이 비교부 및 제어부로 입력되는 제 3 단계;A third step of inputting the system clock into a comparator and a controller;

상기 제 3 단계 과정의 결과인 신호간의 차이를 상기 지연부1, 지연부2로 피드백하는 제 4 단계; 및A fourth step of feeding back the difference between the signals resulting from the third step process to the delay unit 1 and the delay unit 2; And

상기 지연부1, 지연부2로 피드백하여 에러를 보상하는 제 5 단계를 포함한다.And a fifth step of compensating for an error by feeding back the delay unit 1 and the delay unit 2.

본 발명에 있어서, 상기 DPLL부는 상기 클럭 발생시 상기 지연부1과 지연부2의 위상 동기의 수행을 위하여 외부에서 입력되는 1PPS를 기준 클럭으로 사용하는 것이 바람직하며,In the present invention, it is preferable that the DPLL unit uses an externally input 1PPS as a reference clock to perform phase synchronization between the delay unit 1 and the delay unit 2 when the clock is generated.

상기 1PPS는 엑티브 부에서 공급하도록 하는 것이 바람직하며,The 1PPS is preferably supplied from the active part,

상기 지연부1과 지연부2가 모두 스탠바이 상태인 경우 GPS 수신기 중에서 정상적인 클럭을 공급하도록 하는 것이 바람직하며,When both the delay unit 1 and the delay unit 2 are in a standby state, it is preferable to supply a normal clock among the GPS receivers.

상기 지연부1을 거쳐 상기 DPLL부로 입력되는 상기 1PPS를 기준 신호로 사용하는 것이 바람직하며,Preferably, the 1PPS input through the delay unit 1 to the DPLL unit is used as a reference signal.

상기 지연부2를 거쳐 입력되는 IN_1PPS와 상기 기준 신호를 비교함으로써 상기 위상 동기된 시스템 클럭을 발생시키는 것이 바람직하며,Preferably, the phase-locked system clock is generated by comparing the IN_1PPS inputted through the delay unit 2 with the reference signal.

상기 시스템 클럭을 상기 비교부 및 제어부에 입력함으로써 정밀한 위상 동기를 수행하는 것이 바람직하며,It is preferable to perform precise phase synchronization by inputting the system clock to the comparison unit and the control unit.

상기 에러의 보상은 상기 두 신호의 차이를 상기 지연부1, 지연부2로 피드백하여 디바이스의 차이에 의해 이루어지는 것이 바람직하며,The error compensation is preferably made by the difference of the device by feeding back the difference between the two signals to the delay unit 1, delay unit 2,

상기의 시스템 클럭을 수신하는 유닛은 상기 PLL을 통하여 리타이밍한 클럭을 사용하는 것이 바람직하며,Preferably, the unit receiving the system clock uses a clock retimed through the PLL.

상기 리타이밍한 클럭을 사용함으로써 전송 중 발생하는 에러 및 글리치를 완전히 제거하는 것이 바람직하다.By using the retimed clock, it is desirable to completely eliminate errors and glitches occurring during transmission.

이하 본 발명의 상세한 동작 원리에 대하여 도면을 참조하여 설명한다. 도 3 은 본 발명에 따른 클럭 발생부 및 분배부이다. 도시된 바와 같이 상기 클럭 발생부 및 분배부는 제어값에 따라 가변할 수 있는 지연부1,2와 시스템 클럭을 발생시키는 DPLL부와 기준 신호와 같은 신호를 생성하는 분주부와 비교된 값을 가지고 위상을 조정하는 비교부 및 제어부를 포함하여 구성된다.Hereinafter, a detailed operation principle of the present invention will be described with reference to the drawings. 3 is a clock generator and distributor according to the present invention. As shown, the clock generator and divider have a phase compared with delay units 1 and 2 which can vary according to a control value, a DPLL unit for generating a system clock, and a divider for generating a signal such as a reference signal. It comprises a comparator and a control unit for adjusting the.

도 4 는 본 발명에 따른 클럭 공급 및 수신 방법으로서, 클럭 발생시 두 유닛(Unit)간의 위상 동기를 수행할 수 있도록 하기 위하여 DPLL부는 외부에서 입력되는 1PPS를 기준 클럭으로 사용한다.4 is a clock supply and reception method according to the present invention. In order to perform phase synchronization between two units when a clock is generated, the DPLL unit uses an externally input 1PPS as a reference clock.

상기 외부의 1PPS는 일반적으로 엑티브 부에서 공급하도록 하며 상기 두 유닛 모두가 스탠바이 상태인 경우에는 GPS(Global Positioning System) 수신기 중 정상 동작중인 클럭을 공급하도록 한다.The external 1PPS is generally supplied from the active unit, and when both units are in a standby state, the external 1PPS is supplied to supply a clock in a normal operation of a GPS (Global Positioning System) receiver.

공급된 상기 1PPS는 지연부1을 거쳐 상기 DPLL부로 입력되어 기준신호로 사용되고 상기 DPLL부는 지연부1을 거쳐 입력되는 IN_1PPS와 비교하여 위상 동기(Phase Lock)된 시스템 클럭을 발생시킨다.The supplied 1PPS is input to the DPLL unit through the delay unit 1 as a reference signal, and the DPLL unit generates a phase locked system clock compared to the IN_1PPS input through the delay unit 1.

상기의 시스템 클럭은 정미한 위상 동기를 위하여 비교부 및 제어부로 입력되어 사익 두 신호의 시간 차이를 상기 지연부1과 지연부2로 피드백(Feedback)하여 디바이스(Device)의 차이에 의한 에러(Error)를 보상한다.The system clock is inputted to the comparator and the controller for fine phase synchronization and feedbacks the time difference between the two signals to the delay unit 1 and the delay unit 2, thereby causing an error due to a difference between devices. ) To compensate.

또한 상기 수신하는 유닛은 상기 PLL을 통하여 리타이밍(Retiming)한 클럭을 사용하도록 함으로써, 전송 중 발생하는 에러 및 글리치를 완전히 제거한다.In addition, the receiving unit uses a retimed clock through the PLL to completely eliminate errors and glitches generated during transmission.

상기와 같이 구성된 본 발명은, 클럭을 발생하여 공급시 안정된 이중화가 가능하게 되며 시스템의 신뢰성을 향상시키는 효과가 있다.According to the present invention configured as described above, stable redundancy is possible when the clock is generated and supplied, thereby improving the reliability of the system.

Claims

Two delay units capable of varying according to control values;

A DPLL unit generating a system clock;

A divider generating a signal such as a reference signal;

A comparison unit comparing the difference between the signals; And

And a control unit for adjusting a phase by using a difference value between the detected signals.

A first step of inputting 1PPS from the outside to the DPLL unit via the delay unit 1;

Generating a phase locked system clock in the DPLL unit;

A third step of inputting the system clock into a comparator and a controller;

A fourth step of feeding back the difference between the signals resulting from the third step process to the delay unit 1 and the delay unit 2; And

And a fifth step of feeding back the delay unit 1 and the delay unit 2 to compensate for an error.

3. The method of claim 2, wherein the DPLL unit uses an externally input 1PPS as a reference clock to perform phase synchronization between the delay unit 1 and the delay unit 2 when the clock is generated.

4. The method of claim 3, wherein the 1PPS is supplied by an active part.

4. The method of claim 3, wherein when the delay unit 1 and the delay unit 2 are both in a standby state, a normal clock is supplied from a GPS receiver.

3. The clock synchronization unit redundancy method of claim 2, wherein the 1PPS input to the DPLL unit via the delay unit 1 is used as a reference signal.

3. The method of claim 2, wherein the phase locked system clock is generated by comparing IN_1PPS inputted through the delay unit 2 with the reference signal.

3. The method of claim 2, wherein fine phase synchronization is performed by inputting the system clock into the comparator and the controller.

The method of claim 2, wherein the error compensation is performed by feeding back the difference between the two signals to the delay unit 1 and the delay unit 2, and device difference.

3. The method of claim 2, wherein the unit receiving the system clock uses a clock retimed through the PLL.

11. The method of claim 10, wherein the retimed clock completely eliminates errors and glitches occurring during transmission.