KR19990057083A - Flash memory and manufacturing method thereof - Google Patents
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Abstract
돌출부를 갖도록 양측이 파인 기판, 상기 돌출부 및 그와 인접한 기판상의 일영역에 적층되어 형성된 제 1게이트절연막과 플로팅게이트, 상기 플로팅게이트를 덮으며 일방향으로 형성된 제 2게이트절연막과 컨트롤게이트라인, 상기 돌출부의 양측면 및 그와 인접한 하부의 상기 기판내에 형성된 제 1불순물영역, 상기 돌출부 일측의 상기 제 1불순물영역을 감싸도록 형성되고 또한 돌출부 타측의 식각된 상기 기판내에 형성된 제 2불순물영역을 포함하여 구성되는 것을 특징으로 한다.A first gate insulating film and a floating gate stacked on one side of the substrate having both sides protruding to have a protrusion, the protrusion and the substrate adjacent thereto, a second gate insulating film and a control gate line formed in one direction covering the floating gate, and the protrusion A first impurity region formed in the substrate on both sides of the substrate and a lower portion adjacent thereto, and a second impurity region formed to surround the first impurity region on one side of the protrusion and formed in the etched substrate on the other side of the protrusion. It is characterized by.
Description
본 발명은 반도체 메모리 소자에 대한 것으로 특히, 숏채널 이팩트를 감소시키고, 펀치-스루우 파괴 현상을 방지하기에 적당한 플래쉬 메모리 및 그의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory devices, and more particularly, to a flash memory suitable for reducing short channel effects and preventing punch-through breakage, and a method of manufacturing the same.
첨부 도면을 참조하여 종래 플래쉬 메모리에 대하여 설명하면 다음과 같다.Referring to the accompanying drawings, a conventional flash memory will be described.
도 1a 내지 도 1e는 종래 플래쉬 메모리의 제조방법을 나타낸 공정단면도이다.1A to 1E are cross-sectional views illustrating a method of manufacturing a conventional flash memory.
종래 플래쉬 메모리는 도 1e에 도시한 바와 같이 전자를 저장하는 플로팅게이트(3a)와 이를 제어하는 컨트롤게이트라인(5a)가 중첩되어 있다.In the conventional flash memory, as shown in FIG. 1E, the floating gate 3a for storing electrons and the control gate line 5a for controlling the electrons overlap each other.
이와 같이 플로팅게이트(3a)와 컨트롤게이트라인(5a)가 적층되어 있는 플래쉬 메모리의 제조방법은 도 1a에 도시한 바와 같이 P형 반도체 기판(1)에 얇은 터널링산화막(2)을 증착한다. 그리고 상기 터널링산화막(2)상에 제 1폴리실리콘층(3)을 증착한다. 이후에 상기 제 1폴리실리콘층(3)을 일방향을 갖도록 이방성 식각한다.As described above, in the method of manufacturing a flash memory in which the floating gate 3a and the control gate line 5a are stacked, a thin tunneling oxide film 2 is deposited on the P-type semiconductor substrate 1 as shown in FIG. Then, the first polysilicon layer 3 is deposited on the tunneling oxide film 2. Thereafter, the first polysilicon layer 3 is anisotropically etched to have one direction.
그리고 도 1b에 도시한 바와 같이 상기 터널산화막(2)상에 인터폴리산화막(4)과 컨트롤게이트용 제 2폴리실리콘층(5)을 증착한다.As shown in FIG. 1B, the interpoly oxide film 4 and the second polysilicon layer 5 for the control gate are deposited on the tunnel oxide film 2.
다음에 도 1c에 도시한 바와 같이 제 1감광막을 도포 한 후에 노광 및 현상 공정으로 소정영역을 선택적으로 패터닝한 후, 패터닝된 제 1감광막을 마스크로 상기 식각된 제 1폴리실리콘층(3)과 직교하는 방향으로 제 2폴리실리콘층(5)과 인터폴리산화막(4)을 이방성 식각하여 컨트롤게이트라인(5a)을 형성한다.Next, as shown in FIG. 1C, after the first photoresist film is applied, a predetermined region is selectively patterned by an exposure and development process, and then the first polysilicon layer 3 etched using the patterned first photoresist film as a mask. The control gate line 5a is formed by anisotropically etching the second polysilicon layer 5 and the interpolyoxide film 4 in the direction perpendicular to each other.
이때 플로팅게이트용 제 1폴리실리콘층(3)도 같이 식각되어 완전한 플로팅게이트(3a)가 형성된다. 이후에 전면에 제 2감광막(6)을 도포한 후에 플로팅게이트(3a)의 일측의 소오스영역을 형성하기 위한 영역만 드러나도록 노광 및 현상공정으로 선택적으로 제 2감광막(6)을 패터닝한다. 이후에 패터닝된 제 2감광막(6)을 마스크로 이용하여 드러난 반도체 기판(1)에 저농도 불순물 이온을 주입한 후 열확산하여 저농도 불순물영역(7)을 형성한다.At this time, the first polysilicon layer 3 for floating gate is also etched to form a complete floating gate 3a. Thereafter, after the second photoresist film 6 is applied to the entire surface, the second photoresist film 6 is selectively patterned by an exposure and development process so that only an area for forming a source region on one side of the floating gate 3a is exposed. Subsequently, a low concentration impurity region 7 is formed by implanting low concentration impurity ions into the semiconductor substrate 1 exposed by using the patterned second photoresist layer 6 as a mask.
그리고 도 1d에 도시한 바와 같이 제 2감광막(6)을 제거한 후에 전면에 산화막이나 질화막을 증착한 후에 에치백하여 상기 폴리팅게이트(3a)와 컨트롤게이트라인(5a)의 양측면에 측벽스페이서(8)를 형성한다. 이후에 드러난 반도체기판(1)에 n형의 고농도 불순물이온을 주입하여 고농도 불순물영역(9)을 형성한다.As shown in FIG. 1D, after the second photoresist film 6 is removed, an oxide film or a nitride film is deposited on the entire surface, and then etched back to form sidewall spacers 8 on both sides of the polishing gate 3a and the control gate line 5a. ). The n-type high concentration impurity ions are implanted into the exposed semiconductor substrate 1 to form the high concentration impurity region 9.
이와 같은 공정을 통하여 도 1e에 도시한 바와 같이 비대칭적인 플래쉬 메모리를 형성하였다.Through this process, an asymmetric flash memory is formed as shown in FIG. 1E.
상기와 같은 종래 플래쉬 메모리의 동작을 설명하면 다음과 같다.The operation of the conventional flash memory as described above is as follows.
먼저 플래쉬 메모리의 프로그래밍은 컨트롤게이트와 드레인 영역에 고전압을 인가하므로써 채널에서 만들어진 고온 열전자(Hot electron)를 플로팅게이트에 주입함으로써 이루어진다. 이때, 플로팅게이트에 주입된 전자들로 인하여 셀의 문턱전압은 높아지게 된다.First, programming of the flash memory is performed by injecting hot electrons made in the channel into the floating gate by applying a high voltage to the control gate and the drain region. At this time, the threshold voltage of the cell is increased due to the electrons injected into the floating gate.
그리고 플래쉬 메모리의 프로그래밍 효율은 주로 플로팅게이트에 유도되는 전압 크게 좌우하게 되는데 컨트롤게이트 인가 전압에 대한 플로팅게이트의 유도전압비인 커플링비가 클수록 프로그래밍 효율은 향상된다.The programming efficiency of the flash memory mainly depends on the voltage induced to the floating gate. The programming efficiency is improved as the coupling ratio, which is the induced voltage ratio of the floating gate to the control gate applied voltage, is increased.
또한 셀의 채널 길이가 짧을수록 프로그램 전류가 많이 흐르게 되어 프로그램이 빨리 일어나므로 디자인 룰을 줄일 수 있다. 즉 채널길이를 줄이는 것은 셀의 프로그램 속도 및 프로그램 효율과 큰 연관성을 갖는다.In addition, the shorter the channel length of the cell, the more program current flows, so the program occurs faster, thereby reducing design rules. In other words, reducing the channel length is highly related to the program speed and program efficiency of the cell.
한편 스택게이트 구조의 플래쉬 메모리의 소거는 플로팅게이트에서 소오스로 전자를 빼내므로써 이루어진다. 즉, 플로팅게이트에서 소오스로의 전자이동은 파울러-노드하임 터널링(Fowler-Nordheim Tunneling Mechanism) 메카니즘을 이용하여 이루어진다.On the other hand, the erase of the flash memory of the stack gate structure is performed by extracting electrons from the floating gate to the source. In other words, electron transfer from the floating gate to the source is achieved using the Fowler-Nordheim Tunneling Mechanism mechanism.
따라서 소거가 가능하기 위해서 또는 소거효율이 좋은 셀을 제조하기 위해서는 플로팅게이트 하부에 형성되는 유전막의 두께가 얇아야 하며 이를 위해서 터널링 산화막을 사용하였다.Therefore, in order to be able to erase or to manufacture a cell having good erasing efficiency, the thickness of the dielectric film formed under the floating gate should be thin. For this purpose, a tunneling oxide film was used.
상기와 같은 종래 플래쉬 메모리는 다음과 같은 문제가 있다.The conventional flash memory as described above has the following problems.
프로그램 효율 및 프로그램 속도를 향상시키기 위해서 채널길이를 짧게 함에 따라서 채널에서 발생한 고전계에 의해서 숏채널 이팩트가 가중되고 또한 심할 경우에는 펀치스루우가 발생되어 임의의 채널길이 이하에서는 셀이 파괴되어 동작의 신뢰성이 떨어진다.As the channel length is shortened to improve program efficiency and program speed, short channel effects are increased by the high electric field generated in the channel, and in the severe case, punch-through occurs and the cell is destroyed at a certain channel length or less, thus ensuring reliability of operation. Falls.
본 발명은 상기와 같은 목적을 달성하기 위하여 안출한 것으로 특히, 숏채널이팩트를 감소시키고, 펀치-스루우 파괴 현상을 방지하기에 적당한 플래쉬 메모리 및 그의 제조방법을 제공하는 데 그 목적이 있다.The present invention has been made in order to achieve the above object, and in particular, an object of the present invention is to provide a flash memory and a manufacturing method thereof suitable for reducing the fact that the short channel reduces the punch-through destruction phenomenon.
도 1a 내지 도 1e는 종래 플래쉬 메모리의 제조방법을 나타낸 공정단면도1A to 1E are cross-sectional views illustrating a method of manufacturing a conventional flash memory.
도 2는 본 발명 플래쉬 메모리의 구조단면도2 is a structural cross-sectional view of the flash memory of the present invention.
도 3a 내지 도 3g는 본 발명 플래쉬 메모리의 제조방법을 나타낸 공정단면도3A to 3G are cross-sectional views illustrating a method of manufacturing the flash memory of the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
21 : 반도체 기판 22 : 패드산화막21 semiconductor substrate 22 pad oxide film
23 ; 패드질화막 24 : 제 2감광막23; Pad nitride film 24: second photosensitive film
25 : 저농도 불순물영역 26 : 고농도 불순물영역25: low concentration impurity region 26: high concentration impurity region
27 : 터널링산화막 28a : 플로팅게이트27: tunneling oxide film 28a: floating gate
29 : 인터폴리산화막 30 : 컨트롤게이트라인29: interpoly oxide film 30: control gate line
31 : 제 3감광막 32 : 측벽스페이서31 Third Photosensitive Film 32 Side Wall Spacer
상기와 같은 목적을 달성하기 위한 본 발명 플래쉬 메모리는 돌출부를 갖도록 양측이 파인 기판, 상기 돌출부 및 그와 인접한 기판상의 일영역에 적층되어 형성된 제 1게이트절연막과 플로팅게이트, 상기 플로팅게이트를 덮으며 일방향으로 형성된 제 2게이트절연막과 컨트롤게이트라인, 상기 돌출부의 양측면 및 그와 인접한 하부의 상기 기판내에 형성된 제 1불순물영역, 상기 돌출부 일측의 상기 제 1불순물영역을 감싸도록 형성되고 또한 돌출부 타측의 식각된 상기 기판내에 형성된 제 2불순물영역을 포함하여 구성되는 것을 특징으로 한다.In order to achieve the above object, the flash memory of the present invention covers a first gate insulating film, a floating gate, and a floating gate, which are stacked on one side of a substrate having both sides to have a protrusion, the protrusion and the substrate adjacent thereto, and the floating gate. A second gate insulating film and a control gate line formed on the substrate, a first impurity region formed in both sides of the protrusion, and a lower portion of the substrate adjacent to the protrusion, and the first impurity region formed on one side of the protrusion and etched on the other side of the protrusion. And a second impurity region formed in the substrate.
상기와 같은 구성을 갖는 본 발명 플래쉬 메모리의 제조방법은 특징으로 기판상에 제 1절연막과 제 2절연막을 증착한 후 소정영역만 남도록 패터닝하는 공정과, 상기 패터닝된 제 1, 제 2절연막을 마스크로 상기 기판을 소정깊이로 식각하여 돌출부를 형성하는 공정과, 상기 제 1, 제 2절연막의 식각된 상기 기판의 일측의 측면 및 그 표면내에 제 1불순물영역을 형성하는 공정과, 상기 제 1, 제 2절연막을 마스크로 상기 식각된 기판의 표면의 제 1불순물영역내에 제 2불순물영역을 형성하는 공정과, 상기 제 1, 제 2절연막을 제거하는 공정과, 상기 돌출부를 감싸도록 상기 기판의 일영역에 제 1게이트절연막과 플로팅게이트를 형성하는 공정과, 상기 플로팅게이트를 덮도록 일방향으로 제 2게이트절연막과 컨트롤게이트 라인을 형성하는 공정을 포함함을 특징으로 한다.A method of manufacturing a flash memory of the present invention having the above structure is characterized in that the step of depositing a first insulating film and a second insulating film on a substrate and patterning so that only a predetermined area remains, and masking the patterned first and second insulating films Forming a protrusion by etching the substrate to a predetermined depth; forming a first impurity region in one side and a surface of one side of the first and second insulating layers; Forming a second impurity region in a first impurity region of the surface of the etched substrate using a second insulating film as a mask, removing the first and second insulating layers, and enclosing the protrusions Forming a first gate insulating film and a floating gate in a region, and forming a second gate insulating film and a control gate line in one direction to cover the floating gate. Gong.
본 발명은 스택(Stack) 게이트 플래쉬 이이피롬 셀에 관한 것으로 짧은 채널 길이를 가지는 스택게이트셀의 숏채널 이팩트를 감소시키고 프로그램시 나타나는 펀치스루 특성을 개선하기 위한 것이다.The present invention relates to a stack gate flash EPIROM cell in order to reduce short channel effects of a stack gate cell having a short channel length and to improve punchthrough characteristics appearing during programming.
첨부 도면을 참조하여 본 발명 플래쉬 메모리 및 그의 제조방법에 대하여 설명하면 다음과 같다.Referring to the accompanying drawings, the flash memory of the present invention and a manufacturing method thereof will be described.
도 2는 본 발명 플래쉬 메모리의 구조단면도이고, 도 3a 내지 도 3g는 본 발명 플래쉬 메모리의 제조방법을 나타낸 공정단면도이다.2 is a cross-sectional view showing the structure of the flash memory of the present invention, and FIGS. 3A to 3G are cross-sectional views illustrating a method of manufacturing the flash memory of the present invention.
본 발명 플래쉬 메모리는 도 2에 도시한 바와 같이 돌출부를 갖도록 양측이 식각된 반도체 기판(21)이 있다. 그리고 상기 돌출부의 양측면 및 그와 인접한 하부의 상기 반도체 기판(21)내에 고농도 불순물영역(26)이 형성되어 있다. 그리고 상기 돌출부 일측의 식각된 반도체 기판(21)에 상기 고농도 불순물영역(26)을 감싸도록 저농도 불순물영역(25)이 형성되어 있다. 그리고 상기 돌출부 및 그와 인접한 식각된 상기 반도체 기판(21)상의 일영역에 터널링산화막(27)과 플로팅게이트(28)가 적층되어 있다. 그리고 상기 플로팅게이트(28)를 덮도록 일방향으로 인터폴리산화막(29)과 컨트롤게이트라인(30a)이 적층되어 있다.As shown in FIG. 2, the flash memory of the present invention has a semiconductor substrate 21 in which both sides are etched to have protrusions. A high concentration impurity region 26 is formed in both side surfaces of the protrusion and in the lower portion of the semiconductor substrate 21 adjacent thereto. The low concentration impurity region 25 is formed on the etched semiconductor substrate 21 on one side of the protrusion to surround the high concentration impurity region 26. In addition, the tunneling oxide layer 27 and the floating gate 28 are stacked in one region on the protrusion and the etched semiconductor substrate 21 adjacent thereto. The interpoly oxide film 29 and the control gate line 30a are stacked in one direction to cover the floating gate 28.
상기와 같은 구성을 갖는 본 발명 플래쉬 메모리의 제조방법을 설명하면 먼저 도 3a에 도시한 바와 같이 P형 반도체 기판(21) 상에 패드산화막(22)과 패드질화막(23)을 차례로 증착시킨다. 이후에 제 1감광막(도면에는 도시되지 않았음)을 도포한 후 소오스 영역과 드레인영역이 형성될 영역의 제 1감광막만 제거되도록 노광 및 현상공정으로 선택적으로 패터닝한다. 이후에 패터닝된 제 1감광막을 마스크로 드러난 반도체 기판(21)을 소정깊이로 식각한다.Referring to the method of manufacturing the flash memory of the present invention having the above configuration, as shown in FIG. 3A, the pad oxide film 22 and the pad nitride film 23 are sequentially deposited on the P-type semiconductor substrate 21. Thereafter, a first photosensitive film (not shown) is applied, and then selectively patterned by an exposure and developing process so that only the first photosensitive film of the region where the source region and the drain region are to be removed is removed. Thereafter, the semiconductor substrate 21 exposed with the patterned first photoresist film as a mask is etched to a predetermined depth.
이후에 도 3b에 도시한 바와 같이 제 1감광막을 제거하고 제 2감광막(24)을 도포한다. 이후에 노광 및 현상공정으로 제 2감광막(24)을 선택적으로 패터닝하여 패드산화막(22)과 패드질화막(23) 일측의 반도체 기판(21)이 드러나도록 한다.Thereafter, as shown in FIG. 3B, the first photosensitive film is removed and the second photosensitive film 24 is applied. Thereafter, the second photoresist layer 24 is selectively patterned through an exposure and development process so that the pad oxide layer 22 and the semiconductor substrate 21 on one side of the pad nitride layer 23 are exposed.
이후에 패터닝된 제 2감광막(24)을 마스크로 이용하여 식각된 반도체 기판(21) 내에 n형의 저농도 불순물이온을 주입하여 저농도 불순물영역(25)을 형성한다. 이때 저농도 불순물영역(25)은 상기 식각된 반도체 기판(21)의 측면 및 그 하부에 형성된다.Thereafter, the n-type low concentration impurity ions are implanted into the etched semiconductor substrate 21 using the patterned second photoresist layer 24 as a mask to form the low concentration impurity region 25. In this case, the low concentration impurity region 25 is formed on the side surface and the lower portion of the etched semiconductor substrate 21.
그리고 도 3c에 도시한 바와 같이 제 2감광막(24)을 제거한 후에 상기 패드질화막(23)을 마스크로 이용하여 식각된 반도체 기판(21)에 n형의 고농도 불순물이온을 주입하여 고농도 불순물영역(26)을 형성한다. 이때 고농도 불순물영역(26)은 저농도 불순물영역(25)보다 낮은 깊이로 형성된다. 즉, 저농도 불순물영역(25)이 고농도 불순물영역(26)을 감싸고 있다. 이와 같이 소오스영역과 드레인영역을 비대칭으로 구성한다.As shown in FIG. 3C, after removing the second photoresist layer 24, an n-type high concentration impurity ion is implanted into the etched semiconductor substrate 21 using the pad nitride layer 23 as a mask to form a high concentration impurity region 26. ). At this time, the high concentration impurity region 26 is formed at a lower depth than the low concentration impurity region 25. That is, the low concentration impurity region 25 surrounds the high concentration impurity region 26. Thus, the source region and the drain region are configured asymmetrically.
도 3d에 도시한 바와 같이 상기 패드질화막(23)과 패드산화막(22)을 차례로 제거한다.As shown in FIG. 3D, the pad nitride film 23 and the pad oxide film 22 are sequentially removed.
도 3e에 도시한 바와 같이 전면에 터널링산화막(27)과 플로팅게이트용 제 1폴리실리콘층을 증착한 후, 제 1폴리실리콘층과 터널링산화막(27)을 일방향으로 패터닝한다. 이후에 인터폴리산화막(29)과 컨트롤게이트용 제 2폴리실리콘층을 증착한 후에 상기 일방향의 제 1폴리실리콘층과 직교하는 방향으로 제 2폴리실리콘층과 인터폴리산화막(29)을 제거하여 컨트롤게이트라인(30)을 형성한다. 이와 같이 컨트롤게이트라인(30)을 형성할 때 제 1폴리실리콘층도 같이 식각하여 플로팅게이트(28)를 형성한다.As shown in FIG. 3E, after the tunneling oxide film 27 and the first polysilicon layer for the floating gate are deposited on the entire surface, the first polysilicon layer and the tunneling oxide film 27 are patterned in one direction. Thereafter, after depositing the interpoly oxide layer 29 and the second polysilicon layer for the control gate, the second polysilicon layer and the interpoly oxide layer 29 are removed in a direction orthogonal to the first polysilicon layer in one direction. The gate line 30 is formed. As such, when forming the control gate line 30, the first polysilicon layer is also etched to form the floating gate 28.
도 3f에 도시한 바와 같이 전면에 제 3감광막(31)을 증착한 후에 노광 및 현상공정으로 소오스영역과 드레인영역을 형성하기 위한 영역의 제 3감광막(31)을 선택적으로 패터닝한다.As shown in FIG. 3F, after the third photoresist film 31 is deposited on the entire surface, the third photoresist film 31 in the region for forming the source region and the drain region is selectively patterned by an exposure and development process.
다음에 도 3g에 도시한 바와 같이 상기 패터닝된 제 3감광막(31)을 마스크로 상기 컨트롤게이트라인(30)과 인터폴리산화막(29)과 플로팅게이트(28)와 터널링 산화막(27)을 차례로 이방성 식각한다. 이후에 전면에 고농저압절연막을 증착한 후 에치백하여 플로팅게이트(28)와 컨트롤게이트라인(30)의 양측면에 측벽스페이서(32)를 형성한다.Next, as shown in FIG. 3G, the control gate line 30, the interpoly oxide film 29, the floating gate 28, and the tunneling oxide film 27 are sequentially anisotropic with the patterned third photosensitive film 31 as a mask. Etch it. Thereafter, a high concentration low pressure insulating film is deposited on the entire surface, and then etched back to form sidewall spacers 32 on both sides of the floating gate 28 and the control gate line 30.
이와 같이 본 발명은 스택 게이트 플래쉬 이이피롬 셀에 관한 것으로 프로그램 동작은 컨트롤게이트라인(30)과 드레인영역에 고전압을 인가하여 채널에서 발생된 고온 열전자를 플로팅게이트(28)로 주입하는 방식으로 이루어진다. 이때 고온 열전자의 발생은 플로팅게이트(28)에 걸리는 전압 즉, 커플링비에 의해 조절이 되는데 컨트롤게이트라인(30)에 많은 전압이 걸릴수록 열전자가 많이 발생되고 이와 같이 발생된 열전자들을 플로팅게이트로 주입되기가 더 쉬어진다. 이와 같은 동작은 채널의 길이가 짧을수록 더 좋다. 이유는 커플링비가 아무리 좋다고 해도 채널이 길면 채널에 존재하는 전자들이 이동해야 하는 거리가 멀어지게 되고 이로 인해 프로그램의 효율이 저하되기 때문이다. 그러나 채널길이를 너무 짧게 하면 오히려 프로그램시 인가되는 고전압으로 인하여 펀치-스루우 특성이 나빠지게 되어 심하게 셀이 파괴될 수 있다. 이와 같은 이유로 본 발명은 소오스영역과 드레인영역을 셀제 채널이 형성되는 부분보다 아래쪽에 위치시키므로써 유효채널 길이를 증가시켜서 셀이 작아짐으로 인하여 프로그램시 나타날 수 있는 펀치-스루우 특성을 크게 개선하였다.As described above, the present invention relates to a stack gate flash Y pyrom cell, and the program operation is performed by applying high voltage to the control gate line 30 and the drain region to inject high temperature hot electrons generated in the channel into the floating gate 28. At this time, the generation of high temperature hot electrons is controlled by the voltage applied to the floating gate 28, that is, the coupling ratio. As more voltage is applied to the control gate line 30, hot electrons are generated more and the hot electrons are injected into the floating gate. It's easier to be. This behavior is better with shorter channels. The reason is that no matter how good the coupling ratio, the longer the channel, the farther the electrons in the channel have to travel, which reduces the efficiency of the program. However, if the channel length is made too short, the punch-through characteristic is deteriorated due to the high voltage applied during programming, and the cell may be severely destroyed. For this reason, the present invention greatly improves the punch-through characteristics that may appear during programming by increasing the effective channel length by placing the source region and the drain region below the portion where the cell channel is formed.
다음에 소거동작은 종래의 방법과 동일하게 소오스영역의 넓은 정션으로 얇은 터널링산화막을 통하여 파울러-노드하임 터널링 메카니즘(Fowler-Nordheim Tunneling Mechanism)으로 이루어진다.The erasing operation then consists of a Fowler-Nordheim Tunneling Mechanism through a thin tunneling oxide film in a wide junction of the source region as in the conventional method.
상기와 같은 본 발명 플래쉬 메모리 및 그의 제조방법은 다음과 같은 효과가 있다.The flash memory of the present invention and its manufacturing method as described above have the following effects.
첫째, 소오스영역과 드레인영역을 채널 표면 이하로 내려 유효채널 길이를 증가시키므로써 채널길이가 짧은 셀의 프로그램시 나타날 수 있는 숏채널이팩트를 감소시키고 또한 극도로 짧은 셀에서 나타나는 펀치-스루우 파괴(Punch-through Breakdown) 현상을 감소시킬 수 있다.First, by reducing the source and drain regions below the channel surface to increase the effective channel length, short channel effects that may occur during programming of short channel lengths are reduced, and punch-through breakdown that occurs in extremely short cells ( Punch-through breakdown can be reduced.
둘째, 자기정렬형 이온주입으로 소오스영역/드레인영역을 형성하므로 공정이 간단하다.Second, since the source region / drain region is formed by self-aligned ion implantation, the process is simple.
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| KR1019970077124A KR19990057083A (en) | 1997-12-29 | 1997-12-29 | Flash memory and manufacturing method thereof |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100493004B1 (en) * | 1998-06-08 | 2006-04-21 | 삼성전자주식회사 | Non volatile memory device having improved program and erase effeciency and fabricating method therefor |
| KR100784081B1 (en) * | 2006-04-06 | 2007-12-10 | 주식회사 하이닉스반도체 | flash memory device and method for fabricating the same |
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1997
- 1997-12-29 KR KR1019970077124A patent/KR19990057083A/en not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7465631B2 (en) | 2006-04-06 | 2008-12-16 | Hynix Semiconductor Inc. | Method of fabricating a non-volatile memory device |
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