KR19990056490A - 박막형 광로 조절 장치의 테스트 패턴 - Google Patents

Abstract

본 발명은 M×N(M, N은 양의 정수)의 MOS 트랜지스터로 이루어지는 구동 기판을 구비하는 박막형 광로 조절 장치의 테스트 패턴에 관한 것으로서, 상기 MOS 트랜지스터의 게이트 전극과 상기 MOS 트랜지스터의 소오스 영역 및 드레인 영역 간의 거리를 서로 다른 간격으로 형성하는 것을 특징으로 하는 박막형 광로 조절 장치의 테스트 패턴을 제공하므로써, 박막형 광로 조절 장치의 구동 기판 제조시 인접 트랜지스터간 인접 효과를 모니터할 수 있고, 고해상도 및 고집적도를 위한 구동 기판 설계시 인접 효과가 최소로 나타나는 최적 모델을 찾을 수 있다.

Description

박막형 광로 조절 장치의 테스트 패턴

본 발명은 박막형 광로 조절 장치(Actuated Mirror Arrays)의 테스트 패턴에 관한 것으로서, 더욱 상세하게는 박막형 광로 조절 장치의 구동 기판에 형성되는 인접 트랜지스터간의 효과를 파악하기 위한 박막형 광로 조절 장치의 테스트 패턴에 관한 것이다.

일반적으로, 광학 에너지(optical energy)를 스크린상에 투영하기 위한 장치인 공간적인 광 모듈레이터(spatial light modulator)는 광통신, 화상 처리 및 정보 디스플레이 장치등에 다양하게 응용될 수 있다. 이러한 장치들은 광원으로부터 입사되는 광속을 스크린에 투영하는 방법에 따라서 직시형 화상표시장치와 투사형 화상표시장치로 구분된다. 직시형 화상표시장치로는 CRT(Cathod Ray Tube)등이 있으며, 투사형 화상표시장치로는 액정표시장치(Liquid Crystal Display:이하 'LCD'라 칭함), DMD(Deformable Mirror Device), 또는 AMA등이 있다.

상술한 CRT장치는 평균 100ft-L(백색 표시) 이상인 휘도, 30 : 1 이상인 콘트라스트비, 1만시간 이상의 수명등이 보증된 우수한 표시장치이다. 그러나, CRT는 중량 및 용적이 크고 높은 기계적인 강도를 유지하기 때문에 화면을 완전한 평면으로 하기가 곤란하여 주변부가 왜곡되는 문제점이 있었다. 또한, CRT는 전자빔으로 형광체를 여기해서 발광시키므로 화상을 만들기 위해 고전압을 필요로 하는 문제점이 있었다.

따라서, 상술한 CRT의 문제점을 해결하기 위해 LCD가 개발되었다. 이러한 LCD의 장점을 CRT와 비교하여 설명하면 다음과 같다. LCD는 저전압에서 동작하며, 소비 전력이 작고, 변형없는 화상을 제공한다.

그러나, 상술한 장점들에도 불구하고 LCD는 광속의 편광으로 인하여 1∼2％의 낮은 광효율을 가지며, 그 내부의 액정물질의 응답속도가 느린 문제점이 있었다.

이에 따라, 상술바와 같은 LCD의 문제점들을 해결하기 위하여 DMD, 또는 AMA등의 장치가 개발되었다. 현재, DMD가 약 5% 정도의 광효율을 가지는 것에 비하여 AMA는 10% 이상의 광효율을 얻을 수 있다. 또한, AMA는 입사되는 광속의 극성에 의해 영향을 받지 않을 뿐만아니라 광속의 극성에 영향을 끼치지 않는다.

통상적으로, AMA 내부에 형성된 각각의 액츄에이터들은 인가되는 화상 신호 및 바이어스 전압에 의하여 발생되는 전계에 따라 변형을 일으킨다. 이 액츄에이터가 변형을 일으킬 때, 액츄에이터의 상부에 장착된 각각의 거울들은 전계의 크기에 비례하여 경사지게 된다.

따라서, 이 경사진 거울들은 광원으로부터 입사된 빛을 소정의 각도로 반사시킬 수 있게 된다. 이 각각의 거울들을 구동하는 액츄에이터의 구성재료로서 PZT(Pb(Zr, Ti)O₃), 또는 PLZT((Pb, La)(Zr, Ti)O₃)등의 압전 세라믹이 이용된다. 또한, 이 액츄에이터의 구성 재료로 PMN(Pb(Mg, Nb)O₃)등의 전왜 세라믹을 이용할 수 있다.

상술한 AMA는 벌크(bulk)형과 박막(thin film)형으로 구분된다. 현재 AMA는 박막형 광로조절장치가 주종을 이루는 추세이다.

도 1은 종래 박막형 광로조절장치의 구동기판에 대한 평면도이다.

도 1을 참조하면, 절연기판(10)의 상부에는 M×N(M, N은 정수)개의 MOS(Metal Oxide Semiconductor) 트랜지스터(40)들이 형성되며, MOS 트랜지스터(40)는 게이트 전극(40a), 소오스 영역(40b)과 드레인 영역(40c)을 구비한다.

게이트 전극(40a)은 게이트 폴리(80)의 일부가 신장되어 형성된다. 게이트 폴리(80)는 게이트 라인(90)에 의해 도면상에서 행방향으로 연결된다. 그리고, 외부의 게이트 구동신호는 게이트 라인(90)과 게이트 폴리(80)를 통하여 게이트 전극(40a)에 전달된다.

소오스 영역(40b)은 소오스 라인(60)과 연결되어 있으며, 소오스 라인(60)은 도면상에서 열방향으로 형성된다. 따라서, 외부의 화상 신호는 소오스 라인(60)을 통하여 소오스 영역(40b)에 전달된다.

드레인 영역(40c)은 드레인 패드(70)와 연결되어 있으며, 드레인 패드(70)는 박막형 광로조절장치의 하부전극(도시되지 않음)에 연결된다.

이와 같이, 외부의 화상신호는 소오스 라인(60)을 통하여 소오스 영역(40b)에 전달되고, 게이트 구동신호는 게이트 라인(90)과 게이트 폴리(80)를 통하여 게이트 전극(40a)에 전달된다.

그리고, 소오스 라인(60)을 통하여 소오스 영역(40b)에 도달한 화상신호는 게이트 전극(40a)에 도달한 게이트 구동신호에 의해 증폭되어 드레인 영역(40c)에 전달된다. 따라서, 드레인 영역(40c)에 도달한 증폭된 화상신호는 드레인 패드(70)를 통하여 하부전극에 전달된다.

도 2는 도 1에 도시한 장치를 A-A' 선으로 자른 단면도이다.

도 2를 참조하면, 절연기판(10)의 상부에는 필드 산화층(20)이 형성된다. 필드 산화층(20)은 절연기판(10)의 활성영역을 한정한다. 활성영역(30)에 MOS 트랜지스터(40)가 형성된다.

MOS 트랜지스터(40)는 필드 산화층(20)에 의해 한정된 활성영역에 형성되며, 게이트 전극(40a), 소오스 영역(40b) 및 드레인 영역(40c)을 포함한다. 그리고, 게이트 전극(40a)의 하부에는 게이트 산화층(30)이 형성되어, 게이트 전극(40a)과 소오스 영역(40b) 또는 게이트 전극(40a)과 드레인 영역(40c)이 전기적으로 연결되는 것을 방지한다.

소오스 라인(60)은 필드 산화층(20)의 일측 상부에 형성된 층간 절연층(50)에서 소오스 영역(40b)까지 신장되어 형성되며, 드레인 패드(40c)는 필드 산화층(20)의 타측 상부에 형성된 층간 절연층(50)에서 드레인 영역(40d)까지 신장되어 형성된다. 이때, 소오스 라인(60)과 드레인 패드(70)는 서로 전기적으로 연결되지 않도록 형성된다. 또한, 층간 절연층(50)은 소오스 라인(60) 또는 드레인 패드(70)가 게이트 전극(40a)과 서로 전기적으로 연결되지 않도록 형성된다.

한편, 상술한 MOS 트랜지스터의 수는 고해상도를 지원하기 위해 박막형 광로 조절 장치의 픽셀수를 증가시키는 경우나, 리페어용 MOS 트랜지스터를 형성하는 경우에, 제한된 면적내에 MOS 트랜지스터를 보다 많이 형성하여야만 된다.

그러나, 제한된 면적 내에 형성되는 MOS 트랜지스터의 수를 증가시킬 경우, 각 트랜지스터간 거리 간격은 좁아지게 되고, 이때, 인접한 트랜지스터간에 기생 트랜지스터 등과 같은 문제점들이 발생하게 된다.

본 발명은 상술한 바와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 박막형 광로 조절 장치를 지원하기 위한 구동 기판 형성시 인접 트랜지스터간 인접 효과를 모니터하고, 고해상도 및 고집적도를 위한 구동 기판 설계시 인접 효과가 최소로 나타나는 최적 모델을 설계하기위한 테스트 패턴을 제공하는 데 있다.

상술한 바와 같은 목적을 달성하기 위하여 본 발명은, M×N(M, N은 양의 정수)의 MOS 트랜지스터로 이루어지는 구동 기판을 구비하는 박막형 광로 조절 장치의 테스트 패턴으로서, 상기 MOS 트랜지스터의 게이트 전극과 상기 MOS 트랜지스터의 소오스 영역 및 드레인 영역 간의 거리를 서로 다른 간격으로 이격하여 형성하는 것을 특징으로 하는 박막형 광로 조절 장치의 테스트 패턴을 제공한다.

도 1은 종래 박막형 광로조절장치의 구동기판에 대한 평면도,

도 2는 도 1에 도시한 장치를 A-A' 선으로 자른 단면도,

도 3a 내지 도 3d는 본 발명의 바람직한 실시예에 따른 박막형 광로 조절 장치의 테스트 패턴을 도시한 평면도,

도 4a 내지 도 4d는 도 3a 내지 도 3d에 도시한 박막형 광로 조절 장치의 테스트 패턴을 I-I'선으로 자른 단면도.

<도면의 주요 부분에 대한 부호의 설명>

10 : 절연 기판 20 : 필드 산화층

30 : 게이트 산화층 40 : MOS 트랜지스터

40a : 게이트 전극 40b : 소오스 영역

40c : 드레인 영역 50 : 층간 절연층

60 : 소오스 라인 70 : 드레인 패드

80 : 게이트 폴리 90 : 게이트 라인

이하, 하기에 첨부된 도 3 및 도 4를 첨부한 하기의 설명에 의하여, 본 발명에 따른 박막형 광로 조절 장치의 테스트 패턴에 대하여 보다 명확히 이해할 수 있을 것이다.

도 3a 내지 도 3d는 본 발명의 바람직한 실시예에 따른 박막형 광로 조절 장치의 테스트 패턴을 도시한 평면도이고, 도 4a 내지 도 4d는 도 3a 내지 도 3d에 도시한 박막형 광로 조절 장치의 테스트 패턴을 I-I'선으로 자른 단면도이다.

이하, 도 3a 내지 3d에 도시된 평면도와, 그 각각에 대응되게 도 4a 내지 도 4d에 도시한 단면도를 연결지어, 본 발명의 바람직한 실시예에 따른 박막형 광로 조절 장치의 테스트 패턴에 대하여 설명하기로 한다.

먼저, 도 3a를 참조하면, 본 발명의 바람직한 실시예에 따른 박막형 광로 조절 장치의 테스트 패턴 중의 일형은, 종방향으로 형성한 게이트 전극(40a)의 좌우측 횡방향에 형성하는 소오스 영역(40b)과 드레인 영역(40c)을 30μm 만큼 이격된 구조로 MOS 트랜지스터를 형성한다.

즉, 종방향으로 형성된 게이트 전극(40a)의 좌측 한계선과 소오스 영역(40b)의 우측 한계선 사이의 거리 Δt를 30μm 만큼 이격시켜 MOS 트랜지스터를 형성한다. 이때, 도 4a에 도시된 바와 같이, 게이트 전극(40a)과 소오스 영역(40b)은 게이트 산화층(30)에 의해 전기적으로 절연되어 있고, 그 거리 간격 Δt는 30μm 만큼 이격된다.

또한, 종방향으로 형성된 게이트 전극(40a)의 우측 한계선과 드레인 영역(40c)의 좌측 한계선 사이의 거리 Δt를 30μm 만큼 이격시켜 MOS 트랜지스터를 형성한다. 이때, 도 4a에 도시된 바와 같이, 게이트 전극(40a)과 드레인 영역(40c)은 게이트 산화층(30)에 의해 전기적으로 절연되어 있고, 그 거리 간격 Δt는 30μm 만큼 이격된다.

한편, 도 3b 및 도 4b를 참조하면, 본 발명의 바람직한 실시예에 따른 박막형 광로 조절 장치의 테스트 패턴중의 이형은, 상술한 일형과 동일하게 형성하되, 종방향으로 형성한 게이트 전극(40a)의 좌우측 횡방향에 형성하는 소오스 영역(40b)과 드레인 영역(40c)을 20μm 만큼 이격된 구조로 MOS 트랜지스터를 형성한다. 이때, 도 3b 및 도 4b를 참조하면, 본 발명의 바람직한 실시예에 따른 박막형 광로 조절 장치의 테스트 패턴중 이형은, 게이트 전극(40a)에 대한 소오스 영역(40b) 및 드레인 영역(40c)의 거리 간격 Δt가 일형보다 작게 형성되었음을 알수 있다.

다음으로, 도 3c 및 도 4c를 참조하면, 본 발명의 바람직한 실시예에 따른 박막형 광로 조절 장치의 테스트 패턴 중 삼형은, 종방향으로 형성한 게이트 전극(40a)과 게이트 전극(40a)의 좌우측 횡방향에 형성하는 소오스 영역(40b)과 드레인 영역(40c)간의 거리 Δt를 0μm로 형성한다. 이때, 도 3c에서는 게이트 전극(4a)에 대해 소오스 영역(40b) 및 드레인 영역(40c)이 접합한 것처럼 보이지만, 실제로는, 도 4c에 도시된 바와 같이 게이트 산화층(30)에 의해, 게이트 전극(4a)은 소오스 영역(40b) 및 드레인 영역(40c)과 전기적으로 절연되게 형성된다.

그리고, 도 3d 및 도 4d를 참조하면, 본 발명의 바람직한 실시예에 따른 박막형 광로 조절 장치의 테스트 패턴 중 사형은, 종방향으로 형성한 게이트 전극(40a)에 소오스 영역(40b)과 드레인 영역(40c)이 10μm씩 오버랩(Overlap)되도록 형성한다.

즉, 종방향으로 형성된 게이트 전극(40a)의 좌측 10μm 범위에 소오스 영역(40b) 10μm가 오버랩 되도록 형성하고, 게이트 전극(40a)의 우측 10μm 범위에 드레인 영역(40c) 10μm가 오버랩 되도록 형성한다. 이때, 도 3d를 참조하면, 삼형의 경우와 마찬가지로 게이트 전극(40a)에 소오스 영역(40b) 및 드레인 영역(40c)이 중복되어 전기적으로 연결된 것처럼 보이지만, 실제로는 도 4d에 도시된 바와 같이 게이트 산화층(30)에 의해, 게이트 전극(4a)은 소오스 영역(40b) 및 드레인 영역(40c)과 전기적으로 절연되게 형성되고, 다만 그 위치만 수직선상으로 중복되도록 형성된다.

상술한 테스트 패턴의 일형 내지 사형은, 본 발명의 바람직한 실시예에 따라, 상기 MOS 트랜지스터의 게이트 전극과 상기 MOS 트랜지스터의 소오스 영역 및 드레인 영역 간의 거리를 30μm, 20μm, 0μm, 10μm 오버랩으로 형성한 것으로서, 해당 기술 분야의 숙련된 당업자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 다양하게 거리를 가변하며 형성할 수 있음을 알 수 있을 것이다.

상술한 바와 같이, 박막형 광로 조절 장치의 고집적도 및 고해상도를 구현하기 위해서는, 각 트랜지스터가 차지하는 면적의 감소가 필연적으로 따르게 되는바, 상기 MOS 트랜지스터의 게이트 전극과 상기 MOS 트랜지스터의 소오스 영역 및 드레인 영역 간의 거리를 서로 다른 간격으로 형성한 테스트 패턴을 이용하여, 그 특성을 테스트해봄으로써, 박막형 광로 조절 장치의 구동 기판 제조시 인접 트랜지스터간 인접 효과를 모니터할 수 있고, 고해상도 및 고집적도를 위한 구동 기판 설계시 인접 효과가 최소로 나타나는 최적 모델을 찾을 수 있다.

Claims (2)

1. M×N(M, N은 양의 정수)의 MOS 트랜지스터로 이루어지는 구동 기판을 구비하는 박막형 광로 조절 장치의 테스트 패턴으로서,

   상기 MOS 트랜지스터의 게이트 전극과 상기 MOS 트랜지스터의 소오스 영역 및 드레인 영역 간의 거리를 서로 다른 간격으로 형성하는 것을 특징으로 하는 박막형 광로 조절 장치의 테스트 패턴.
2. 제 1 항에 있어서, 상기 박막형 광로 조절 장치의 테스트 패턴은, 상기 MOS 트랜지스터의 게이트 전극과 상기 MOS 트랜지스터의 소오스 영역 및 드레인 영역 간의 거리를 각각 30μm, 20μm, 0μm 간격으로 형성한 테스트 패턴과, 상기 MOS 트랜지스터의 게이트 폴리의 범위와 상기 MOS 트랜지스터의 소오스 영역 및 드레인 영역의 범위를 10μm만큼 중복되게 형성한 테스트 패턴을 포함하는 것을 특징으로 하는 박막형 광로 조절 장치의 테스트 패턴.